JPH10283792A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH10283792A JPH10283792A JP20654594A JP20654594A JPH10283792A JP H10283792 A JPH10283792 A JP H10283792A JP 20654594 A JP20654594 A JP 20654594A JP 20654594 A JP20654594 A JP 20654594A JP H10283792 A JPH10283792 A JP H10283792A
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Abstract
(57)【要約】
【目的】 大容量のマスクＲＯＭにおけるチップスタン
バイ時のリークの発生を防止する。 【構成】 複数のアドレスバッファのうちの特定のアド
レスバッファは、信号ＣＥのレベルに基づいて論理を求
めるＮＡＮＤゲート１５を設けている。チップスタンバ
イ時にＮＡＮＤゲート１５によってこの特定のアドレス
バッファの出力アドレスＡN ，ＡN/の論理レベルは、共
に“Ｌ”に固定される。そのため、プリデコーダを介し
た得られた制御信号Ｂ＊のレベルは“Ｌ”となり、イン
バータ２１の出力の論理レベルは“Ｈ”に固定される。
そのため、ＰＭＯＳ２２，ＮＭＯＳ２３のゲートに入力
された制御信号Ｃのレベルによらず、チップスタンバイ
時にはＮＭＯＳのドレイン・ソース間の論理レベルが等
しくなり、リークの発生が防止される。
バイ時のリークの発生を防止する。 【構成】 複数のアドレスバッファのうちの特定のアド
レスバッファは、信号ＣＥのレベルに基づいて論理を求
めるＮＡＮＤゲート１５を設けている。チップスタンバ
イ時にＮＡＮＤゲート１５によってこの特定のアドレス
バッファの出力アドレスＡN ，ＡN/の論理レベルは、共
に“Ｌ”に固定される。そのため、プリデコーダを介し
た得られた制御信号Ｂ＊のレベルは“Ｌ”となり、イン
バータ２１の出力の論理レベルは“Ｈ”に固定される。
そのため、ＰＭＯＳ２２，ＮＭＯＳ２３のゲートに入力
された制御信号Ｃのレベルによらず、チップスタンバイ
時にはＮＭＯＳのドレイン・ソース間の論理レベルが等
しくなり、リークの発生が防止される。
Description
【０００１】
【産業上の利用分野】本発明は、大容量化されたマスク
ＲＯＭ（リード・オンリ・メモリ）等の不揮発性メモリ
に関するものである。
ＲＯＭ（リード・オンリ・メモリ）等の不揮発性メモリ
に関するものである。
【０００２】
【従来の技術】図２は、従来の不揮発性メモリを説明す
る回路図であり、この図２中の（ｉ）〜（iii)は、不揮
発性メモリのアドレスバッファとプリデコーダとＸデコ
ーダとをそれぞれ示している。図２ではアドレスバッフ
ァとプリデコーダとＸデコーダは、それぞれ１つずつ示
されているが、実際の不揮発性メモリにはメモリセルに
対応して複数設けられている。アドレスバッファは、Ｔ
ＴＬレベルの入力アドレスＡNiとチップイネーブル信号
ＣＥとを入力するＮＡＮＤゲート１を有し、ＮＡＮＤゲ
ート１の出力側には２個のインバータ２，３が直列に接
続されている。インバータ３の出力は２つに分岐され、
その一方がインバータ４に入力されて他方がインバータ
５に入力されている。インバータ５の出力側がインバー
タ６に接続され、各インバータ４，６からは相補的な論
理レベルのアドレスＡN ，ＡN/がそれぞれ出力される構
成である。
る回路図であり、この図２中の（ｉ）〜（iii)は、不揮
発性メモリのアドレスバッファとプリデコーダとＸデコ
ーダとをそれぞれ示している。図２ではアドレスバッフ
ァとプリデコーダとＸデコーダは、それぞれ１つずつ示
されているが、実際の不揮発性メモリにはメモリセルに
対応して複数設けられている。アドレスバッファは、Ｔ
ＴＬレベルの入力アドレスＡNiとチップイネーブル信号
ＣＥとを入力するＮＡＮＤゲート１を有し、ＮＡＮＤゲ
ート１の出力側には２個のインバータ２，３が直列に接
続されている。インバータ３の出力は２つに分岐され、
その一方がインバータ４に入力されて他方がインバータ
５に入力されている。インバータ５の出力側がインバー
タ６に接続され、各インバータ４，６からは相補的な論
理レベルのアドレスＡN ，ＡN/がそれぞれ出力される構
成である。
【０００３】各プリデコーダは、複数のアドレスバッフ
ァの出力である例えばアドレスＡN- 1 ，ＡN ，ＡN+1 あ
るいはＡN-1/，ＡN/，ＡN+1/等を入力するＮＡＮＤゲー
ト７を備え、ＮＡＮＤゲート７の出力側にはインバータ
８を設けている。各プリデコーダは、Ｘデコーダを制御
する制御信号Ａ，ＢあるいはＣをそれぞれ生成するもの
である。各Ｘデコーダは制御信号Ａ，Ｂを入力とするＮ
ＡＮＤゲート９を有し、ＮＡＮＤゲート９の出力側には
２個のインバータ１０，１１が直列に接続されている。
また、Ｘデコーダはメモリセルに対応したワード線Ｗを
駆動するための２個のトランジスタＴｒ１，Ｔｒ２を備
えている。トランジスタＴｒ１，Ｔｒ２は、それぞれＰ
チャネル型電界効果トランジスタ（以下、ＰＭＯＳとい
う）とＮチャネル型電界効果トランジスタ（以下、ＮＭ
ＯＳという）で構成されている。各トランジスタＴｒ
１，Ｔｒ２のゲートには共通にプリデコーダ出力の制御
信号Ｃが入力されている。トランジスタＴｒ１のソース
は電源に接続され、トランジスタＴｒ１，Ｔｒ２のドレ
イン同士が接続されている。トランジスタＴｒ２のソー
スがインバータ１１の出力端子に接続されている。
ァの出力である例えばアドレスＡN- 1 ，ＡN ，ＡN+1 あ
るいはＡN-1/，ＡN/，ＡN+1/等を入力するＮＡＮＤゲー
ト７を備え、ＮＡＮＤゲート７の出力側にはインバータ
８を設けている。各プリデコーダは、Ｘデコーダを制御
する制御信号Ａ，ＢあるいはＣをそれぞれ生成するもの
である。各Ｘデコーダは制御信号Ａ，Ｂを入力とするＮ
ＡＮＤゲート９を有し、ＮＡＮＤゲート９の出力側には
２個のインバータ１０，１１が直列に接続されている。
また、Ｘデコーダはメモリセルに対応したワード線Ｗを
駆動するための２個のトランジスタＴｒ１，Ｔｒ２を備
えている。トランジスタＴｒ１，Ｔｒ２は、それぞれＰ
チャネル型電界効果トランジスタ（以下、ＰＭＯＳとい
う）とＮチャネル型電界効果トランジスタ（以下、ＮＭ
ＯＳという）で構成されている。各トランジスタＴｒ
１，Ｔｒ２のゲートには共通にプリデコーダ出力の制御
信号Ｃが入力されている。トランジスタＴｒ１のソース
は電源に接続され、トランジスタＴｒ１，Ｔｒ２のドレ
イン同士が接続されている。トランジスタＴｒ２のソー
スがインバータ１１の出力端子に接続されている。
【０００４】次に、図２の構成の不揮発性メモリの動作
を説明する。チップイネーブル信号ＣＥの論理レベルは
チップスタンバイのとき、“Ｌ”であり、アクティブの
とき“Ｈ”となる。チップスタンバイのときＮＡＮＤゲ
ート１にレベルが“Ｌ”の信号ＣＥを入力することで、
アドレスバッファの出力ＡN，ＡN/のレベルが“Ｌ”及
び“Ｈ”に固定される。これらにより、プリデコーダか
らの制御信号Ｃのレベルが“Ｌ”とされたＸデコーダで
はワード線Ｗのレベルが“Ｌ”に引かれ、１本のワード
線Ｗのみが選択された状態となる。
を説明する。チップイネーブル信号ＣＥの論理レベルは
チップスタンバイのとき、“Ｌ”であり、アクティブの
とき“Ｈ”となる。チップスタンバイのときＮＡＮＤゲ
ート１にレベルが“Ｌ”の信号ＣＥを入力することで、
アドレスバッファの出力ＡN，ＡN/のレベルが“Ｌ”及
び“Ｈ”に固定される。これらにより、プリデコーダか
らの制御信号Ｃのレベルが“Ｌ”とされたＸデコーダで
はワード線Ｗのレベルが“Ｌ”に引かれ、１本のワード
線Ｗのみが選択された状態となる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性メモリにおいては、次のような課題があった。
マスクＲＯＭの大容量化に伴って設計基準が変更され、
トランジスタＴｒ２におけるゲート長が縮小されてい
る。そのため、ワード線Ｗが非選択状態にあるとき、即
ち制御信号Ｃのレベルが“Ｌ”となっているとき、イン
バータ１１の出力が“Ｌ”であるとき、トランジスタＴ
ｒ２において、ショートチャネル効果により、スタンバ
イ時にリークが起こってワード線Ｗに電流が流れる可能
性がある。
不揮発性メモリにおいては、次のような課題があった。
マスクＲＯＭの大容量化に伴って設計基準が変更され、
トランジスタＴｒ２におけるゲート長が縮小されてい
る。そのため、ワード線Ｗが非選択状態にあるとき、即
ち制御信号Ｃのレベルが“Ｌ”となっているとき、イン
バータ１１の出力が“Ｌ”であるとき、トランジスタＴ
ｒ２において、ショートチャネル効果により、スタンバ
イ時にリークが起こってワード線Ｗに電流が流れる可能
性がある。
【０００６】
【課題を解決するための手段】本発明は、オン状態とな
ることで不揮発性メモリセルに接続されたワード線に対
する導通を行うＭＯＳトランジスタを有し、該ＭＯＳト
ランジスタを介してアドレスに基づいた論理レベルを出
力して複数の該ワード線のうち１本を選択活性化するデ
コーダを備えた不揮発性メモリにおいて、チップイネー
ブル信号の論理レベルに応じて前記アドレスに基づいた
論理レベルを制御する手段を設けている。そして、スタ
ンバイ時における該デコーダの各出力の論理レベルを前
記複数のワード線の論理レベルに固定する構成としてい
る。
ることで不揮発性メモリセルに接続されたワード線に対
する導通を行うＭＯＳトランジスタを有し、該ＭＯＳト
ランジスタを介してアドレスに基づいた論理レベルを出
力して複数の該ワード線のうち１本を選択活性化するデ
コーダを備えた不揮発性メモリにおいて、チップイネー
ブル信号の論理レベルに応じて前記アドレスに基づいた
論理レベルを制御する手段を設けている。そして、スタ
ンバイ時における該デコーダの各出力の論理レベルを前
記複数のワード線の論理レベルに固定する構成としてい
る。
【０００７】
【作用】本発明によれば、オン状態となってワード線に
対する導通を行うＭＯＳトランジスタを有し、アドレス
に基づいた論理レベルを出力して複数の該ワード線のう
ち１本を選択活性化するデコーダを備えた不揮発性メモ
リにおいて、チップイネーブル信号の論理レベルに応じ
てアドレスに基づいた論理レベルが制御されて、スタン
バイ時にデコーダの出力の論理レベルがワード線の論理
レベルに固定される。そのため、ＭＯＳトランジスタの
ドレイン・ソース間のレベルの差がなくなる。従って、
前記課題を解決できるのである。
対する導通を行うＭＯＳトランジスタを有し、アドレス
に基づいた論理レベルを出力して複数の該ワード線のう
ち１本を選択活性化するデコーダを備えた不揮発性メモ
リにおいて、チップイネーブル信号の論理レベルに応じ
てアドレスに基づいた論理レベルが制御されて、スタン
バイ時にデコーダの出力の論理レベルがワード線の論理
レベルに固定される。そのため、ＭＯＳトランジスタの
ドレイン・ソース間のレベルの差がなくなる。従って、
前記課題を解決できるのである。
【０００８】
【実施例】第１の実施例 図１は、本発明の第１の実施例の不揮発性メモリを説明
する図であり、この図１中の（ｉ）〜（iii)は、不揮発
性メモリにおけるのアドレスバッファとプリデコーダと
Ｘデコーダとをそれぞれ示している。図１ではアドレス
バッファとプリデコーダとＸデコーダがそれぞれ１つず
つ示されているが、それらは実際の不揮発性メモリでは
メモリセルに対応して複数設けられるものである。本実
施例では図２と異なり、アドレスバッファのうちの特定
のアドレスバッファのみの最終段にチップイネーブル信
号ＣＥを入力する構成としている。その特定のアドレス
バッファは、ＴＴＬレベルの入力アドレスＡNiと信号Ｃ
Ｅとを入力するＮＡＮＤゲート１１を有し、ＮＡＮＤゲ
ート１１の出力側には２個のインバータ１２，１３が接
続されている。インバータ１３の出力は２つに分岐さ
れ、その一方がインバータ１４に入力されて他方が２入
力のＮＡＮＤゲート１５の一方の入力端子に接続されて
いる。ＮＡＮＤゲート１５の他方の入力端子には信号Ｃ
Ｅが入力され、ＮＡＮＤゲート１５の出力端子はインバ
ータ１６に接続されている。
する図であり、この図１中の（ｉ）〜（iii)は、不揮発
性メモリにおけるのアドレスバッファとプリデコーダと
Ｘデコーダとをそれぞれ示している。図１ではアドレス
バッファとプリデコーダとＸデコーダがそれぞれ１つず
つ示されているが、それらは実際の不揮発性メモリでは
メモリセルに対応して複数設けられるものである。本実
施例では図２と異なり、アドレスバッファのうちの特定
のアドレスバッファのみの最終段にチップイネーブル信
号ＣＥを入力する構成としている。その特定のアドレス
バッファは、ＴＴＬレベルの入力アドレスＡNiと信号Ｃ
Ｅとを入力するＮＡＮＤゲート１１を有し、ＮＡＮＤゲ
ート１１の出力側には２個のインバータ１２，１３が接
続されている。インバータ１３の出力は２つに分岐さ
れ、その一方がインバータ１４に入力されて他方が２入
力のＮＡＮＤゲート１５の一方の入力端子に接続されて
いる。ＮＡＮＤゲート１５の他方の入力端子には信号Ｃ
Ｅが入力され、ＮＡＮＤゲート１５の出力端子はインバ
ータ１６に接続されている。
【０００９】各プリデコーダは従来の図２と同様な構成
であり、複数のアドレスバッファの出力であるアドレス
ＡN-1 ，ＡN ，ＡN+1 あるいはＡN-1/，ＡN/，ＡN+1/等
を入力するＮＡＮＤゲート１７を有し、ＮＡＮＤゲート
１７の出力側にはインバータ１８を備えている。各プリ
デコーダはＸデコーダを制御する制御信号Ａ，Ｂ＊ある
いはＣをそれぞれ生成するものである。各Ｘデコーダは
制御信号Ａ，Ｂ＊を入力とするＮＡＮＤゲート１９を有
し、ＮＡＮＤゲート１９の出力側には２個のインバータ
２０，２１が直列に接続されている。このＸデコーダも
従来の図２と同様に、メモリセルに対応したワード線Ｗ
を駆動するための２個のトランジスタのＰＭＯＳ２２
と，ＮＭＯＳ２３を備えている。各ＰＭＯＳ２２，ＮＭ
ＯＳ２３のゲートには共通に制御信号Ｃが入力されてい
る。ＰＭＯＳ２２のソースは“Ｈ”レベルとなる電源電
位に接続され、ＰＭＯＳ２２とＮＭＯＳ２３のドレイン
同士が接続されている。ＰＭＯＳ２２とＮＭＯＳ２３の
ドレインがワード線Ｗに接続されている。ＮＭＯＳ２３
のソースがインバータ２１の出力端子に接続されてい
る。
であり、複数のアドレスバッファの出力であるアドレス
ＡN-1 ，ＡN ，ＡN+1 あるいはＡN-1/，ＡN/，ＡN+1/等
を入力するＮＡＮＤゲート１７を有し、ＮＡＮＤゲート
１７の出力側にはインバータ１８を備えている。各プリ
デコーダはＸデコーダを制御する制御信号Ａ，Ｂ＊ある
いはＣをそれぞれ生成するものである。各Ｘデコーダは
制御信号Ａ，Ｂ＊を入力とするＮＡＮＤゲート１９を有
し、ＮＡＮＤゲート１９の出力側には２個のインバータ
２０，２１が直列に接続されている。このＸデコーダも
従来の図２と同様に、メモリセルに対応したワード線Ｗ
を駆動するための２個のトランジスタのＰＭＯＳ２２
と，ＮＭＯＳ２３を備えている。各ＰＭＯＳ２２，ＮＭ
ＯＳ２３のゲートには共通に制御信号Ｃが入力されてい
る。ＰＭＯＳ２２のソースは“Ｈ”レベルとなる電源電
位に接続され、ＰＭＯＳ２２とＮＭＯＳ２３のドレイン
同士が接続されている。ＰＭＯＳ２２とＮＭＯＳ２３の
ドレインがワード線Ｗに接続されている。ＮＭＯＳ２３
のソースがインバータ２１の出力端子に接続されてい
る。
【００１０】次に、図１に示されたアドレスバッファと
プリデコーダとＸデコーダとを備えた不揮発性メモリの
動作を説明する。複数のアドレスバッファは従来と同様
に、入力アドレスＡNiとチップイネーブル信号ＣＥとか
ら相補的な論理レベルのアドレスＡN ，ＡN/とを出力す
る。しかしながら、図１に示された特定のアドレスバッ
ファのみは、チップイネーブル信号が無効のとき、つま
り信号ＣＥの論理レベルが“Ｌ”のとき、共に“Ｌ”レ
ベルのアドレスＡN ，ＡN/を出力する。これにより、プ
リデコーダが“Ｌ”レベルの制御信号Ｂ＊を出力し、チ
ップスタンバイ時に対応するすべてのＸデコーダにおけ
るインバータ２１の出力を“Ｈ”とすることができる。
即ち、スタンバイ時におけるすべてのＮＭＯＳ２３のソ
ースのレベルが、“Ｈ”レベルのワード線Ｗと同じレベ
ルに固定される。そのため、各ワード線Ｗを駆動するた
めにＰＭＯＳ２２及びＮＭＯＳ２３のゲートに“Ｈ”ま
たは“Ｌ”が入力されても、すべてのワード線のレベル
は“Ｈ”レベルに固定される。以上のように、本実施例
では、信号ＣＥの論理レベルが“Ｌ”のとき、共に
“Ｌ”レベルのアドレスＡN ，ＡN/を出力する特定のア
ドレスバッファを設けているので、チップスタンバイ時
にインバータ２１の出力を“Ｈ”に固定する。プリデコ
ーダからの制御信号Ｃのレベルが“Ｌ”であっても
“Ｈ”であっても、すべてのワード線Ｗの論理レベルを
チップスタンバイ時に常に“Ｈ”にする。そのため、チ
ップスタンバイ時にＮＭＯＳ２３のドレインとソースは
常に“Ｈ”となり、リークを防止できる。
プリデコーダとＸデコーダとを備えた不揮発性メモリの
動作を説明する。複数のアドレスバッファは従来と同様
に、入力アドレスＡNiとチップイネーブル信号ＣＥとか
ら相補的な論理レベルのアドレスＡN ，ＡN/とを出力す
る。しかしながら、図１に示された特定のアドレスバッ
ファのみは、チップイネーブル信号が無効のとき、つま
り信号ＣＥの論理レベルが“Ｌ”のとき、共に“Ｌ”レ
ベルのアドレスＡN ，ＡN/を出力する。これにより、プ
リデコーダが“Ｌ”レベルの制御信号Ｂ＊を出力し、チ
ップスタンバイ時に対応するすべてのＸデコーダにおけ
るインバータ２１の出力を“Ｈ”とすることができる。
即ち、スタンバイ時におけるすべてのＮＭＯＳ２３のソ
ースのレベルが、“Ｈ”レベルのワード線Ｗと同じレベ
ルに固定される。そのため、各ワード線Ｗを駆動するた
めにＰＭＯＳ２２及びＮＭＯＳ２３のゲートに“Ｈ”ま
たは“Ｌ”が入力されても、すべてのワード線のレベル
は“Ｈ”レベルに固定される。以上のように、本実施例
では、信号ＣＥの論理レベルが“Ｌ”のとき、共に
“Ｌ”レベルのアドレスＡN ，ＡN/を出力する特定のア
ドレスバッファを設けているので、チップスタンバイ時
にインバータ２１の出力を“Ｈ”に固定する。プリデコ
ーダからの制御信号Ｃのレベルが“Ｌ”であっても
“Ｈ”であっても、すべてのワード線Ｗの論理レベルを
チップスタンバイ時に常に“Ｈ”にする。そのため、チ
ップスタンバイ時にＮＭＯＳ２３のドレインとソースは
常に“Ｈ”となり、リークを防止できる。
【００１１】第２の実施例 図３は、本発明の第２の実施例の不揮発性メモリを説明
する図であり、プリデコーダが示されている。本実施例
は、アドレスバッファの後のプリデコーダを図２と異な
る構成にしている。このプリデコーダはＮＯＲゲート３
１を有し、ＮＯＲゲート３１の出力側には、２個のイン
バータ３２，３３が直列に接続されている。ＮＯＲゲー
ト３１には、アドレスバッファの出力アドレスＡN-1 ，
ＡN ，ＡN+1 と信号ＣＥに対して相補的な信号ＣＥ／が
入力される接続となっている。図３のプリデコーダにお
いて、信号ＣＥ／の論理レベルが“Ｈ”のとき、即ち、
チップスタンバイ時に、ＮＯＲ３１の出力はアドレスＡ
N-1 ，ＡN ，ＡN+1 にかかわらず“Ｌ”に固定され、プ
リデコーダの出力Ｅの論理レベルは“Ｌ”固定となる。
このプリデコーダの出力Ｅを後段のＸデコーダのＮＡＮ
Ｄゲート１９に入力すると、インバータ２１の出力の論
理レベルが“Ｈ”に固定される。以上のように、本実施
例では、プリデコーダにＮＯＲゲート３１を設け、チッ
プスタンバイ時のインバータ２１の出力レベルを“Ｈ”
に固定している。そのため、第１の実施例と同様に、Ｎ
ＭＯＳ２３のソースのレベルを“Ｈ”に固定することが
でき、リークの発生が防止される。
する図であり、プリデコーダが示されている。本実施例
は、アドレスバッファの後のプリデコーダを図２と異な
る構成にしている。このプリデコーダはＮＯＲゲート３
１を有し、ＮＯＲゲート３１の出力側には、２個のイン
バータ３２，３３が直列に接続されている。ＮＯＲゲー
ト３１には、アドレスバッファの出力アドレスＡN-1 ，
ＡN ，ＡN+1 と信号ＣＥに対して相補的な信号ＣＥ／が
入力される接続となっている。図３のプリデコーダにお
いて、信号ＣＥ／の論理レベルが“Ｈ”のとき、即ち、
チップスタンバイ時に、ＮＯＲ３１の出力はアドレスＡ
N-1 ，ＡN ，ＡN+1 にかかわらず“Ｌ”に固定され、プ
リデコーダの出力Ｅの論理レベルは“Ｌ”固定となる。
このプリデコーダの出力Ｅを後段のＸデコーダのＮＡＮ
Ｄゲート１９に入力すると、インバータ２１の出力の論
理レベルが“Ｈ”に固定される。以上のように、本実施
例では、プリデコーダにＮＯＲゲート３１を設け、チッ
プスタンバイ時のインバータ２１の出力レベルを“Ｈ”
に固定している。そのため、第１の実施例と同様に、Ｎ
ＭＯＳ２３のソースのレベルを“Ｈ”に固定することが
でき、リークの発生が防止される。
【００１２】第３の実施例 図４は、本発明の第３の実施例の不揮発性メモリを説明
する図であり、プリデコーダが示されている。本実施例
は第２の実施例と同様に、アドレスバッファの後のプリ
デコーダを図２と異なる構成にしたものであり、第２の
実施例を変形したものである。このプリデコーダはＮＡ
ＮＤゲート４１を有し、ＮＡＮＤゲート４１の出力側に
はインバータ４２が接続されている。ＮＡＮＤゲート４
１にはアドレスバッファの出力アドレスＡN-1 ，ＡN ，
ＡN+1 と信号ＣＥが入力される構成である。図４のプリ
デコーダでは、信号ＣＥの論理レベルが“Ｌ”のとき、
即ち、チップスタンバイ時にＮＡＮＤゲート４１の出力
のレベルはアドレスＡN-1 ，ＡN ，ＡN+1 にかかわらず
“Ｈ”のレベルに固定され、プリデコーダの出力Ｆの論
理レベルが“Ｌ”に固定される。このプリデコーダの出
力Ｆを後段のＸデコーダのＮＡＮＤゲート１９に入力す
ると、インバータ２１の出力の論理レベルが“Ｈ”に固
定される。以上のように、本実施例では、プリデコーダ
にＮＡＮＤ４１を設けているので第２の実施例と同様
に、ＮＭＯＳ２３のソースの論理レベルを“Ｈ”に固定
することができ、リークの発生が防止される。また、第
２の実施例におけるＮＯＲゲート３１の代わりにＮＡＮ
Ｄゲート４１で構成しているので、信号ＣＥ／の代わり
に信号ＣＥを取り込み、トランジスタの相互インダクタ
ンス効果から第２の実施例に対して、よりスピードアッ
プを図れるという効果が期待できる。また、トランジス
タの数を減じることが可能となっている。
する図であり、プリデコーダが示されている。本実施例
は第２の実施例と同様に、アドレスバッファの後のプリ
デコーダを図２と異なる構成にしたものであり、第２の
実施例を変形したものである。このプリデコーダはＮＡ
ＮＤゲート４１を有し、ＮＡＮＤゲート４１の出力側に
はインバータ４２が接続されている。ＮＡＮＤゲート４
１にはアドレスバッファの出力アドレスＡN-1 ，ＡN ，
ＡN+1 と信号ＣＥが入力される構成である。図４のプリ
デコーダでは、信号ＣＥの論理レベルが“Ｌ”のとき、
即ち、チップスタンバイ時にＮＡＮＤゲート４１の出力
のレベルはアドレスＡN-1 ，ＡN ，ＡN+1 にかかわらず
“Ｈ”のレベルに固定され、プリデコーダの出力Ｆの論
理レベルが“Ｌ”に固定される。このプリデコーダの出
力Ｆを後段のＸデコーダのＮＡＮＤゲート１９に入力す
ると、インバータ２１の出力の論理レベルが“Ｈ”に固
定される。以上のように、本実施例では、プリデコーダ
にＮＡＮＤ４１を設けているので第２の実施例と同様
に、ＮＭＯＳ２３のソースの論理レベルを“Ｈ”に固定
することができ、リークの発生が防止される。また、第
２の実施例におけるＮＯＲゲート３１の代わりにＮＡＮ
Ｄゲート４１で構成しているので、信号ＣＥ／の代わり
に信号ＣＥを取り込み、トランジスタの相互インダクタ
ンス効果から第２の実施例に対して、よりスピードアッ
プを図れるという効果が期待できる。また、トランジス
タの数を減じることが可能となっている。
【００１３】第４の実施例 図５は、本発明の第４の実施例の不揮発性メモリを説明
する図であり、Ｘデコーダが示されている。本実施例で
は、Ｘデコーダを図２と異なる構成にしている。このＸ
デコーダはプリデコーダからの制御信号Ａ，Ｂを入力す
るＮＡＮＤゲート５１と、ＮＡＮＤゲート５１の出力側
に直列接続された２個のインバータ５２，５３とを有し
ている。インバータ５３の出力端子は２入力のＮＯＲゲ
ート５４の一方の入力端子に接続され、ＮＯＲゲート５
４の他方の入力端子には、信号ＣＥ／が入力される接続
である。ＮＯＲゲート５４の出力側にはインバータ５５
が接続されている。図５のＸデコーダも図１と同様に、
２個のトランジスタのＰＭＯＳ２２と，ＮＭＯＳ２３を
備えている。各ＰＭＯＳ２２，ＮＭＯＳ２３のゲートに
は共通に制御信号Ｃが入力されている。ＰＭＯＳ２２の
ソースは電源に接続され、ＰＭＯＳ２２とＮＭＯＳ２３
のドレイン同士が接続されている。ＰＭＯＳ２２とＮＭ
ＯＳ２３のドレインがワード線Ｗに接続されている。Ｎ
ＭＯＳ２３のソースがインバータ５５の出力端子に接続
されている。図５のＸデコーダでは、チップスタンバイ
時にＮＯＲゲート５４に入力された信号ＣＥ／の論理レ
ベルが“Ｈ”レベルとなり、そのＮＯＲゲート５４の出
力が“Ｌ”に固定される。そのため、ＮＭＯＳ２３のソ
ースの論理レベルが、チップスタンバイ時に常に“Ｈ”
に固定される。以上のように、本実施例では、Ｘデコー
ダにＮＯＲゲート５４を設けてＮＭＯＳ２３のソースの
論理レベルを、チップスタンバイ時に“Ｈ”に固定して
いる。そのため、第１の実施例と同様に、チップスタン
バイ時にＮＭＯＳ２３のドレインとソースは常に共に
“Ｈ”となり、リークの発生を防止できる。また、図２
で示した実施例における、アドレスバッファ、プリデコ
ーダには何も加えることを必要とせず、トランジスタの
数を減じることが可能となっている。
する図であり、Ｘデコーダが示されている。本実施例で
は、Ｘデコーダを図２と異なる構成にしている。このＸ
デコーダはプリデコーダからの制御信号Ａ，Ｂを入力す
るＮＡＮＤゲート５１と、ＮＡＮＤゲート５１の出力側
に直列接続された２個のインバータ５２，５３とを有し
ている。インバータ５３の出力端子は２入力のＮＯＲゲ
ート５４の一方の入力端子に接続され、ＮＯＲゲート５
４の他方の入力端子には、信号ＣＥ／が入力される接続
である。ＮＯＲゲート５４の出力側にはインバータ５５
が接続されている。図５のＸデコーダも図１と同様に、
２個のトランジスタのＰＭＯＳ２２と，ＮＭＯＳ２３を
備えている。各ＰＭＯＳ２２，ＮＭＯＳ２３のゲートに
は共通に制御信号Ｃが入力されている。ＰＭＯＳ２２の
ソースは電源に接続され、ＰＭＯＳ２２とＮＭＯＳ２３
のドレイン同士が接続されている。ＰＭＯＳ２２とＮＭ
ＯＳ２３のドレインがワード線Ｗに接続されている。Ｎ
ＭＯＳ２３のソースがインバータ５５の出力端子に接続
されている。図５のＸデコーダでは、チップスタンバイ
時にＮＯＲゲート５４に入力された信号ＣＥ／の論理レ
ベルが“Ｈ”レベルとなり、そのＮＯＲゲート５４の出
力が“Ｌ”に固定される。そのため、ＮＭＯＳ２３のソ
ースの論理レベルが、チップスタンバイ時に常に“Ｈ”
に固定される。以上のように、本実施例では、Ｘデコー
ダにＮＯＲゲート５４を設けてＮＭＯＳ２３のソースの
論理レベルを、チップスタンバイ時に“Ｈ”に固定して
いる。そのため、第１の実施例と同様に、チップスタン
バイ時にＮＭＯＳ２３のドレインとソースは常に共に
“Ｈ”となり、リークの発生を防止できる。また、図２
で示した実施例における、アドレスバッファ、プリデコ
ーダには何も加えることを必要とせず、トランジスタの
数を減じることが可能となっている。
【００１４】第５の実施例 図６は、本発明の第５の実施例の不揮発性メモリを説明
する図であり、Ｘデコーダが示されている。本実施例は
第４の実施例と同様に、Ｘデコーダを図２と異なる構成
にしたものであり、第５の実施例を変形させたものであ
る。このＸデコーダはプリデコーダからの制御信号Ａ，
Ｂを入力するＮＡＮＤゲート６１と、ＮＡＮＤゲート６
１の出力側に接続されたインバータ６２とを有してい
る。インバータ６２の出力端子は２入力のＮＡＮＤゲー
ト６３の一方の入力端子に接続され、ＮＡＮＤゲート６
３の他方の入力端子には、信号ＣＥが入力される接続で
ある。図６のＸデコーダも図１および図５と同様に、２
個のトランジスタのＰＭＯＳ２２とＮＭＯＳ２３を備え
ている。各ＰＭＯＳ２２，ＮＭＯＳ２３のゲートには共
通に制御信号Ｃが入力されている。ＰＭＯＳ２２のソー
スは電源に接続され、ＰＭＯＳ２２とＮＭＯＳ２３のド
レイン同士が接続されている。ＰＭＯＳ２２とＮＭＯＳ
２３のドレインがワード線Ｗに接続されている。ＮＭＯ
Ｓ２３のソースはＮＡＮＤゲート６３の出力端子に接続
されている。この図５のＸデコーダでは、チップスタン
バイ時にＮＡＮＤゲート６３に入力された信号ＣＥの論
理レベルが“Ｌ”となり、そのＮＡＮＤゲート６３の出
力の論理レベルが“Ｈ”に固定される。そのため、ＮＭ
ＯＳ２３のソースの論理レベルが、チップスタンバイ時
に“Ｈ”に固定される。以上のように、本実施例では、
第４の実施例に対してＮＯＲゲート５４の代わりにＮＡ
ＮＤゲート６３を設け、チップイネーブル信号ＣＥをそ
のＮＡＮＤゲート６３に入力している。そのため、第４
の実施例と同様にリークの発生が防止されると共に、イ
ンバータ５２を省略できる。そのため、第４の実施例よ
りもスピードアップが実現され、かつ、トランジスタの
数を減じることができる。
する図であり、Ｘデコーダが示されている。本実施例は
第４の実施例と同様に、Ｘデコーダを図２と異なる構成
にしたものであり、第５の実施例を変形させたものであ
る。このＸデコーダはプリデコーダからの制御信号Ａ，
Ｂを入力するＮＡＮＤゲート６１と、ＮＡＮＤゲート６
１の出力側に接続されたインバータ６２とを有してい
る。インバータ６２の出力端子は２入力のＮＡＮＤゲー
ト６３の一方の入力端子に接続され、ＮＡＮＤゲート６
３の他方の入力端子には、信号ＣＥが入力される接続で
ある。図６のＸデコーダも図１および図５と同様に、２
個のトランジスタのＰＭＯＳ２２とＮＭＯＳ２３を備え
ている。各ＰＭＯＳ２２，ＮＭＯＳ２３のゲートには共
通に制御信号Ｃが入力されている。ＰＭＯＳ２２のソー
スは電源に接続され、ＰＭＯＳ２２とＮＭＯＳ２３のド
レイン同士が接続されている。ＰＭＯＳ２２とＮＭＯＳ
２３のドレインがワード線Ｗに接続されている。ＮＭＯ
Ｓ２３のソースはＮＡＮＤゲート６３の出力端子に接続
されている。この図５のＸデコーダでは、チップスタン
バイ時にＮＡＮＤゲート６３に入力された信号ＣＥの論
理レベルが“Ｌ”となり、そのＮＡＮＤゲート６３の出
力の論理レベルが“Ｈ”に固定される。そのため、ＮＭ
ＯＳ２３のソースの論理レベルが、チップスタンバイ時
に“Ｈ”に固定される。以上のように、本実施例では、
第４の実施例に対してＮＯＲゲート５４の代わりにＮＡ
ＮＤゲート６３を設け、チップイネーブル信号ＣＥをそ
のＮＡＮＤゲート６３に入力している。そのため、第４
の実施例と同様にリークの発生が防止されると共に、イ
ンバータ５２を省略できる。そのため、第４の実施例よ
りもスピードアップが実現され、かつ、トランジスタの
数を減じることができる。
【００１５】第６の実施例 図７は、本発明の第６の実施例の不揮発性メモリを説明
する図であり、Ｘデコーダが示されている。本実施例で
は、チップイネーブル信号ＣＥのレベルが無効のとき、
即ち、チップスタンバイ時には、ワード線ＷとＮＭＯＳ
２３の接続されたソース線Ｓとを強制的に“Ｈ”レベル
する構成にしている。このＸデコーダは、プリデコーダ
の出力する制御信号Ｃと信号ＣＥを入力するＮＡＮＤゲ
ート７１と、そのＮＡＮＤゲート７１の出力側に接続さ
れたインバータ７２を備えている。インバータ７２の出
力が、ＰＭＯＳ２２とＮＭＯＳ２３のゲートに入力され
ている。ＰＭＯＳ２２のソースは電源に接続され、ＰＭ
ＯＳ２２とＮＭＯＳ２３のドレイン同士が接続されてい
る。ＮＭＯＳ２３のソースがソース線Ｓに接続されてい
る。ＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士の接続
点がワード線Ｗに接続され、ワード線Ｗが図示しないメ
モリセルに接続されている。ソース線Ｓとワード線Ｗの
近端側にはＰＭＯＳ７３，７４のドレインがそれぞれ接
続さている。各ＰＭＯＳ７３，７４のゲートには信号Ｃ
Ｅが入力され、ＰＭＯＳ７３，７４のソースは電源電位
の“Ｈ”レベルに接続されている。図７のＸデコーダで
は、信号ＣＥの論理レベルが“Ｌ”のとき、ワード線Ｗ
及びソース線Ｓの論理レベルがＰＭＯＳ７３，７４によ
って強制的に“Ｈ”される。このとき、ＮＡＮＤゲート
７１の出力は“Ｈ”となっており、ＰＭＯＳ２２とＮＭ
ＯＳ２３のゲートの電位は“Ｌ”となってされている。
よって、ワード線Ｗの論理レベルは“Ｈ”を保つ。以上
のように、本実施例においても、チップスタンバイ時に
ワード線ＷのレベルとＮＭＯＳ２３のソースの論理レベ
ルを“Ｈ”に固定するので、第１の実施例と同様、リー
クの発生を防止する。また、ＰＭＯＳ７３，７４は信号
ＣＥのレベルを直接ゲートに入力し、ソース線Ｓの論理
レベルを“Ｈ”に固定するので、チップイネーブル動作
のメモリセルに対するアクセスが第１の実施例に比べて
速くなる。
する図であり、Ｘデコーダが示されている。本実施例で
は、チップイネーブル信号ＣＥのレベルが無効のとき、
即ち、チップスタンバイ時には、ワード線ＷとＮＭＯＳ
２３の接続されたソース線Ｓとを強制的に“Ｈ”レベル
する構成にしている。このＸデコーダは、プリデコーダ
の出力する制御信号Ｃと信号ＣＥを入力するＮＡＮＤゲ
ート７１と、そのＮＡＮＤゲート７１の出力側に接続さ
れたインバータ７２を備えている。インバータ７２の出
力が、ＰＭＯＳ２２とＮＭＯＳ２３のゲートに入力され
ている。ＰＭＯＳ２２のソースは電源に接続され、ＰＭ
ＯＳ２２とＮＭＯＳ２３のドレイン同士が接続されてい
る。ＮＭＯＳ２３のソースがソース線Ｓに接続されてい
る。ＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士の接続
点がワード線Ｗに接続され、ワード線Ｗが図示しないメ
モリセルに接続されている。ソース線Ｓとワード線Ｗの
近端側にはＰＭＯＳ７３，７４のドレインがそれぞれ接
続さている。各ＰＭＯＳ７３，７４のゲートには信号Ｃ
Ｅが入力され、ＰＭＯＳ７３，７４のソースは電源電位
の“Ｈ”レベルに接続されている。図７のＸデコーダで
は、信号ＣＥの論理レベルが“Ｌ”のとき、ワード線Ｗ
及びソース線Ｓの論理レベルがＰＭＯＳ７３，７４によ
って強制的に“Ｈ”される。このとき、ＮＡＮＤゲート
７１の出力は“Ｈ”となっており、ＰＭＯＳ２２とＮＭ
ＯＳ２３のゲートの電位は“Ｌ”となってされている。
よって、ワード線Ｗの論理レベルは“Ｈ”を保つ。以上
のように、本実施例においても、チップスタンバイ時に
ワード線ＷのレベルとＮＭＯＳ２３のソースの論理レベ
ルを“Ｈ”に固定するので、第１の実施例と同様、リー
クの発生を防止する。また、ＰＭＯＳ７３，７４は信号
ＣＥのレベルを直接ゲートに入力し、ソース線Ｓの論理
レベルを“Ｈ”に固定するので、チップイネーブル動作
のメモリセルに対するアクセスが第１の実施例に比べて
速くなる。
【００１６】第７の実施例 図８は、本発明の第７の実施例の不揮発性メモリを説明
する図であり、Ｘデコーダが示されている。本実施例は
第６の実施例を変形したもので、信号ＣＥのレベルが無
効のとき、即ち、チップスタンバイ時には、ワード線Ｗ
とＮＭＯＳ２３の接続されたソース線Ｓとを強制的に
“Ｌ”レベルする構成にしている。このＸデコーダはプ
リデコーダの出力する制御信号Ｃと信号ＣＥを入力する
ＮＡＮＤゲート８１を備えている。ＮＡＮＤゲート８１
の出力がＰＭＯＳ２２とＮＭＯＳ２３のゲートに入力さ
れている。ＰＭＯＳ２２のソースは電源に接続され、Ｐ
ＭＯＳ２２とＮＭＯＳ２３のドレイン同士が接続されて
いる。ＮＭＯＳ２３のソースがソース線Ｓに接続されて
いる。ＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士の接
続点がワード線Ｗに接続され、ワード線Ｗが図示しない
メモリセルに接続されている。ソース線Ｓとワード線Ｗ
の近端側にはＮＭＯＳ８２，８３のドレインがそれぞれ
接続さている。各ＮＭＯＳ８２，８３のゲートには信号
ＣＥ／が入力され、ＮＭＯＳ８２，８３のソースは
“Ｌ”レベルの接地電位に接続されている。図８のＸデ
コーダでは、信号ＣＥ／の論理レベルが“Ｈ”のとき、
ワード線Ｗ及びソース線Ｓの論理レベルがＮＭＯＳ８
２，８３によって強制的に“Ｌ”にされる。このとき、
ＮＡＮＤゲート８１の出力は“Ｈ”となっており、ＰＭ
ＯＳ２２とＮＭＯＳ２３のゲートの電位は“Ｈ”となっ
てされている。よって、ワード線Ｗの論理レベルは
“Ｌ”を保つ。以上のように、本実施例においては、チ
ップスタンバイ時にワード線Ｗの論理レベルとＮＭＯＳ
２３のソースの論理レベルを“Ｌ”に固定するので、Ｎ
ＭＯＳ２３のソースとドレインのレベルに差がなくな
り、リークの発生を防止する。また、ＮＭＯＳ８２，８
３は信号ＣＥ／のレベルを直接ゲートに入力し、ワード
線Ｗのレベルを高速に“Ｌ”に固定するので、チップイ
ネーブル動作のメモリセルに対するアクセスが速い。さ
らに、チップスタンバイ時にＰＭＯＳ２２とＮＭＯＳ２
３のゲートに“Ｈ”を入力するように、ＮＡＮＤゲート
８１で“Ｈ”を出力するのでインバータ７２が省略でき
る。そのため、第６の実施例に対してスピードアップと
トランジスタ数の低減を図れる。
する図であり、Ｘデコーダが示されている。本実施例は
第６の実施例を変形したもので、信号ＣＥのレベルが無
効のとき、即ち、チップスタンバイ時には、ワード線Ｗ
とＮＭＯＳ２３の接続されたソース線Ｓとを強制的に
“Ｌ”レベルする構成にしている。このＸデコーダはプ
リデコーダの出力する制御信号Ｃと信号ＣＥを入力する
ＮＡＮＤゲート８１を備えている。ＮＡＮＤゲート８１
の出力がＰＭＯＳ２２とＮＭＯＳ２３のゲートに入力さ
れている。ＰＭＯＳ２２のソースは電源に接続され、Ｐ
ＭＯＳ２２とＮＭＯＳ２３のドレイン同士が接続されて
いる。ＮＭＯＳ２３のソースがソース線Ｓに接続されて
いる。ＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士の接
続点がワード線Ｗに接続され、ワード線Ｗが図示しない
メモリセルに接続されている。ソース線Ｓとワード線Ｗ
の近端側にはＮＭＯＳ８２，８３のドレインがそれぞれ
接続さている。各ＮＭＯＳ８２，８３のゲートには信号
ＣＥ／が入力され、ＮＭＯＳ８２，８３のソースは
“Ｌ”レベルの接地電位に接続されている。図８のＸデ
コーダでは、信号ＣＥ／の論理レベルが“Ｈ”のとき、
ワード線Ｗ及びソース線Ｓの論理レベルがＮＭＯＳ８
２，８３によって強制的に“Ｌ”にされる。このとき、
ＮＡＮＤゲート８１の出力は“Ｈ”となっており、ＰＭ
ＯＳ２２とＮＭＯＳ２３のゲートの電位は“Ｈ”となっ
てされている。よって、ワード線Ｗの論理レベルは
“Ｌ”を保つ。以上のように、本実施例においては、チ
ップスタンバイ時にワード線Ｗの論理レベルとＮＭＯＳ
２３のソースの論理レベルを“Ｌ”に固定するので、Ｎ
ＭＯＳ２３のソースとドレインのレベルに差がなくな
り、リークの発生を防止する。また、ＮＭＯＳ８２，８
３は信号ＣＥ／のレベルを直接ゲートに入力し、ワード
線Ｗのレベルを高速に“Ｌ”に固定するので、チップイ
ネーブル動作のメモリセルに対するアクセスが速い。さ
らに、チップスタンバイ時にＰＭＯＳ２２とＮＭＯＳ２
３のゲートに“Ｈ”を入力するように、ＮＡＮＤゲート
８１で“Ｈ”を出力するのでインバータ７２が省略でき
る。そのため、第６の実施例に対してスピードアップと
トランジスタ数の低減を図れる。
【００１７】第８の実施例 図９は、本発明の第８の実施例の不揮発性メモリを説明
する図であり、Ｘデコーダが示されている。第６及び第
７の実施例では、ワード線Ｗまたはソース線Ｓの論理レ
ベルを強制的に設定するトランジスタを近端に設けてい
たが、本実施例では遠端に設けている。図９のＸデコー
ダは、プリデコーダの出力する制御信号Ｃと信号ＣＥを
入力するＮＡＮＤゲート９１を備えている。ＮＡＮＤゲ
ート９１の出力がＰＭＯＳ２２とＮＭＯＳ２３のゲート
に入力されている。ＰＭＯＳ２２のソースは電源に接続
され、ＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が接
続されている。ＮＭＯＳ２３のソースがソース線Ｓに接
続されている。ＰＭＯＳ２２とＮＭＯＳ２３のドレイン
同士の接続点がワード線Ｗに接続され、ワード線Ｗが図
示しないメモリセルに接続されている。ソース線Ｓとワ
ード線Ｗの遠端側にはＮＭＯＳ９２，９３のドレインが
それぞれ接続さている。各ＮＭＯＳ９２，９３のゲート
には信号ＣＥ／が入力され、ＮＭＯＳ９２，９３のソー
スは“Ｌ”レベルの接地電位に接続されている。図９の
Ｘデコーダを有した不揮発性メモリは第７の実施例と同
様の動作をするが、ＮＭＯＳ９２，９３がソース線Ｓと
ワード線Ｗの遠端側にあるので、チップイネーブル信号
ＣＥがＸデコーダに対して遠端側から入力されるような
構成の場合に、アクセススピードが速くなる。
する図であり、Ｘデコーダが示されている。第６及び第
７の実施例では、ワード線Ｗまたはソース線Ｓの論理レ
ベルを強制的に設定するトランジスタを近端に設けてい
たが、本実施例では遠端に設けている。図９のＸデコー
ダは、プリデコーダの出力する制御信号Ｃと信号ＣＥを
入力するＮＡＮＤゲート９１を備えている。ＮＡＮＤゲ
ート９１の出力がＰＭＯＳ２２とＮＭＯＳ２３のゲート
に入力されている。ＰＭＯＳ２２のソースは電源に接続
され、ＰＭＯＳ２２とＮＭＯＳ２３のドレイン同士が接
続されている。ＮＭＯＳ２３のソースがソース線Ｓに接
続されている。ＰＭＯＳ２２とＮＭＯＳ２３のドレイン
同士の接続点がワード線Ｗに接続され、ワード線Ｗが図
示しないメモリセルに接続されている。ソース線Ｓとワ
ード線Ｗの遠端側にはＮＭＯＳ９２，９３のドレインが
それぞれ接続さている。各ＮＭＯＳ９２，９３のゲート
には信号ＣＥ／が入力され、ＮＭＯＳ９２，９３のソー
スは“Ｌ”レベルの接地電位に接続されている。図９の
Ｘデコーダを有した不揮発性メモリは第７の実施例と同
様の動作をするが、ＮＭＯＳ９２，９３がソース線Ｓと
ワード線Ｗの遠端側にあるので、チップイネーブル信号
ＣＥがＸデコーダに対して遠端側から入力されるような
構成の場合に、アクセススピードが速くなる。
【００１８】第９の実施例 図１０は、本発明の第９の実施例の不揮発性メモリを説
明する図であり、Ｘデコーダが示されている。本実施例
ではソース線Ｓとワード線Ｗにおける近端側と遠端側の
両方に、ソース線Ｓとワード線Ｗの論理レベルを強制的
に固定設定するトランジスタを設けている。このＸデコ
ーダは、プリデコーダの出力する制御信号Ｃと信号ＣＥ
を入力するＮＡＮＤゲート１０１を備えている。ＮＡＮ
Ｄゲート１０１の出力が、ＰＭＯＳ２２とＮＭＯＳ２３
のゲートに入力されている。ＰＭＯＳ２２のソースは電
源に接続され、ＰＭＯＳ２２とＮＭＯＳ２３のドレイン
同士が接続されている。ＮＭＯＳ２３のソースがソース
線Ｓに接続されている。ＰＭＯＳ２２とＮＭＯＳ２３の
ドレイン同士の接続点がワード線Ｗに接続され、ワード
線Ｗが図示しないメモリセルに接続されている。ソース
線Ｓとワード線Ｗの近端側にはＮＭＯＳ１０２，１０３
のドレインがそれぞれ接続さている。各ＮＭＯＳ１０
２，１０３のゲートには信号ＣＥ／が入力され、ＮＭＯ
Ｓ１０２，１０３のソースは“Ｌ”レベルの接地電位に
接続されている。また、ソース線Ｓとワード線Ｗの遠端
側にはＮＭＯＳ１０４，１０５のドレインがそれぞれ接
続さている。各ＮＭＯＳ１０４，１０５のゲートには信
号ＣＥ／が入力され、ＮＭＯＳ１０４，１０５のソース
は“Ｌ”レベルの接地電位に接続されている。
明する図であり、Ｘデコーダが示されている。本実施例
ではソース線Ｓとワード線Ｗにおける近端側と遠端側の
両方に、ソース線Ｓとワード線Ｗの論理レベルを強制的
に固定設定するトランジスタを設けている。このＸデコ
ーダは、プリデコーダの出力する制御信号Ｃと信号ＣＥ
を入力するＮＡＮＤゲート１０１を備えている。ＮＡＮ
Ｄゲート１０１の出力が、ＰＭＯＳ２２とＮＭＯＳ２３
のゲートに入力されている。ＰＭＯＳ２２のソースは電
源に接続され、ＰＭＯＳ２２とＮＭＯＳ２３のドレイン
同士が接続されている。ＮＭＯＳ２３のソースがソース
線Ｓに接続されている。ＰＭＯＳ２２とＮＭＯＳ２３の
ドレイン同士の接続点がワード線Ｗに接続され、ワード
線Ｗが図示しないメモリセルに接続されている。ソース
線Ｓとワード線Ｗの近端側にはＮＭＯＳ１０２，１０３
のドレインがそれぞれ接続さている。各ＮＭＯＳ１０
２，１０３のゲートには信号ＣＥ／が入力され、ＮＭＯ
Ｓ１０２，１０３のソースは“Ｌ”レベルの接地電位に
接続されている。また、ソース線Ｓとワード線Ｗの遠端
側にはＮＭＯＳ１０４，１０５のドレインがそれぞれ接
続さている。各ＮＭＯＳ１０４，１０５のゲートには信
号ＣＥ／が入力され、ＮＭＯＳ１０４，１０５のソース
は“Ｌ”レベルの接地電位に接続されている。
【００１９】本実施例における動作は第７及び第８の実
施例と同じであるが、ソース線Ｓとワード線Ｗにおける
近端側と遠端側の両方に、レベルを強制的に固定するト
ランジスタを設けているので、ワード線Ｗの長さに関係
なく近端側と遠端側の両方を同等のスピードで“Ｌ”の
論理レベルにする。この事は、結果的にチップイネーブ
ルに対するアクセススピードを速くすることになる。な
お、本発明は、上記実施例に限定されず種々の変形が可
能である。本発明では、オン状態となることで不揮発性
メモリセルに接続されたワード線Ｗに対する導通を行う
ＮＭＯＳ２３のドレイン・ソース間の論理レベルをチッ
プスタンバイ時に同じにする構成であればよく、アドレ
スバッファ、プリデコーダ、及びＸデコーダの構成は、
用途に応じて変形が可能である。
施例と同じであるが、ソース線Ｓとワード線Ｗにおける
近端側と遠端側の両方に、レベルを強制的に固定するト
ランジスタを設けているので、ワード線Ｗの長さに関係
なく近端側と遠端側の両方を同等のスピードで“Ｌ”の
論理レベルにする。この事は、結果的にチップイネーブ
ルに対するアクセススピードを速くすることになる。な
お、本発明は、上記実施例に限定されず種々の変形が可
能である。本発明では、オン状態となることで不揮発性
メモリセルに接続されたワード線Ｗに対する導通を行う
ＮＭＯＳ２３のドレイン・ソース間の論理レベルをチッ
プスタンバイ時に同じにする構成であればよく、アドレ
スバッファ、プリデコーダ、及びＸデコーダの構成は、
用途に応じて変形が可能である。
【００２０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、チップイネーブル信号の論理レベルに応じて前記
アドレスに基づいた論理レベルを制御する手段を設け、
スタンバイ時における該デコーダの各出力の論理レベル
を前記複数のワード線の論理レベルに固定する構成とし
ているので、チップスタンバイ時にワード線に対する導
通を行うＭＯＳトランジスタのドレイン・ソース間のレ
ベルを同じにできる。そのため、大容量化に伴って設計
基準が変更されてＭＯＳトランジスタのゲート長が縮小
された不揮発性メモリでも、チップスタンバイ時のリー
クの発生を防止できる。
れば、チップイネーブル信号の論理レベルに応じて前記
アドレスに基づいた論理レベルを制御する手段を設け、
スタンバイ時における該デコーダの各出力の論理レベル
を前記複数のワード線の論理レベルに固定する構成とし
ているので、チップスタンバイ時にワード線に対する導
通を行うＭＯＳトランジスタのドレイン・ソース間のレ
ベルを同じにできる。そのため、大容量化に伴って設計
基準が変更されてＭＯＳトランジスタのゲート長が縮小
された不揮発性メモリでも、チップスタンバイ時のリー
クの発生を防止できる。
【図１】本発明の第１の実施例の不揮発性メモリを説明
する図である。
する図である。
【図２】従来の不揮発性メモリを説明する回路図であ
る。
る。
【図３】本発明の第２の実施例の不揮発性メモリを説明
する図である。
する図である。
【図４】本発明の第３の実施例の不揮発性メモリを説明
する図である。
する図である。
【図５】本発明の第４の実施例の不揮発性メモリを説明
する図である。
する図である。
【図６】本発明の第５の実施例の不揮発性メモリを説明
する図である。
する図である。
【図７】本発明の第６の実施例の不揮発性メモリを説明
する図である。
する図である。
【図８】本発明の第７の実施例の不揮発性メモリを説明
する図である。
する図である。
【図９】本発明の第８の実施例の不揮発性メモリを説明
する図である。
する図である。
【図１０】本発明の第９の実施例の不揮発性メモリを説
明する図である。
明する図である。
１１，１５，１７，１９ ＮＡＮ
Ｄゲート １２〜１４，１６，１８，２０，２１ インバ
ータ ２２，２３ ＰＭＯ
Ｓ，ＮＭＯＳ Ｗ ワード
線 ＡN-1 ，ＡN ，ＡN+1 ，ＡN-1/，ＡN/，ＡN+1/ アドレ
ス ＣＥ，ＣＥ／ チップ
イネーブル信号
Ｄゲート １２〜１４，１６，１８，２０，２１ インバ
ータ ２２，２３ ＰＭＯ
Ｓ，ＮＭＯＳ Ｗ ワード
線 ＡN-1 ，ＡN ，ＡN+1 ，ＡN-1/，ＡN/，ＡN+1/ アドレ
ス ＣＥ，ＣＥ／ チップ
イネーブル信号
Claims (1)
- 【請求項１】 オン状態となることで不揮発性メモリセ
ルに接続されたワード線に対する導通を行うＭＯＳトラ
ンジスタを有し、該ＭＯＳトランジスタを介してアドレ
スに基づいた論理レベルを出力して複数の該ワード線の
うち１本を選択するデコーダを備えた不揮発性メモリに
おいて、チップイネーブル信号の論理レベルに応じて前
記アドレスに基づいた論理レベルを制御する手段を設
け、スタンバイ時における該デコーダの各出力の論理レ
ベルを前記複数のワード線の論理レベルに固定する構成
としたことを特徴とする不揮発性メモリ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20654594A JP3693369B2 (ja) | 1994-08-31 | 1994-08-31 | 不揮発性メモリ |
| DE69524562T DE69524562T2 (de) | 1994-08-31 | 1995-08-29 | Halbleiterspeicheranordnung |
| KR1019960701962A KR100378336B1 (ko) | 1994-08-31 | 1995-08-29 | 반도체장치의기억회로 |
| PCT/JP1995/001711 WO1996007182A1 (en) | 1994-08-31 | 1995-08-29 | Semiconductor memory device |
| FI961853A FI961853A0 (fi) | 1994-08-31 | 1995-08-29 | Puolijohdemuistilaite |
| EP95929246A EP0730278B1 (en) | 1994-08-31 | 1995-08-29 | Semiconductor memory device |
| TW084109028A TW306067B (ja) | 1994-08-31 | 1995-08-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20654594A JP3693369B2 (ja) | 1994-08-31 | 1994-08-31 | 不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283792A true JPH10283792A (ja) | 1998-10-23 |
| JP3693369B2 JP3693369B2 (ja) | 2005-09-07 |
Family
ID=16525162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20654594A Expired - Fee Related JP3693369B2 (ja) | 1994-08-31 | 1994-08-31 | 不揮発性メモリ |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0730278B1 (ja) |
| JP (1) | JP3693369B2 (ja) |
| KR (1) | KR100378336B1 (ja) |
| DE (1) | DE69524562T2 (ja) |
| FI (1) | FI961853A0 (ja) |
| TW (1) | TW306067B (ja) |
| WO (1) | WO1996007182A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4796238B2 (ja) * | 2001-04-27 | 2011-10-19 | Ｏｋｉセミコンダクタ株式会社 | ワード線駆動回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641579A (en) * | 1979-09-10 | 1981-04-18 | Toshiba Corp | Address selector |
| DE3339253A1 (de) * | 1983-10-28 | 1985-05-09 | Siemens AG, 1000 Berlin und 8000 München | Cmos-inverter |
| JPS61123097A (ja) * | 1984-11-20 | 1986-06-10 | Toshiba Corp | ２値電圧出力回路 |
| JPS62214597A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 不揮発性メモリ回路 |
| JP2560020B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | 半導体記憶装置 |
| JP3110129B2 (ja) * | 1992-03-03 | 2000-11-20 | 日本電気株式会社 | Ｃｍｏｓインバータ回路 |
-
1994
- 1994-08-31 JP JP20654594A patent/JP3693369B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-29 WO PCT/JP1995/001711 patent/WO1996007182A1/ja not_active Ceased
- 1995-08-29 KR KR1019960701962A patent/KR100378336B1/ko not_active Expired - Fee Related
- 1995-08-29 FI FI961853A patent/FI961853A0/fi not_active Application Discontinuation
- 1995-08-29 DE DE69524562T patent/DE69524562T2/de not_active Expired - Fee Related
- 1995-08-29 TW TW084109028A patent/TW306067B/zh not_active IP Right Cessation
- 1995-08-29 EP EP95929246A patent/EP0730278B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FI961853A7 (fi) | 1996-04-30 |
| FI961853L (fi) | 1996-04-30 |
| KR960705323A (ko) | 1996-10-09 |
| DE69524562D1 (de) | 2002-01-24 |
| FI961853A0 (fi) | 1996-04-30 |
| JP3693369B2 (ja) | 2005-09-07 |
| KR100378336B1 (ko) | 2003-11-28 |
| TW306067B (ja) | 1997-05-21 |
| EP0730278A4 (ja) | 1996-10-16 |
| EP0730278B1 (en) | 2001-12-12 |
| EP0730278A1 (en) | 1996-09-04 |
| WO1996007182A1 (en) | 1996-03-07 |
| DE69524562T2 (de) | 2002-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041014 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080701 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |