JPS61123097A

JPS61123097A - ２値電圧出力回路

Info

Publication number: JPS61123097A
Application number: JP59244817A
Authority: JP
Inventors: Takashi Kamei; 亀井　貴; Shigeru Atsumi; 渥美　滋; Sumio Tanaka; 田中　寿実夫; Shinji Saito; 伸二斎藤
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1984-11-20
Filing date: 1984-11-20
Publication date: 1986-06-10
Also published as: JPH0318277B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、２値電圧出力回路に関するもので、例えば
不揮発性メモリの行デコーダ回路に利用されて有効であ
る。

〔発明の技術的背景〕

紫外線消去型のＦＲＯＭ　（プログラマブルリードオン
リーメモリ）であるＥＰＲＯＭにおいては、読出し時に
は読出し電位ｖｅｃ（通常５ｖ）、書込み時には書込み
電位ｖｐｐ　（例えば１２．５Ｖ）が選択されたワード
線に行デコーダ回路から供給される。この行デコーダ回
路に入力されるアドレス信号は、読出し時、書込み時と
もにｖｃｃ系の信号である。従って、行デコーダ回路は
、ｖｃｃ系の入力信号を読出し時にはｖｃｃ系の出力信
号に変換し、書込み時には、■，，系の出力信号に変換
する。

第２図はＣＭＯＳ型ＥＰＲＯＭにおける従来の行デコー
ダ回路を示している。

ｇｔ・・・ｇｋは、ｖｏｃ系のデコーダ選択信号であシ
、ナンド回路１ノに入力される。ｆｉ　、　ｆｉは、ワ
ード線選択信号、謂は、メモリの読出し時、書込み時に
応じてＶ　　、Ｖ　　の電圧に切換わるｅｅ　　　　　
ｐｐ電源電位である。ナンド回路１１は、Ｖ　系電源のもと
で動作し、その出力ノード１２は、ＮチャンネルＦＥＴ
　）ランノスタで構成されるトランスファー？−ト１３
を介して、駆動回路２・０の入力ノード１４に接続され
る。前記トランスファーゲート１３のゲート電極には、
ワード線選択信号ｆ１が印加される。１５は、ノード１
４とｖｃｃ電位との間に接続したＮチャンネルトランジ
スタでおって、そのゲートには、ワード線選択信号ｆｉ
が印加される。１６は、ノード１４と前記謂電位との間
に接続されたＰチャンネルトランジスタであって、その
ｒ−）には、前記駆動回路２０の出力電位が印加される
。駆動回路２θは、ソースがＳ′ｗ電位に接続されたＰ
チャンネルトランジスタ１７とソースが接地電位に接続
されたＮチャンネルトランジスタ１８からなるＣＭＯＳ
ＭＯＳインバータ、その出力ノードＪ９はワード線に接
続されている。

上記の行デコーダ回路の動作を以下説明する。

（Ａ）　　ワード線が非選択状態から選択状態になる場
合は、入力ｇ１〜ｇｋがすべてハイレベル「１」、４ｓが「１
」、ｆｉが「０」のときである。

この場合は、ナンド回路１１の出力ノード１２は「０」
、トランスファーゲート１３はオン、駆動回路２０の入
力ノード１４は「０」に向って立下る。このときのワー
ド線の初期状態は「０」であり、Ｐチャンネルトランジ
スタ１６はオン状態にある。しかし、上記入力ノード１
４の電位が下がるにしたがって、駆動回路２０の出力は
反転し、出力ノード１９の電位は謂電位に向って立上るので、Ｐ
チャンネルトランジスタ１６のコンダクタンスは減少し
、やがて出力ノード１９の電位が謂−ＶＴＩＩＰ（Ｐチ
ャンネルトランジスタ１６のしきい値電圧）以上になる
と、トランジスタ１６は光合にオフ状態となシ、入力ノ
ード１４は「０」、出力ノード１９は謂電位となって安
定する。

この躍電位は、メモリが読出し状態のときは■ｅｅ１書
込み状態のときは■ｐｐに設定される。

（Ｂ）　　ワード線が選択状態から非選択状態になる場
合は、次のａ，ｂの２通りがある。

（ａ）　　ｆｉが「１」、ｆｌが「０」であって、入力
ｇ１〜ｇｋのいずれかが「０」になるとき。

この場合は、ナンド回路１１の出力は、「１」とｆＪ．
シ、トランスファーゲート１３を通して駆動回路２０の
入力ノード１４は「１」に充電される。この入力ノード
１４の電位が駆動回路２０のしきい値電圧に達すると、
その出力は反転し、出力ノード１９の電位は「０」に向
って立下る。この出力ノードの電位が鎧一Ｖτ■Ｐ以下になると、Ｐチャンネルトランジスタ１６
はオン状態になシはしめ、前記入力ノード１４の電位は
ＳＷに向って上昇し、やがて出力ノード１９は完全に「０」、入力ノード１４はＳＷ電位になって安定する。

（ｂ）　　入力ｇｉ−ｇｋが全て「１」であって、ｆＩ
が「０」、ｆＩが１１」になるとき。この場合は、トラ
ンスファーゲート１３はオフ状態になシ、Ｎチャンネル
トランジスタ１５はオン状態になる。そのとき、入力ノ
ード１４は、「１」に充電され、以下前項（、）の場合
と同様に駆動回路２０の出力ノードからＰチャンネルト
ランジスタ１６にフィードバックがかかシ、入力ノード
１４は瀾電位に、出力ノード１９は「０」になって安定
する。

〔背景技術の問題点〕

ところで、上述した従来の行デコーダ回路には、次のよ
うな問題がおる。

（イ）　ワード線が非選択状態から選択状態になる場合
。

デコーダ選択信号ｇ１〜ｇｋあるいはワード線選択信号
ｆｉ　、　ｆｉが切シかわりた時点では、出力ノード１
９は「０」であｈ、ｐチャンネルトランジスタ１６はオ
ン状態である。

したがって、入力ノード１４を駆動回路２０が反転する
のに充分なレベルまで「０」に向って下げるには、Ｐチ
ャンネルトランジスタ１６とトランスファーゲート１３
とナンド回路１１内のＮチャンネルトランジスタとの各
コンダクタンスのバランスを考慮する必要がおる。よっ
て、回路を設計するのに、設計上のマージンが狭く自由
度が低い。

（ロ）　ワード線が選択状態から非選択状態になる場合
。

デコーダ選択信号ｇｉ−ｇｋあるいはワード線選択信号
ｆｌ、ｆｉが切シかわりた時点では、入力ノード１４は
初期状態が「０」であるので、トランスファーゲート１
３あるいは、Ｎチャンネルトランジスタ１５を介して充
電される。この場合、上記トランスファーｒ−）１３、
Ｎチャンネルトランジスタ１５は共にエンハンスメント
型ＦＥＴであシ、その微細化に伴なうショートチャンネ
ル効果を抑えるためのディープインプランテーションの
影響が大きく、基板バイアス効果が大きい。そして、こ
の基板バイアス効果の影響によって、次の２つの問題が
生じる。

（υ　人力ノード１４は、トランスファーゲート１３あ
るいは、Ｎチャンネルトランジスタ１５によって充電さ
れるが、この入力ノード１４の電位が上がるにしたがっ
て上記トランス７アーグート１３あるいはＮチャンネル
トランジスタ１５のコンダクタンスは急速に減少する。

したがって、入力ノード１４の立上シは遅くなり、駆動
回路２０が反転してＰチャンネルトランジスタ１６にフ
ィードパ、りがかかつて入力ノード１４が歴電位まで充
電されて安定状態に落ちつくまでの時間（デコート動作
時間）が長くなシ、メモリのアクセスタイムに大きな影
響を及ばす０（２）　　ＮチャンネルエンハンスメントＷ　ＦＥＴで
あるトランスファーゲート１３あるいＦ’ＬＮｆヤンネ
ルトランジスタ１５は、パックグードパ、イアス効朱が
大きいので、入力ノード１４の電位は■ｃｃ−■ＴＩＩ
までしか上がらない。このと、とけ、前項（１）で述べ
たように入力ノード１４の立上〕を遅らせるだけでなく
、ｖｃｅ電位を下げて′いくと入力ノード１４の電位が
駆動回路２０を反転させる・に、十Ｉ分・、な−１電１
位まで達せず、行デコーダ回路が正常に機能しなくなる
おそれがおる。換言すれば、ＥＰＲＯＭの続出し系電位、ｖｅｃの許容最小値が行デ
コーダ回路によって規定されてし２５のでｖｃｅマージ
ンが狭くなるおそれがある。

一１〇− 〔発明の目的〕この発明は上記の事情に鑑みてなされたもので、設計上
の自由度が拡大され、動作速度も高速化され、しかも確
実で安定した動作を得、さらに周辺回路を簡略化するの
に有効な２値電圧出力回路を提供することを目的とする
。

〔発明の概要〕

この発明では、例えば第１図に示すように、インバータ
３５のＰチャンネルトランジスタロ８、Ｎチャンネルト
ランジスタＱ９のゲートを独立させて、ナンド回路３１
の出力を、ＮチャンネルトランジスタＱ９のｒ−４に対
しては直接入力し、Ｐチャンネルトランジスタロ８のゲ
ートに対してはトランスファーゲート３３を介して入力
する構成とすることに↓って、上記目的を達成するもの
である。

〔発明の実施例〕

以下この発明の実施例を図面を参照して説明する。

第１図はこの発明を適用した行デコータ１回路の例であ
シ、その最終出力電圧は、不揮発性メモリのワード線に
接続される。

プリデコーダからのデコーダ選択信号ｇｉ〜ｇｋは、直
列接続されたＮチャンネルＭＯ８）ランジスタＱ１〜Ｑ
３の各ゲートに入力される。このトランジスタＱ１〜Ｑ
３は、ナンド回路３１を構成するもので、その出力は、
ワード線選択回路３２を構成するＮチャンネルトランジ
スタＱ４を介して、出力ノードＮ１に導出される。

ＮチャンネルトランジスタＱ４のゲートには、ワード線
選択信号ｆ１が印加される。また、ノードＮ１とｖｃｃ
電源間には、動作電圧供給用のＰチャンネルトランジス
タロ５が接続されている。

ナンド回路３１の出力ノードは、２系統に分離され、一
方の系統はトランスファーゲート３３を介してインバー
タ３５の第１人カノードＮＪ２に接続され、他方の系統
は、インバータ３５の第２人力ノードＮ１Ｈに接続され
る。トランスファーゲート３３は、Ｎチャンネルトラン
ジスタＱ６によ多構成され、そのゲートは、■　電源に
接続される。このトランスファーグＣ −ト３３は、メモリの書込み動作時に、ナンド回路３１
側のｖｅｃ系と、インバータ３５側のＶ　系との分離機
能を奏する。３４は、出力安ｐ定住回路であシ、ノードＮｌｌとＳＷ電位間に接続され
たエンハンスメント型のＰチャンネルトランジスタＱ７
で構成される。このトランジスタＱ７のゲートには、前
記インバータ３５の出力ノードＮ５の電位が印加される
。そして、出力ノードＮ５の電位が、ハイレベルのとき
トランジスタＱ７はオフ、ロウレベルのときオンする。

インバータ３５は、Ｐチャンネルトランジスタｑ８とＮ
チャンネルトランジスタＱ９が直列接続されて成シ、ト
ランジスタＱ８のゲートには入力ノードＮｉｌが接続さ
れ、トランジスタＱ９のゲートには入力ノードＮ１２が
接続されている。

トランジスタＱ８のソースは謂電源に接続され、トラン
ジスタＱ９のソースは接地電位に接続され、両トランジ
スタＱ８ｅＱ９の共通ドレインは、出力ノードＮ５に接
続されている。

この発明の一実施例は上記の如く構成される。

今、ナンド回路３１の出力が「０」になったとする。こ
の場合は、この電位がノードＮ１２を介して直接インバ
ータ３５ＯＮチヤンネルトランジスタＱ９のｆ−）に印
加され、このトランジスタＱ９はオフとなる。また、イ
ンバータ３５０ノードＮ１１は、電位が下がシ、ＳＷ−
■□まで下がると、このインバータ回路３５のＰチャン
ネルトランジスタロ８が完全にオンする。このとき、Ｎ
チャンネルトランジスタＱ９は、ノードＮｌｌの電位に
関係なくオフしているので、出力ノードＮ５は、ＳＷ電
位に向って立ち上がる。この出力ノードＮ５の電位は、
Ｐチャンネルトランジスタロ１にフィードパ、りされ、
このトランジスタｑ１のコンダクタンスは低下し、ノー
ドＮｉｌは「０」、出力ノードＮ５はｒｌＪ（ＳＷ電位
）に安定する。

従って、この発明の場合、少なくともトランジスタＱ９
を高速で確実にオフさせることができインバータの反転
が明らかに確保される。よって、従来のように、各トラ
ンジスタのコンダクタンスを考慮して出力ノードＮ５の
電位反転を得るような設計の難易性が緩和され、回路設
計の自由度が拡大される。

次にナンド回路３１の出力が「１」になった場合、その
出力ノードＮノの電位■。。が直接インバータ３５のＮ
チャンネルトランジスタＱ９のゲートに与えられる。こ
れによってＮチャンネルトランジスタＱ９は直ちにオン
する。これによって、インバータ３５の出力ノードは立
ち下がｐ始める。一方、ノードＮ１１に対しては、ナン
ド回路３１の出力「１」がトランスファーゲート３３を
介して伝わる。そして、出力ノードＮ５の電位が５Ｗ−
ｖＴＨまで下がると、ＰチャンネルトランジスタＱ７が
オンし、ノートＮ１１は、急速に歴電位に向って立ち上
が）、インバータ３５のＰチャンネルトランジスタＱ８
はオフする。これによって、ノードＮ５が「０」に安定
する。

従って、この発明の場合、従来のように、ノードＮｌｌ
が■。。−ＶＴＨに立ち上がるまでインバータの出力が
不確定ということはない。つまり、ナンド回路３１の出
力が、第２の系統によって直接インバータ３５ＯＮチヤ
ンネルトランジスタＱ９のゲートに印加されるので、ノ
ードＮ５の電位は確実に低下を始める。従って、トラン
スファーゲート３３の基板バイアス効果によって、ノー
ドＮｌｌの立ち上がりが遅れたシ、ｖｃ、電位を下げた
場合あるいはＶ、Ｈを上げた場合にインバータ３５の出
力を反転させるのに十分な電位までノードＮ５の電位が
下がらないというような従来の問題が解消される。よっ
て、従来のものと比較して高速動作が可能になるととも
に、ｖｃｃ電位、ｖＴＨのレベルの自由度が拡大される
。

また、この発明によると、ナンド回路３ノにおいて、Ｎ
チャンネルトランジスタロ１〜Ｑ３の直列回路に更にＮ
チャンネルトランジスタＱ４を直列接続し、このＮチャ
ンネルトランジスタＱ４のゲートにはワード線選択信号
ｆｉを与えるようにしている。よって、従来のように、
逆相関係にあるワード線選択信号ｆｌ　、　ｆｌの２種
を作る必要がなく周辺回路の簡素化に有効でおる。なお
ＳＷ電位は、不揮発性メ七りの読出し状態ではｖ　系、
書込み状態ではｖｐｐ系に切換Ｃえられることは当然である。

〔発明の効果〕

以上説明したように、この発明によれば、回路設計上の
自由度が広く、Ｎチャンネルトランジスタのスレッシホ
ールドレベルＶＴ、ＩＥ源！圧のマージンが広く、製造
上の集積回路の歩留りも向上する。また動作も確実で高
速化され、メモリアクセスタイムの向上にも寄与できる
。

さらに、周辺回路の簡素化を得るにも有効である。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は従
来の行デコーダ回路を示す回路図である。３１・・・ナンド回路、３３・・・トランスファーゲー
ト、３５・・・インバータ。

Claims

【特許請求の範囲】

（１）第１の電圧で駆動されるナンド回路と、前記ナン
ド回路の出力を伝送するために、ゲートに第１の電圧が
印加されたＮチャンネルエンハンスメント型のトランス
ファーゲートと、前記トランスファーゲートの出力がゲ
ートに印加されるＰチャンネルトランジスタと前記ナン
ド回路の出力が直接ゲートに印加されるＮチャンネルト
ランジスタとを有し、前記Ｐチャンネル、Ｎチャンネル
トランジスタのドレインは共通接続され、前記Ｎチャン
ネルトランジスタのソースは接地電位側へ、前記Ｐチャ
ンネルトランジスタのソースは第１、第２の電圧が選択
的に与えられるノードに接続されたインバータと、前記
インバータの出力ノードである前記共通ドレインにゲー
トが接続され、ソースが前記Ｐチャンネルトランジスタ
のゲートに接続されドレインが前記第１、第２の電圧が
選択的に与えられるノードに接続されたＰチャンネルト
ランジスタとを具備したことを特徴とする２値電圧出力
回路。
（２）前記ナンド回路は、不揮発生メモリの行デコーダ
回路に用いられるもので、各々のゲートにデコーダ選択
信号が入力される複数の直列接続されたＮチャンネルト
ランジスタと、このＮチャンネルトランジスタ群に更に
直列接続され、ゲートにワード線選択信号が入力される
Ｎチャンネルトランジスタと、このＮチャンネルトラン
ジスタと前記第１の電圧の入力ノード間に直列接続され
た負荷のＰチャンネルトランジスタとを具備して成るこ
とを特徴とする特許請求の範囲第１項記載の２値電圧出
力回路。
（３）前記インバータは、その出力ノードが不揮発性メ
モリのワード線に接続され、前記メモリの読出し状態で
前記第１の電圧、書込み状態で前記第２の電圧が印加さ
れることを特徴とする特許請求の範囲第１項記載の２値
電圧出力回路。