JPH10284752A - 光センサ - Google Patents
光センサInfo
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- JPH10284752A JPH10284752A JP9092481A JP9248197A JPH10284752A JP H10284752 A JPH10284752 A JP H10284752A JP 9092481 A JP9092481 A JP 9092481A JP 9248197 A JP9248197 A JP 9248197A JP H10284752 A JPH10284752 A JP H10284752A
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- processing circuit
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Abstract
(57)【要約】
【課題】外来光の影響による回路の誤動作を防止するこ
とができる光センサを提供する。 【解決手段】シリコン基板１にはフォトダイオードが形
成されるとともに、フォトダイオードの電気信号を処理
する信号処理回路が形成され、さらに、この信号処理回
路を構成する回路構成用素子が遮光膜２９にて覆われて
いる。シリコン基板１にはＰＮ接合による素子分離用島
Ｉs1が形成され、当該島Ｉs1に信号処理回路を構成する
素子としての拡散抵抗９が形成されている。この島Ｉs1
からアルミ配線２５が延設され、アルミ配線２５を通し
て５ボルトが印加されている。この印加電圧は、ＰＮ接
合部に形成される寄生トランジスタＴｒ１におけるエミ
ッタ電位以上のベース電位であり、シリコン基板１を流
れる光電流によりＰＮ接合部に形成される寄生トランジ
スタＴｒ１がオンしない電圧である。
とができる光センサを提供する。 【解決手段】シリコン基板１にはフォトダイオードが形
成されるとともに、フォトダイオードの電気信号を処理
する信号処理回路が形成され、さらに、この信号処理回
路を構成する回路構成用素子が遮光膜２９にて覆われて
いる。シリコン基板１にはＰＮ接合による素子分離用島
Ｉs1が形成され、当該島Ｉs1に信号処理回路を構成する
素子としての拡散抵抗９が形成されている。この島Ｉs1
からアルミ配線２５が延設され、アルミ配線２５を通し
て５ボルトが印加されている。この印加電圧は、ＰＮ接
合部に形成される寄生トランジスタＴｒ１におけるエミ
ッタ電位以上のベース電位であり、シリコン基板１を流
れる光電流によりＰＮ接合部に形成される寄生トランジ
スタＴｒ１がオンしない電圧である。
Description
【０００１】
【発明の属する技術分野】この発明は光センサに関する
ものである。
ものである。
【０００２】
【従来の技術】光センサにおいて、受光素子（フォトダ
イオード等）とトランジスタ等の信号処理回路を一つの
チップ上に形成した光センサＩＣがある。このようなセ
ンサは、外来光の影響による回路素子の誤動作を防ぐた
めに、回路部上を遮光膜にて覆うことが行われている
（例えば、特開昭６３−１１６４５８号公報）。
イオード等）とトランジスタ等の信号処理回路を一つの
チップ上に形成した光センサＩＣがある。このようなセ
ンサは、外来光の影響による回路素子の誤動作を防ぐた
めに、回路部上を遮光膜にて覆うことが行われている
（例えば、特開昭６３−１１６４５８号公報）。
【０００３】
【発明が解決しようとする課題】ところが、車の空調制
御に用いる日射センサや暗くなると自動的に照明機器を
点灯し明るくなると消灯する照明制御用センサにおいて
は、強い光（太陽光）を受けるので、真上に遮光膜を設
けた回路素子の近くで発生した光キャリアにより当該素
子にあっては電流が発生してしまい、外来光の影響によ
る回路の誤動作を招いてしまう。
御に用いる日射センサや暗くなると自動的に照明機器を
点灯し明るくなると消灯する照明制御用センサにおいて
は、強い光（太陽光）を受けるので、真上に遮光膜を設
けた回路素子の近くで発生した光キャリアにより当該素
子にあっては電流が発生してしまい、外来光の影響によ
る回路の誤動作を招いてしまう。
【０００４】この現象を図１０を用いて詳しく説明する
と、Ｐ型シリコン基板５０にＮ型の島５１が形成され、
この島５１内に信号処理回路構成素子であるＰ型拡散抵
抗５２が形成されており、この島５１は遮光膜５３にて
覆われている。そして、Ｐ型シリコン基板５０に対し光
が照射されると、その光の一部は遮光膜下に拡散して島
５１の周囲のＰＮ接合部に形成された寄生ダイオード部
Ｄ１１において光電流生じる。この光電流によりＰ型シ
リコン基板５０とＮ型島５１とＰ型拡散抵抗５２による
寄生トランジスタＴｒ１１のオン状態を招き当該寄生ト
ランジスタＴｒ１１を通して拡散抵抗５２が基板５０と
ショートしてしまう。
と、Ｐ型シリコン基板５０にＮ型の島５１が形成され、
この島５１内に信号処理回路構成素子であるＰ型拡散抵
抗５２が形成されており、この島５１は遮光膜５３にて
覆われている。そして、Ｐ型シリコン基板５０に対し光
が照射されると、その光の一部は遮光膜下に拡散して島
５１の周囲のＰＮ接合部に形成された寄生ダイオード部
Ｄ１１において光電流生じる。この光電流によりＰ型シ
リコン基板５０とＮ型島５１とＰ型拡散抵抗５２による
寄生トランジスタＴｒ１１のオン状態を招き当該寄生ト
ランジスタＴｒ１１を通して拡散抵抗５２が基板５０と
ショートしてしまう。
【０００５】つまり、電位がフローティング状態にある
Ｎ型の島５１内に抵抗素子を形成した場合、単純にＮ型
の島５１とＰ型基板５０との間に発生した光電流以外
に、寄生素子Ｔｒ１１の動作によって、より大きなリー
ク電流が発生し、回路誤動作の原因となる。
Ｎ型の島５１内に抵抗素子を形成した場合、単純にＮ型
の島５１とＰ型基板５０との間に発生した光電流以外
に、寄生素子Ｔｒ１１の動作によって、より大きなリー
ク電流が発生し、回路誤動作の原因となる。
【０００６】そこで、この発明の目的は、外来光の影響
による回路の誤動作を防止することができる光センサを
提供することにある。
による回路の誤動作を防止することができる光センサを
提供することにある。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板にＰＮ接合による素子分離用島を形成
し、当該島に前記信号処理回路を構成する素子の内の少
なくとも１つの素子を形成するとともに、この島に対し
配線を通して所定電圧を印加したことを特徴とする。
は、半導体基板にＰＮ接合による素子分離用島を形成
し、当該島に前記信号処理回路を構成する素子の内の少
なくとも１つの素子を形成するとともに、この島に対し
配線を通して所定電圧を印加したことを特徴とする。
【０００８】このような構成を採用すると、半導体基板
内に形成される寄生トランジスタにおいてはベース電位
が高くなり、光電流が基板を通過し島内に流入した際に
寄生トランジスタがオンしにくくなる。よって、寄生ト
ランジスタ・オンに伴い島内に形成した素子が基板とシ
ョートしてしまうことが未然に防止でき、リーク電流を
抑制して外来光の影響による回路の誤動作を防止するこ
とができる。
内に形成される寄生トランジスタにおいてはベース電位
が高くなり、光電流が基板を通過し島内に流入した際に
寄生トランジスタがオンしにくくなる。よって、寄生ト
ランジスタ・オンに伴い島内に形成した素子が基板とシ
ョートしてしまうことが未然に防止でき、リーク電流を
抑制して外来光の影響による回路の誤動作を防止するこ
とができる。
【０００９】特に、請求項２のように、半導体基板にＰ
Ｎ接合による素子分離用島を形成し、当該島に信号処理
回路を構成する素子の内の少なくとも１つの素子を形成
し、この島から配線を延設し、前記半導体基板内に形成
される寄生トランジスタがオンしない電圧を前記配線を
通して印加する。
Ｎ接合による素子分離用島を形成し、当該島に信号処理
回路を構成する素子の内の少なくとも１つの素子を形成
し、この島から配線を延設し、前記半導体基板内に形成
される寄生トランジスタがオンしない電圧を前記配線を
通して印加する。
【００１０】あるいは、請求項３のように、半導体基板
にＰＮ接合による素子分離用島を形成し、当該島に信号
処理回路を構成する素子の内の少なくとも１つの素子を
形成し、この島から配線を延設し、前記半導体基板内に
形成される寄生トランジスタにおけるエミッタ電位以上
のベース電位を前記配線を通して印加する。
にＰＮ接合による素子分離用島を形成し、当該島に信号
処理回路を構成する素子の内の少なくとも１つの素子を
形成し、この島から配線を延設し、前記半導体基板内に
形成される寄生トランジスタにおけるエミッタ電位以上
のベース電位を前記配線を通して印加する。
【００１１】このような構成を採用すると、半導体基板
内に形成される寄生トランジスタにおいてはエミッタ電
位以上のベース電位が印加されることにより、光電流が
基板を通過し島内に流入しても寄生トランジスタがオン
することがない。よって、寄生トランジスタ・オンに伴
い島内に形成した素子が基板とショートしてしまうこと
が未然に防止でき、リーク電流を抑制して外来光の影響
による回路の誤動作を確実に防止することができる。
内に形成される寄生トランジスタにおいてはエミッタ電
位以上のベース電位が印加されることにより、光電流が
基板を通過し島内に流入しても寄生トランジスタがオン
することがない。よって、寄生トランジスタ・オンに伴
い島内に形成した素子が基板とショートしてしまうこと
が未然に防止でき、リーク電流を抑制して外来光の影響
による回路の誤動作を確実に防止することができる。
【００１２】
【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１には光センサの平
面図を示し、図２には図１のII−II断面図を示す。
の形態を図面に従って説明する。図１には光センサの平
面図を示し、図２には図１のII−II断面図を示す。
【００１３】本光センサは、日射センサや照明制御用セ
ンサ等の車載用光センサとして用いられるものである。
即ち、車の空調制御用に使用される日射センサや暗くな
ると自動的に照明機器を点灯し明るくなると消灯する照
明制御用センサに用いられる。
ンサ等の車載用光センサとして用いられるものである。
即ち、車の空調制御用に使用される日射センサや暗くな
ると自動的に照明機器を点灯し明るくなると消灯する照
明制御用センサに用いられる。
【００１４】半導体基板としてのシリコン基板（シリコ
ンチップ）１は、Ｐ型シリコン基板１ａとその上に形成
されたＮ- 型エピタキシャル層１ｂからなる。シリコン
基板１の中央部には、Ｐ+ 型領域２により分離された光
電変換素子としてのフォトダイオード３が形成されてい
る。このフォトダイオード３において、Ｎ- 型エピタキ
シャル層１ｂの表層部には受光部となるＰ+ 型領域４が
形成され、Ｐ+ 型領域４の端部にはＰ+ 型領域５が形成
されている。又、フォトダイオード３において、埋込Ｎ
+ 型領域６が形成されるとともに、上下に延び埋込Ｎ+
型領域６に至るＮ型領域７が環状に形成されている。
ンチップ）１は、Ｐ型シリコン基板１ａとその上に形成
されたＮ- 型エピタキシャル層１ｂからなる。シリコン
基板１の中央部には、Ｐ+ 型領域２により分離された光
電変換素子としてのフォトダイオード３が形成されてい
る。このフォトダイオード３において、Ｎ- 型エピタキ
シャル層１ｂの表層部には受光部となるＰ+ 型領域４が
形成され、Ｐ+ 型領域４の端部にはＰ+ 型領域５が形成
されている。又、フォトダイオード３において、埋込Ｎ
+ 型領域６が形成されるとともに、上下に延び埋込Ｎ+
型領域６に至るＮ型領域７が環状に形成されている。
【００１５】シリコン基板１におけるフォトダイオード
３の周囲には、信号処理回路８が形成されており、光セ
ンサは、光を受光して電気信号に変換するフォトダイオ
ード３と、フォトダイオード３の電気信号を処理する信
号処理回路８とがワンチップ化されている。信号処理回
路８は多数の半導体デバイスよりなり、これらデバイス
により信号増幅回路および周波数変換回路が構成されて
いる。図２においては拡散抵抗９とＩＩＬ素子１０を示
す。つまり、Ｎ- 型エピタキシャル層１ｂを上下に貫通
するＰ+ 型領域２が環状に形成され、このＰ+ 型領域２
にて囲まれた領域がＰＮ接合による素子分離用島Ｉs1,
Ｉs2，…を構成し、この島Ｉs1, Ｉs2，…に拡散抵抗９
やＩＩＬ素子１０等の素子が形成されている。詳しく
は、Ｐ+ 型シリコン基板１ａとＮ- 型エピタキシャル層
１ｂとの境界部において埋込Ｎ+ 型領域１１ａが形成さ
れ、Ｎ- 型エピタキシャル層１ｂの表層部においてＰ+
型領域１２およびＮ+ 型領域１３，１４が形成されてい
る。又、Ｐ+ 型シリコン基板１ａとＮ- 型エピタキシャ
ル層１ｂとの境界部において埋込Ｎ+ 型領域１１ｂが形
成され、Ｎ- 型エピタキシャル層１ｂの表層部において
Ｐ- 型領域１５，Ｐ+型領域１６，１７，Ｎ+ 型領域１
８が形成され、さらに、上下に延び埋込Ｎ+ 型領域１１
ｂに至るＮ+ 型領域１９が環状に形成されている。
３の周囲には、信号処理回路８が形成されており、光セ
ンサは、光を受光して電気信号に変換するフォトダイオ
ード３と、フォトダイオード３の電気信号を処理する信
号処理回路８とがワンチップ化されている。信号処理回
路８は多数の半導体デバイスよりなり、これらデバイス
により信号増幅回路および周波数変換回路が構成されて
いる。図２においては拡散抵抗９とＩＩＬ素子１０を示
す。つまり、Ｎ- 型エピタキシャル層１ｂを上下に貫通
するＰ+ 型領域２が環状に形成され、このＰ+ 型領域２
にて囲まれた領域がＰＮ接合による素子分離用島Ｉs1,
Ｉs2，…を構成し、この島Ｉs1, Ｉs2，…に拡散抵抗９
やＩＩＬ素子１０等の素子が形成されている。詳しく
は、Ｐ+ 型シリコン基板１ａとＮ- 型エピタキシャル層
１ｂとの境界部において埋込Ｎ+ 型領域１１ａが形成さ
れ、Ｎ- 型エピタキシャル層１ｂの表層部においてＰ+
型領域１２およびＮ+ 型領域１３，１４が形成されてい
る。又、Ｐ+ 型シリコン基板１ａとＮ- 型エピタキシャ
ル層１ｂとの境界部において埋込Ｎ+ 型領域１１ｂが形
成され、Ｎ- 型エピタキシャル層１ｂの表層部において
Ｐ- 型領域１５，Ｐ+型領域１６，１７，Ｎ+ 型領域１
８が形成され、さらに、上下に延び埋込Ｎ+ 型領域１１
ｂに至るＮ+ 型領域１９が環状に形成されている。
【００１６】シリコン基板１の上面にはシリコン酸化膜
２０ａが形成されている。フォトダイオード３において
はシリコン酸化膜２０ａが開口しており、この領域に薄
いシリコン酸化膜２０ｂが形成されている。シリコン酸
化膜２０ｂには熱酸化膜が用いられ、膜厚は１００〜３
００ｎｍであり、より具体的には３００ｎｍとなってい
る。又、フォトダイオード３においてはアルミ配線２
１，２２が延設されている。アルミ配線２２はＮ型領域
７と電気的に接続され、アルミ配線２１はＰ+ 型領域５
と電気的に接続されている。アルミ配線２１，２２はア
ルミ薄膜を所望の形状にパターニングすることにより形
成したものである。
２０ａが形成されている。フォトダイオード３において
はシリコン酸化膜２０ａが開口しており、この領域に薄
いシリコン酸化膜２０ｂが形成されている。シリコン酸
化膜２０ｂには熱酸化膜が用いられ、膜厚は１００〜３
００ｎｍであり、より具体的には３００ｎｍとなってい
る。又、フォトダイオード３においてはアルミ配線２
１，２２が延設されている。アルミ配線２２はＮ型領域
７と電気的に接続され、アルミ配線２１はＰ+ 型領域５
と電気的に接続されている。アルミ配線２１，２２はア
ルミ薄膜を所望の形状にパターニングすることにより形
成したものである。
【００１７】さらに、信号処理回路８での拡散抵抗９を
形成する島Ｉs1において、アルミ配線２３，２４，２５
が延設されている。アルミ配線２３がＰ+ 型領域１２の
一端部に接続されるとともにアルミ配線２４がＰ+ 型領
域１２の他端部に接続されている。そして、アルミ配線
２３とアルミ配線２４との間に抵抗成分が形成される。
又、アルミ配線２５がＮ+ 型領域１４を介して拡散抵抗
形成島に接続され、アルミ配線２５には５ボルトが印加
される。
形成する島Ｉs1において、アルミ配線２３，２４，２５
が延設されている。アルミ配線２３がＰ+ 型領域１２の
一端部に接続されるとともにアルミ配線２４がＰ+ 型領
域１２の他端部に接続されている。そして、アルミ配線
２３とアルミ配線２４との間に抵抗成分が形成される。
又、アルミ配線２５がＮ+ 型領域１４を介して拡散抵抗
形成島に接続され、アルミ配線２５には５ボルトが印加
される。
【００１８】さらに、ＩＩＬ素子１０を形成する島Ｉs2
において、各不純物領域がアルミ配線にて電気的に接続
されている。本例での各アルミ配線はアルミ薄膜を所望
の形状にパターニングすることにより形成したものであ
り、膜厚は１．１μｍである。
において、各不純物領域がアルミ配線にて電気的に接続
されている。本例での各アルミ配線はアルミ薄膜を所望
の形状にパターニングすることにより形成したものであ
り、膜厚は１．１μｍである。
【００１９】アルミ配線の上にはＴＥＯＳ酸化膜２６、
ＳＯＧ膜２７、ＴＥＯＳ酸化膜２８が層間絶縁膜として
形成されている。フォトダイオード３においては各膜２
６，２７，２８が無く開口している。又、信号処理回路
８におけるＴＥＯＳ酸化膜２８の上には遮光膜としての
アルミ薄膜２９が形成されている。アルミ薄膜２９の膜
厚は１．３μｍである。このように、シリコン基板１に
おける信号処理回路８を構成する拡散抵抗９やＩＩＬ素
子１０等の回路構成用素子が遮光膜としてのアルミ薄膜
２９にて覆われている。
ＳＯＧ膜２７、ＴＥＯＳ酸化膜２８が層間絶縁膜として
形成されている。フォトダイオード３においては各膜２
６，２７，２８が無く開口している。又、信号処理回路
８におけるＴＥＯＳ酸化膜２８の上には遮光膜としての
アルミ薄膜２９が形成されている。アルミ薄膜２９の膜
厚は１．３μｍである。このように、シリコン基板１に
おける信号処理回路８を構成する拡散抵抗９やＩＩＬ素
子１０等の回路構成用素子が遮光膜としてのアルミ薄膜
２９にて覆われている。
【００２０】そして、外部からフォトダイオード３の受
光部に向けて光が入射した時には、その光は薄いシリコ
ン酸化膜２０ｂを通過してＰ+ 型領域４に至る。Ｎ- 型
エピタキシャル層１ｂとＰ+ 型領域４とのＰＮ接合近傍
に光が入ると、電子−正孔対が発生する。発生した少数
キャリア、即ち、Ｐ+ 型領域４およびＮ- 型エピタキシ
ャル層１ｂで発生した電子および正孔が両領域で互いに
逆向きに移動する。このとき、Ｎ- 型エピタキシャル層
１ｂからＰ+ 型領域４へ向かう電流が流れる。この光電
流は入射光量に比例している。この光電流はアルミ配線
２１を通して信号処理回路８に送られる。信号処理回路
８において光電流が増幅されるとともに周波数変換され
る。この信号は、図２においてシリコン酸化膜２０ａの
上に形成されたパッド３０を介して外部に出力される。
即ち、図１におけるパッド３０を介して外部に出力され
る。
光部に向けて光が入射した時には、その光は薄いシリコ
ン酸化膜２０ｂを通過してＰ+ 型領域４に至る。Ｎ- 型
エピタキシャル層１ｂとＰ+ 型領域４とのＰＮ接合近傍
に光が入ると、電子−正孔対が発生する。発生した少数
キャリア、即ち、Ｐ+ 型領域４およびＮ- 型エピタキシ
ャル層１ｂで発生した電子および正孔が両領域で互いに
逆向きに移動する。このとき、Ｎ- 型エピタキシャル層
１ｂからＰ+ 型領域４へ向かう電流が流れる。この光電
流は入射光量に比例している。この光電流はアルミ配線
２１を通して信号処理回路８に送られる。信号処理回路
８において光電流が増幅されるとともに周波数変換され
る。この信号は、図２においてシリコン酸化膜２０ａの
上に形成されたパッド３０を介して外部に出力される。
即ち、図１におけるパッド３０を介して外部に出力され
る。
【００２１】また、図２の遮光膜としてのアルミ薄膜２
９の無い領域において、シリコン酸化膜２０ａの上には
レーザトリム調整用薄膜抵抗素子３１が形成されてい
る。詳しくは、レーザトリム調整用薄膜抵抗素子３１は
ＣｒＳｉあるいはＣｒＳｉＮよりなり、同素子３１は図
１に示すように長方形状をなしている。レーザトリム調
整用薄膜抵抗素子３１は、Ｃｒ−Ｓｉ膜等をスパッタ法
により成膜し、所定の形状にフォトエッチングしたもの
である。また、レーザトリム調整用薄膜抵抗素子３１の
一端部にはアルミ配線３３が接続されるとともに他端部
にはアルミ配線３４が接続されている。レーザトリム調
整用薄膜抵抗素子３１の上には層間絶縁膜としてのＴＥ
ＯＳ酸化膜２６、ＳＯＧ膜２７、ＴＥＯＳ酸化膜２８が
配置されているが、この膜はレーザビームを透過可能で
ある。レーザトリム調整用薄膜抵抗素子３１はその一部
がレーザトリミングされている（図１において示す凹部
３５）。
９の無い領域において、シリコン酸化膜２０ａの上には
レーザトリム調整用薄膜抵抗素子３１が形成されてい
る。詳しくは、レーザトリム調整用薄膜抵抗素子３１は
ＣｒＳｉあるいはＣｒＳｉＮよりなり、同素子３１は図
１に示すように長方形状をなしている。レーザトリム調
整用薄膜抵抗素子３１は、Ｃｒ−Ｓｉ膜等をスパッタ法
により成膜し、所定の形状にフォトエッチングしたもの
である。また、レーザトリム調整用薄膜抵抗素子３１の
一端部にはアルミ配線３３が接続されるとともに他端部
にはアルミ配線３４が接続されている。レーザトリム調
整用薄膜抵抗素子３１の上には層間絶縁膜としてのＴＥ
ＯＳ酸化膜２６、ＳＯＧ膜２７、ＴＥＯＳ酸化膜２８が
配置されているが、この膜はレーザビームを透過可能で
ある。レーザトリム調整用薄膜抵抗素子３１はその一部
がレーザトリミングされている（図１において示す凹部
３５）。
【００２２】又、シリコン基板１上には、厚さが１．６
μｍの表面保護膜（シリコン窒化膜）３６が配置されて
いる。尚、図２のレーザトリム調整用薄膜抵抗素子３１
の下方にはＮ+ 型領域３２が形成されるとともに、Ｎ+
型領域３２はＰ+ 型領域２により分離されている。
μｍの表面保護膜（シリコン窒化膜）３６が配置されて
いる。尚、図２のレーザトリム調整用薄膜抵抗素子３１
の下方にはＮ+ 型領域３２が形成されるとともに、Ｎ+
型領域３２はＰ+ 型領域２により分離されている。
【００２３】ここで、信号処理回路８の各デバイスはシ
リコン基板１に通常のＩＣ製造に用いられる拡散等によ
り形成されたものであり、デバイスとしては拡散抵抗
９、ＩＩＬ素子１０の他にも、ダイオード、トランジス
タ、キャパシタ等の素子を含む。本例では、信号処理回
路８を構成する素子の内の１つの素子である拡散抵抗９
を、シリコン基板１でのＰＮ接合による素子分離用島Ｉ
s1に形成している。
リコン基板１に通常のＩＣ製造に用いられる拡散等によ
り形成されたものであり、デバイスとしては拡散抵抗
９、ＩＩＬ素子１０の他にも、ダイオード、トランジス
タ、キャパシタ等の素子を含む。本例では、信号処理回
路８を構成する素子の内の１つの素子である拡散抵抗９
を、シリコン基板１でのＰＮ接合による素子分離用島Ｉ
s1に形成している。
【００２４】次に、この光センサ、即ち、フォトダイオ
ード３と信号処理回路８と回路調整用薄膜抵抗素子３１
とがワンチップ化され、遮光膜２９を有する光センサの
電気的構成について説明する。
ード３と信号処理回路８と回路調整用薄膜抵抗素子３１
とがワンチップ化され、遮光膜２９を有する光センサの
電気的構成について説明する。
【００２５】図３には、電気的構成図を示す。信号処理
回路８の第１端子Ｐ１は接地されるとともに、第２端子
Ｐ２は所定電圧（５ボルト）が印加される。又、フォト
ダイオード３と抵抗Ｒ１とが直列接続され、この直列回
路の一方の端子に所定電圧（５ボルト）が印加されると
ともに他方の端子（ダイオード３のアノード）が信号処
理回路８の信号入力端子Ｐ３に接続されている。信号処
理回路８には回路調整用薄膜抵抗素子３１が接続されて
いる。さらに、信号処理回路８の端子Ｐ４から信号処理
後の信号が出力される。
回路８の第１端子Ｐ１は接地されるとともに、第２端子
Ｐ２は所定電圧（５ボルト）が印加される。又、フォト
ダイオード３と抵抗Ｒ１とが直列接続され、この直列回
路の一方の端子に所定電圧（５ボルト）が印加されると
ともに他方の端子（ダイオード３のアノード）が信号処
理回路８の信号入力端子Ｐ３に接続されている。信号処
理回路８には回路調整用薄膜抵抗素子３１が接続されて
いる。さらに、信号処理回路８の端子Ｐ４から信号処理
後の信号が出力される。
【００２６】そして、フォトダイオード３が被検出光を
受光すると、受光強度に応じた電流Ｉ1 がフォトダイオ
ード３を流れて信号処理回路８の信号入力端子Ｐ３に入
力される。信号処理回路８においては入力信号に対し電
圧に変換するとともに信号の増幅を行い、さらに電圧／
周波数変換を行い端子Ｐ４から出力する。ここで、回路
調整用薄膜抵抗素子３１のレーザトリミングにより回路
調整用薄膜抵抗素子３１の抵抗値が調整され、この抵抗
値に応じたゲインにて信号の増幅処理が行われる。
受光すると、受光強度に応じた電流Ｉ1 がフォトダイオ
ード３を流れて信号処理回路８の信号入力端子Ｐ３に入
力される。信号処理回路８においては入力信号に対し電
圧に変換するとともに信号の増幅を行い、さらに電圧／
周波数変換を行い端子Ｐ４から出力する。ここで、回路
調整用薄膜抵抗素子３１のレーザトリミングにより回路
調整用薄膜抵抗素子３１の抵抗値が調整され、この抵抗
値に応じたゲインにて信号の増幅処理が行われる。
【００２７】信号処理回路８の端子Ｐ４には図示しない
制御装置が接続されており、同制御装置においては、こ
の出力信号を受けてその周波数から被検出光の受光強度
に応じてヘッドライトの点灯動作等を行う。
制御装置が接続されており、同制御装置においては、こ
の出力信号を受けてその周波数から被検出光の受光強度
に応じてヘッドライトの点灯動作等を行う。
【００２８】本センサの仕様は、電源電圧が５ボルト
で、１０００クルス（ｌｘ）の光にて１ｍＡ（ミリアン
ペア）の通電電流Ｉ1 にて信号処理回路８の出力が５０
０Ｈｚとなるように設定されている。
で、１０００クルス（ｌｘ）の光にて１ｍＡ（ミリアン
ペア）の通電電流Ｉ1 にて信号処理回路８の出力が５０
０Ｈｚとなるように設定されている。
【００２９】次に、外来光の影響による回路の誤動作回
避のための動作を説明する。図４は拡散抵抗部の拡大図
であり、拡散抵抗９の形成島Ｉs1において、アルミ配線
２５およびＮ+ 型領域１４を通して島Ｉs1が回路領域内
の最高電位（５ボルト）になっている。
避のための動作を説明する。図４は拡散抵抗部の拡大図
であり、拡散抵抗９の形成島Ｉs1において、アルミ配線
２５およびＮ+ 型領域１４を通して島Ｉs1が回路領域内
の最高電位（５ボルト）になっている。
【００３０】そして、図５に示すように外来光を受けた
場合には、シリコン基板１内に光が入り、その光の一部
は遮光膜２９の下に拡散してＮ型島Ｉs1の周囲のＰＮ接
合部に形成された寄生ダイオード部Ｄ１において光電流
が生じ、この光電流によってＰ型シリコン基板１ａとＮ
型島Ｉs1とＰ+ 型領域１２による寄生トランジスタＴｒ
１をオン状態にしようとする。このとき、島Ｉs1が回路
領域内の最高電位（５ボルト）になり寄生トランジスタ
Ｔｒ１におけるエミッタ電位以上のベース電位となって
いるので寄生トランジスタＴｒ１がオンすることはな
い。よって、Ｐ+型領域１２が基板１ａ側とショートす
ることなく誤動作が防止される。
場合には、シリコン基板１内に光が入り、その光の一部
は遮光膜２９の下に拡散してＮ型島Ｉs1の周囲のＰＮ接
合部に形成された寄生ダイオード部Ｄ１において光電流
が生じ、この光電流によってＰ型シリコン基板１ａとＮ
型島Ｉs1とＰ+ 型領域１２による寄生トランジスタＴｒ
１をオン状態にしようとする。このとき、島Ｉs1が回路
領域内の最高電位（５ボルト）になり寄生トランジスタ
Ｔｒ１におけるエミッタ電位以上のベース電位となって
いるので寄生トランジスタＴｒ１がオンすることはな
い。よって、Ｐ+型領域１２が基板１ａ側とショートす
ることなく誤動作が防止される。
【００３１】つまり、図６に示すように、電位がフロー
ティング状態にあるＮ型の島Ｉs1内に抵抗素子を形成し
た場合においては、図７に示すように外来光を受けた時
に島Ｉs1の周囲のＰＮ接合部（寄生ダイオード部Ｄ１）
において微小な光電流が発生し、この電流が寄生ＰＮＰ
トランジスタＴｒ１を動作させ、より大きな電流が流れ
る。この結果、図９において破線で示す特性線が光の影
響を受けて実線で示す特性線となってしまい、この抵抗
素子の電圧−電流特性は大きく変化してしまう。
ティング状態にあるＮ型の島Ｉs1内に抵抗素子を形成し
た場合においては、図７に示すように外来光を受けた時
に島Ｉs1の周囲のＰＮ接合部（寄生ダイオード部Ｄ１）
において微小な光電流が発生し、この電流が寄生ＰＮＰ
トランジスタＴｒ１を動作させ、より大きな電流が流れ
る。この結果、図９において破線で示す特性線が光の影
響を受けて実線で示す特性線となってしまい、この抵抗
素子の電圧−電流特性は大きく変化してしまう。
【００３２】これに対し、図５のように島Ｉs1を最高電
位（ここでは５ボルト）にバイアスした場合は、図８に
示すように、寄生ＰＮＰトランジスタは動作することが
無いため、抵抗部のリーク電流は発生せず、破線で示す
光を受けないときの特性線と、実線で示す光を受けたと
きの特性線の間にはズレは生じず、所望の電圧−電流特
性を得ることができる。
位（ここでは５ボルト）にバイアスした場合は、図８に
示すように、寄生ＰＮＰトランジスタは動作することが
無いため、抵抗部のリーク電流は発生せず、破線で示す
光を受けないときの特性線と、実線で示す光を受けたと
きの特性線の間にはズレは生じず、所望の電圧−電流特
性を得ることができる。
【００３３】このように、本実施の形態は、下記の特徴
を有する。 （イ）半導体基板としてのシリコン基板１にＰＮ接合に
よる素子分離用島Ｉs1を形成し、当該島Ｉs1に信号処理
回路８を構成する拡散抵抗９を形成するとともに、この
島Ｉs1に対しアルミ配線２５を通して所定電圧を印加し
た。
を有する。 （イ）半導体基板としてのシリコン基板１にＰＮ接合に
よる素子分離用島Ｉs1を形成し、当該島Ｉs1に信号処理
回路８を構成する拡散抵抗９を形成するとともに、この
島Ｉs1に対しアルミ配線２５を通して所定電圧を印加し
た。
【００３４】このような構成を採用すると、シリコン基
板１内に形成される寄生トランジスタＴｒ１においては
ベース電位が高くなり、光電流が基板１を通過し島Ｉs1
内に流入した際に寄生トランジスタＴｒ１がオンしにく
くなる。よって、寄生トランジスタ・オンに伴い島Ｉs1
内に形成した拡散素子９が基板１とショートしてしまう
ことが未然に防止でき、リーク電流を抑制して外来光の
影響による回路の誤動作を防止することができる。 （ロ）特に、寄生トランジスタＴｒ１におけるエミッタ
電位以上のベース電位をアルミ配線２５を通して印加し
て、寄生トランジスタＴｒ１がオンしない電圧を印加す
ることにより、光電流が基板１を通過し島内に流入して
も寄生トランジスタＴｒ１がオンすることがなく、寄生
トランジスタ・オンに伴い島内に形成した素子が基板と
ショートしてしまうことが未然に防止でき、リーク電流
を抑制して外来光の影響による回路の誤動作を確実に防
止することができる。
板１内に形成される寄生トランジスタＴｒ１においては
ベース電位が高くなり、光電流が基板１を通過し島Ｉs1
内に流入した際に寄生トランジスタＴｒ１がオンしにく
くなる。よって、寄生トランジスタ・オンに伴い島Ｉs1
内に形成した拡散素子９が基板１とショートしてしまう
ことが未然に防止でき、リーク電流を抑制して外来光の
影響による回路の誤動作を防止することができる。 （ロ）特に、寄生トランジスタＴｒ１におけるエミッタ
電位以上のベース電位をアルミ配線２５を通して印加し
て、寄生トランジスタＴｒ１がオンしない電圧を印加す
ることにより、光電流が基板１を通過し島内に流入して
も寄生トランジスタＴｒ１がオンすることがなく、寄生
トランジスタ・オンに伴い島内に形成した素子が基板と
ショートしてしまうことが未然に防止でき、リーク電流
を抑制して外来光の影響による回路の誤動作を確実に防
止することができる。
【００３５】これまでの説明においては光電変換素子と
してフォトダイオードを用いたが、フォトトランジスタ
等を用いてもよい。
してフォトダイオードを用いたが、フォトトランジスタ
等を用いてもよい。
【図１】 実施の形態における光センサの平面図。
【図２】 図１のII−II断面図。
【図３】 光センサの電気的構成図。
【図４】 光センサの一部拡大図。
【図５】 動作説明のための光センサの拡大図。
【図６】 比較のための光センサの拡大図。
【図７】 動作説明のための光センサの拡大図。
【図８】 電流−電圧特性図。
【図９】 電流−電圧特性図。
【図１０】 従来技術を説明するための光センサの断面
図。
図。
１…シリコン基板、３…フォトダイオード、８…信号処
理回路、９…拡散抵抗、１０…ＩＩＬ素子、２５…アル
ミ配線、２９…アルミ薄膜、Ｉs1…島
理回路、９…拡散抵抗、１０…ＩＩＬ素子、２５…アル
ミ配線、２９…アルミ薄膜、Ｉs1…島
Claims (4)
- 【請求項１】 光を受光して電気信号に変換する光電変
換素子と、当該光電変換素子の電気信号を処理する信号
処理回路とがワンチップ化されるとともに、半導体基板
における前記信号処理回路を構成する回路構成用素子が
遮光膜にて覆われた光センサにおいて、 前記半導体基板にＰＮ接合による素子分離用島を形成
し、当該島に前記信号処理回路を構成する素子の内の少
なくとも１つの素子を形成するとともに、この島に対し
配線を通して所定電圧を印加したことを特徴とする光セ
ンサ。 - 【請求項２】 光を受光して電気信号に変換する光電変
換素子と、当該光電変換素子の電気信号を処理する信号
処理回路とがワンチップ化されるとともに、半導体基板
における前記信号処理回路を構成する回路構成用素子が
遮光膜にて覆われた光センサにおいて、 前記半導体基板にＰＮ接合による素子分離用島を形成
し、当該島に前記信号処理回路を構成する素子の内の少
なくとも１つの素子を形成し、この島から配線を延設
し、前記半導体基板内に形成される寄生トランジスタが
オンしない電圧を前記配線を通して印加したことを特徴
とする光センサ。 - 【請求項３】 光を受光して電気信号に変換する光電変
換素子と、当該光電変換素子の電気信号を処理する信号
処理回路とがワンチップ化されるとともに、半導体基板
における前記信号処理回路を構成する回路構成用素子が
遮光膜にて覆われた光センサにおいて、 前記半導体基板にＰＮ接合による素子分離用島を形成
し、当該島に前記信号処理回路を構成する素子の内の少
なくとも１つの素子を形成し、この島から配線を延設
し、前記半導体基板内に形成される寄生トランジスタに
おけるエミッタ電位以上のベース電位を前記配線を通し
て印加したことを特徴とする光センサ。 - 【請求項４】 前記島に形成される素子は拡散抵抗であ
る請求項１〜３のいずれか１項に記載の光センサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09248197A JP3855351B2 (ja) | 1997-04-10 | 1997-04-10 | 光センサ |
| US09/057,561 US20010048140A1 (en) | 1997-04-10 | 1998-04-09 | Photo sensing integrated circuit device and related circuit adjustment |
| US10/613,192 US6936904B2 (en) | 1997-04-10 | 2003-07-03 | Photo sensing integrated circuit device and related circuit adjustment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09248197A JP3855351B2 (ja) | 1997-04-10 | 1997-04-10 | 光センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284752A true JPH10284752A (ja) | 1998-10-23 |
| JP3855351B2 JP3855351B2 (ja) | 2006-12-06 |
Family
ID=14055511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09248197A Expired - Fee Related JP3855351B2 (ja) | 1997-04-10 | 1997-04-10 | 光センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3855351B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158342A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | 光センサ集積回路 |
| JP2006502566A (ja) * | 2002-09-05 | 2006-01-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 集積されたピンダイオードおよび関連の回路構造を製造する方法 |
| JP2007329292A (ja) * | 2006-06-08 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 半導体光集積回路 |
| JP2008182214A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2010016449A1 (en) * | 2008-08-08 | 2010-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and electronic device having the same |
-
1997
- 1997-04-10 JP JP09248197A patent/JP3855351B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002158342A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | 光センサ集積回路 |
| JP2006502566A (ja) * | 2002-09-05 | 2006-01-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 集積されたピンダイオードおよび関連の回路構造を製造する方法 |
| JP2007329292A (ja) * | 2006-06-08 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 半導体光集積回路 |
| JP2008182214A (ja) * | 2006-12-27 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2010016449A1 (en) * | 2008-08-08 | 2010-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and electronic device having the same |
| US8153954B2 (en) | 2008-08-08 | 2012-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Photoelectric conversion device and electronic device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3855351B2 (ja) | 2006-12-06 |
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