JPH0556665B2 - - Google Patents
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- JPH0556665B2 JPH0556665B2 JP60229933A JP22993385A JPH0556665B2 JP H0556665 B2 JPH0556665 B2 JP H0556665B2 JP 60229933 A JP60229933 A JP 60229933A JP 22993385 A JP22993385 A JP 22993385A JP H0556665 B2 JPH0556665 B2 JP H0556665B2
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- fet
- light
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- junction fet
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
- G01J1/00—Photometry, e.g. photographic exposure meter
- G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
- G01J1/44—Electric circuits
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Photometry And Measurement Of Optical Pulse Characteristics (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、受光素子と、その受光出力をレベ
ル弁別して２値化出力を得るための周辺回路とを
１つの半導体基板に集積形成した受光用半導体集
積回路に関する。
ル弁別して２値化出力を得るための周辺回路とを
１つの半導体基板に集積形成した受光用半導体集
積回路に関する。
［発明の技術的背景と問題点］
従来特開昭58−170077等の半導体受光装置が知
られている。又従来の受光用半導体集積回路は、
等価回路で表わすと第４図のような構成になつて
いた。
られている。又従来の受光用半導体集積回路は、
等価回路で表わすと第４図のような構成になつて
いた。
第４図において、１は受光素子であるフオトダ
イオードで、例えばバイポーラ構造におけるＰ型
シリコン基板とＮ−エピタキシヤル層の間のPN
接合を利用して形成される。２はフオトダイオー
ド１の出力電流を電圧に変換するための負荷抵抗
で、数百Ωから1MΩ程度の高抵抗を必要とする。
したがつて例えば、Ｎ−エピタキシヤル層にボロ
ンをイオン注入して得られるシート抵抗5KΩ／
□程度のイオン注入抵抗などでこの負荷抵抗２が
構成される。３は直流増幅器で、負荷抵抗２によ
り電圧変換されたフオトダイオード１の受光信号
を直流増幅する。４はバイアス回路で、直流増幅
器３へのバイアスレベルを設定する。５はシユミ
ツトトリガ回路で、直流増幅器３の出力をレベル
弁別して２値化信号に変換する。
イオードで、例えばバイポーラ構造におけるＰ型
シリコン基板とＮ−エピタキシヤル層の間のPN
接合を利用して形成される。２はフオトダイオー
ド１の出力電流を電圧に変換するための負荷抵抗
で、数百Ωから1MΩ程度の高抵抗を必要とする。
したがつて例えば、Ｎ−エピタキシヤル層にボロ
ンをイオン注入して得られるシート抵抗5KΩ／
□程度のイオン注入抵抗などでこの負荷抵抗２が
構成される。３は直流増幅器で、負荷抵抗２によ
り電圧変換されたフオトダイオード１の受光信号
を直流増幅する。４はバイアス回路で、直流増幅
器３へのバイアスレベルを設定する。５はシユミ
ツトトリガ回路で、直流増幅器３の出力をレベル
弁別して２値化信号に変換する。
しかしながら、このような従来の受光用半導体
集積回路にあつては、フオトダイオードの出力電
流を高抵抗により電圧信号に変換し、それを直流
増幅した後に２値化する構成となつていたため、
構成素子数が40〜50と多く、半導体チツプ上の占
有面積が大きいという問題があつた。特に抵抗２
の占有面積が問題になる。例えば500KΩの高抵
抗は150μm×300μm程度の大きなスペースが必要
になる。また、直流電圧増幅を行なうため、バイ
アス点も増幅されて感度のバラツキが大きく、温
度依存性も大きいという問題点もあつた。
集積回路にあつては、フオトダイオードの出力電
流を高抵抗により電圧信号に変換し、それを直流
増幅した後に２値化する構成となつていたため、
構成素子数が40〜50と多く、半導体チツプ上の占
有面積が大きいという問題があつた。特に抵抗２
の占有面積が問題になる。例えば500KΩの高抵
抗は150μm×300μm程度の大きなスペースが必要
になる。また、直流電圧増幅を行なうため、バイ
アス点も増幅されて感度のバラツキが大きく、温
度依存性も大きいという問題点もあつた。
［発明の目的］
この発明は前述した従来の問題点に鑑みなされ
たもので、その目的は、受光レベルの弁別精度の
バラツキが少なく、温度依存性も小さい高性能な
受光用半導体集積回路を、より簡単な回路構成で
より小さな占有面積で半導体チツプ上に集積形成
することにある。
たもので、その目的は、受光レベルの弁別精度の
バラツキが少なく、温度依存性も小さい高性能な
受光用半導体集積回路を、より簡単な回路構成で
より小さな占有面積で半導体チツプ上に集積形成
することにある。
［発明の構成］
この発明による受光用半導体集積回路は、一端
がアースラインに接続された受光素子１と、受光
素子１に直列に接続されると共にソースが電源ラ
インに接続された第１の接合型FET６ａと、受
光素子１と第１の接合型FET６ａとの接続点Ａ
の電圧がゲートに印加される第２の接合型FET
６ｄと、電源ライン間に接続される定電圧源６
ｃ，８ａ，８ｂと、この定電圧源６ｃ，８ａ，８
ｂの出力端子にゲートが接続されると共に第２の
接合型FET６ｄと差動入力対を構成する第３の
接合型FET６ｅと、第２の接合型FET６ｄのソ
ースと第３の接合型FET６ｅのソースが接続さ
れ、この接続点にドレインが接続されると共にソ
ースが電源ラインに接続される第４の接合型
FET６ｂと、第２の接合型FET６ｄおよび第３
の接合型FET６ｅの各ドレインとアースライン
の間に接続されたカレントミラー回路７ａ，７ｂ
と、からなる周辺回路と、を１つの半導体基板に
集積形成したものである。
がアースラインに接続された受光素子１と、受光
素子１に直列に接続されると共にソースが電源ラ
インに接続された第１の接合型FET６ａと、受
光素子１と第１の接合型FET６ａとの接続点Ａ
の電圧がゲートに印加される第２の接合型FET
６ｄと、電源ライン間に接続される定電圧源６
ｃ，８ａ，８ｂと、この定電圧源６ｃ，８ａ，８
ｂの出力端子にゲートが接続されると共に第２の
接合型FET６ｄと差動入力対を構成する第３の
接合型FET６ｅと、第２の接合型FET６ｄのソ
ースと第３の接合型FET６ｅのソースが接続さ
れ、この接続点にドレインが接続されると共にソ
ースが電源ラインに接続される第４の接合型
FET６ｂと、第２の接合型FET６ｄおよび第３
の接合型FET６ｅの各ドレインとアースライン
の間に接続されたカレントミラー回路７ａ，７ｂ
と、からなる周辺回路と、を１つの半導体基板に
集積形成したものである。
［発明の実施例］
第１図はこの発明の一実施例による受光用半導
体集積回路の等価回路であり、第２図はその主要
部の半導体基板上での素子構成を示している。
体集積回路の等価回路であり、第２図はその主要
部の半導体基板上での素子構成を示している。
まず第１図の等価回路について説明する。この
回路は、フオトダイオード１、５つのＰチヤンネ
ル接合型FET（以下JFETと称する）６ａ〜６ｅ
と、３つのNPNトランジスタ７ａ〜７ｃと、２
つのダイオード８ａ，８ｂとを含んでいる。
JFET６ａ，６ｂ，６ｃはそれぞれソースとゲー
トが短絡されて電源ラインに接続されており、そ
れぞれ定電流源となつている。以下これらを
JFET定電流源６ａ，６ｂ，６ｃとも称す。
回路は、フオトダイオード１、５つのＰチヤンネ
ル接合型FET（以下JFETと称する）６ａ〜６ｅ
と、３つのNPNトランジスタ７ａ〜７ｃと、２
つのダイオード８ａ，８ｂとを含んでいる。
JFET６ａ，６ｂ，６ｃはそれぞれソースとゲー
トが短絡されて電源ラインに接続されており、そ
れぞれ定電流源となつている。以下これらを
JFET定電流源６ａ，６ｂ，６ｃとも称す。
JFET定電流源６ａとフオトダイオード１とが
電源ライン間に直列接続されており、両者の接続
点ＡがJFET６ｄ（前述の第２のJFETに相当す
る）のゲートに接続されている。JFET６ｄと６
ｅとが差動入力対を構成しており、両者のソース
はJFET定電流源６ｂのドレインに共通接続さ
れ、両者のドレインはカレントミラー回路を構成
するNPNトランジスタ７ａ，７ｂを介して接地
されている。また、JFET定電流源６ｃと２つの
ダイオード８ａ，８ｂとが電源ライン間に直列接
続されており、これらダイオード８ａ，８ｂの順
方向電圧降下によつてＢ点に一定の電圧がつくら
れ、その電圧が差動入力対の一方のJFET６ｅの
ゲートに印加される。NPNトランジスタ７ｃは
出力用のトランジスタで、そのベースがJFET６
ｅのドレインに接続され、オープンコレクタの出
力信号を発生する。
電源ライン間に直列接続されており、両者の接続
点ＡがJFET６ｄ（前述の第２のJFETに相当す
る）のゲートに接続されている。JFET６ｄと６
ｅとが差動入力対を構成しており、両者のソース
はJFET定電流源６ｂのドレインに共通接続さ
れ、両者のドレインはカレントミラー回路を構成
するNPNトランジスタ７ａ，７ｂを介して接地
されている。また、JFET定電流源６ｃと２つの
ダイオード８ａ，８ｂとが電源ライン間に直列接
続されており、これらダイオード８ａ，８ｂの順
方向電圧降下によつてＢ点に一定の電圧がつくら
れ、その電圧が差動入力対の一方のJFET６ｅの
ゲートに印加される。NPNトランジスタ７ｃは
出力用のトランジスタで、そのベースがJFET６
ｅのドレインに接続され、オープンコレクタの出
力信号を発生する。
ソースとゲートを短絡して定電流源とした
JFET６ａはソース・ドレイン電圧VDSがピンチ
オフ電圧より大きい時に定電流特性を示し、ドレ
イン電流は最大飽和電流IDSSに保たれる。ソー
ス・ドレイン電圧VDSがピンチオフ電圧より小さ
い領域ではJFET６ａは抵抗特性となり、ドレイ
ン電流は電圧VDSにほぼ比例する。
JFET６ａはソース・ドレイン電圧VDSがピンチ
オフ電圧より大きい時に定電流特性を示し、ドレ
イン電流は最大飽和電流IDSSに保たれる。ソー
ス・ドレイン電圧VDSがピンチオフ電圧より小さ
い領域ではJFET６ａは抵抗特性となり、ドレイ
ン電流は電圧VDSにほぼ比例する。
JFET６ａとフオトダイオード１との直列回路
において、受光素子１に光が照射されると、その
光量レベルに応じた受光電流Ipがこの直列回路に
流れる。受光電流IpがJFET６ａの上記最大飽和
電流IDSSより小さいと（JFET定電流源６ａの定
電流領域より小さいと）、Ａ点の電圧は電流Ipに
ほぼ比例的に低下するものの比例的高いレベルに
保たれる。受光電流Ipが最大飽和電流IDSSとほぼ
等しくなると（JFET定電流源６ａの定電流領域
に達すると）、Ａ点の電圧は急激に低下し、ほぼ
接地レベルまで下がる。
において、受光素子１に光が照射されると、その
光量レベルに応じた受光電流Ipがこの直列回路に
流れる。受光電流IpがJFET６ａの上記最大飽和
電流IDSSより小さいと（JFET定電流源６ａの定
電流領域より小さいと）、Ａ点の電圧は電流Ipに
ほぼ比例的に低下するものの比例的高いレベルに
保たれる。受光電流Ipが最大飽和電流IDSSとほぼ
等しくなると（JFET定電流源６ａの定電流領域
に達すると）、Ａ点の電圧は急激に低下し、ほぼ
接地レベルまで下がる。
このように受光電流IpがJFET定電流源６ａの
最大飽和電流IDSSに達するか否かによつて、Ａ点
に急激な電圧変化が生ずる。このＡ点の電圧変化
は入力インピーダンスの極めて高いJFET６ｄの
ゲートに印加される。
最大飽和電流IDSSに達するか否かによつて、Ａ点
に急激な電圧変化が生ずる。このＡ点の電圧変化
は入力インピーダンスの極めて高いJFET６ｄの
ゲートに印加される。
受光電流Ipが最大飽和電流IDSSに達すると、Ａ
点の電圧が急激に低下し、Ｂ点の電圧より低くな
る。すると、JFET６ｄ、NPNトランジスタ７
ａ，７ｂがオンし、出力用のNPNトランジスタ
７ｃがオフする。受光電流Ipが最大飽和電流IDSS
より小さければ、JFET６ｄ、NPNトランジス
タ７ａ，７ｂはオフしており、出力用のNPNト
ランジスタ７ｃがオンしている。
点の電圧が急激に低下し、Ｂ点の電圧より低くな
る。すると、JFET６ｄ、NPNトランジスタ７
ａ，７ｂがオンし、出力用のNPNトランジスタ
７ｃがオフする。受光電流Ipが最大飽和電流IDSS
より小さければ、JFET６ｄ、NPNトランジス
タ７ａ，７ｂはオフしており、出力用のNPNト
ランジスタ７ｃがオンしている。
上記の説明で明らかなように、この発明の回路
においては、フオトダイオード１の受光レベルが
JFET定電流源６の最大飽和電流IDSSを基準にし
て２値弁別される。弁別基準となる最大飽和電流
IDSSの値は、JFET６ａのチヤンネル領域の大き
さや比抵抗によつて正確に制御できる。またIDSS
の温度依存性は、チヤンネルの空乏層幅と移動度
の温度係数が共に負であることから、非常に小さ
くすることができる。
においては、フオトダイオード１の受光レベルが
JFET定電流源６の最大飽和電流IDSSを基準にし
て２値弁別される。弁別基準となる最大飽和電流
IDSSの値は、JFET６ａのチヤンネル領域の大き
さや比抵抗によつて正確に制御できる。またIDSS
の温度依存性は、チヤンネルの空乏層幅と移動度
の温度係数が共に負であることから、非常に小さ
くすることができる。
またフオトダイオード１の感度も弁別精度に直
接的に影響するが、これはＮ−エピタキシヤル層
の厚さとドープ量を制御することにより、比較的
容易に高精度化できる。
接的に影響するが、これはＮ−エピタキシヤル層
の厚さとドープ量を制御することにより、比較的
容易に高精度化できる。
第２図は第１図の回路におけるフオトダイオー
ドJFET６ａ，６ｄ，６ｅの部分が表われた素子
断面である。以下はこの図に従つて上記受光用半
導体集積回路の構造と製造方法の概要を説明す
る。第２図において、９はＰ形シリコン、１０は
N+埋め込み層、１１はＮ−エピタキシヤル層、
１２はP+素子分離拡散領域、１３はＰ形ソース
拡散領域、１４はN+エミツタ拡散領域、１５は
ボロンのイオン注入領域、１６はシリコン酸化
膜、１７はアルミニウム配線である。
ドJFET６ａ，６ｄ，６ｅの部分が表われた素子
断面である。以下はこの図に従つて上記受光用半
導体集積回路の構造と製造方法の概要を説明す
る。第２図において、９はＰ形シリコン、１０は
N+埋め込み層、１１はＮ−エピタキシヤル層、
１２はP+素子分離拡散領域、１３はＰ形ソース
拡散領域、１４はN+エミツタ拡散領域、１５は
ボロンのイオン注入領域、１６はシリコン酸化
膜、１７はアルミニウム配線である。
これの製造プロセスは基本的には通常のバイポ
ーラプロセスで、最初にＰ形シリコン基板９に
N+埋め込み層１０を形成し、その上にＮ−エピ
タキシヤル層１１を成長させる。つぎにP+素子
分離拡散領域１２を形成し、Ｎ−エピタキシヤル
層１１を島分けし、その後Ｐ形ソース拡散領域１
３、N+エミツタ拡散領域１４を順次形成する。
その後JFETのチヤンネルに相当する部分のシリ
コン酸化膜１６をエツチングで除去し、その除去
部分にボロンのイオン注入を行なう。イオン注入
条件としては、例えば加速エネルギー100KEV、
注入量0.6〜２×1012個／cm2として実効ドープ量
1016〜1017／cm3のＰ形チヤンネル領域をシリコ
ン・酸化膜界面よりも1000Å以上の深さに形成す
る。次にWET酸化よりチヤンネル部分に1000Å
程度のシリコン酸化膜を形成し、コンタクトホー
ルのエツチングを行ない、アルミニウム配線１７
を形成する。最後にPSG膜をデボジツトし、
PADの穴開けをする（図示せず）。
ーラプロセスで、最初にＰ形シリコン基板９に
N+埋め込み層１０を形成し、その上にＮ−エピ
タキシヤル層１１を成長させる。つぎにP+素子
分離拡散領域１２を形成し、Ｎ−エピタキシヤル
層１１を島分けし、その後Ｐ形ソース拡散領域１
３、N+エミツタ拡散領域１４を順次形成する。
その後JFETのチヤンネルに相当する部分のシリ
コン酸化膜１６をエツチングで除去し、その除去
部分にボロンのイオン注入を行なう。イオン注入
条件としては、例えば加速エネルギー100KEV、
注入量0.6〜２×1012個／cm2として実効ドープ量
1016〜1017／cm3のＰ形チヤンネル領域をシリコ
ン・酸化膜界面よりも1000Å以上の深さに形成す
る。次にWET酸化よりチヤンネル部分に1000Å
程度のシリコン酸化膜を形成し、コンタクトホー
ルのエツチングを行ない、アルミニウム配線１７
を形成する。最後にPSG膜をデボジツトし、
PADの穴開けをする（図示せず）。
各JFETはＰ形ソース拡散領域１３をソース／
ドレインとし、Ｎ−エピタキシヤル層１１のバル
ク中に形成されたＰ−イオン注入領域１５をチヤ
ンネルとする。チヤンネル表面には薄いシリコン
酸化膜を介してゲート電極のアルミニウム配線を
形成し、表面の安定化を図つている。
ドレインとし、Ｎ−エピタキシヤル層１１のバル
ク中に形成されたＰ−イオン注入領域１５をチヤ
ンネルとする。チヤンネル表面には薄いシリコン
酸化膜を介してゲート電極のアルミニウム配線を
形成し、表面の安定化を図つている。
以上の構成においてJFET６ａ（他のJFETも同
じ）を形成する際に、例えばボロンの注入条件を
100KEV，1.1×1012個／cm2とし、チヤンネル幅Ｗ
と長さＬの比Ｗ／Ｌを0.1としＮ−エピタキシヤ
ル層の比抵抗を1Ωcmとすると、JFET定電流源６
ａの最大飽和電流IDSSは0.3μA程度となり、その
温度係数は＋1000ppm／℃となり、一般的な発光
ダイオードからの光の検出器としては極めて良好
な特性が得られる。
じ）を形成する際に、例えばボロンの注入条件を
100KEV，1.1×1012個／cm2とし、チヤンネル幅Ｗ
と長さＬの比Ｗ／Ｌを0.1としＮ−エピタキシヤ
ル層の比抵抗を1Ωcmとすると、JFET定電流源６
ａの最大飽和電流IDSSは0.3μA程度となり、その
温度係数は＋1000ppm／℃となり、一般的な発光
ダイオードからの光の検出器としては極めて良好
な特性が得られる。
第３図にはこの発明の他の実施例による受光用
半導体集積回路の等価回路を示している。この実
施例は２値弁別動作にヒステリヒス特性を付加し
たものである。等価回路的には、第１図の回路に
JFET定電流源６ｆとNPNトランジスタ７ｄと
ダイオード８ｃとを追加したものである。これら
追加素子はJFET定電流源６ａと共にフオトダイ
オード１に繁がる定電流源回路を構成している。
半導体集積回路の等価回路を示している。この実
施例は２値弁別動作にヒステリヒス特性を付加し
たものである。等価回路的には、第１図の回路に
JFET定電流源６ｆとNPNトランジスタ７ｄと
ダイオード８ｃとを追加したものである。これら
追加素子はJFET定電流源６ａと共にフオトダイ
オード１に繁がる定電流源回路を構成している。
フオトダイオード１を流れる受光電流Ipが弁別
レベルより小さい場合、前述のようにNPNトラ
ンジスタ７ａがオフしており、したがつてNPN
トランジスタ７ｄもオフしている。この場合受光
電流IpはJFET定電流源６ａと６ｆの両方に流れ
る。JFET定電流源６ａと６ｆの最大飽和電流が
等しくてIDSSとすると、受光電流Ipが2IDSSに達す
ると、JFET定電流源６ａ，６ｆの定電流領域に
達したことになり、ここで始めてＡ点の電圧が急
激に低下する。その結果NPNトランジスタ７ａ，
７ｂがオンするが、そのとき同時にNPNトラン
ジスタ７ｄもオンする。
レベルより小さい場合、前述のようにNPNトラ
ンジスタ７ａがオフしており、したがつてNPN
トランジスタ７ｄもオフしている。この場合受光
電流IpはJFET定電流源６ａと６ｆの両方に流れ
る。JFET定電流源６ａと６ｆの最大飽和電流が
等しくてIDSSとすると、受光電流Ipが2IDSSに達す
ると、JFET定電流源６ａ，６ｆの定電流領域に
達したことになり、ここで始めてＡ点の電圧が急
激に低下する。その結果NPNトランジスタ７ａ，
７ｂがオンするが、そのとき同時にNPNトラン
ジスタ７ｄもオンする。
NPNトランジスタ７ｄがオンすると、JFET
定電流源６ｆを流れる電流のほとんどはこのトラ
ンジスタ７ｄを通つて流れ、受光電流Ipのほとん
どはJFET定電流源６ａ側を流れる。そして受光
電流IpがJFET定電流源６ａの最大飽和電流IDSSよ
り小さくなると、始めてＡ点の電圧が上昇し、
NPNトランジスタ７ａ，７ｂそして７ｄがオフ
する。このようにしてヒステリヒス特性が得られ
る。
定電流源６ｆを流れる電流のほとんどはこのトラ
ンジスタ７ｄを通つて流れ、受光電流Ipのほとん
どはJFET定電流源６ａ側を流れる。そして受光
電流IpがJFET定電流源６ａの最大飽和電流IDSSよ
り小さくなると、始めてＡ点の電圧が上昇し、
NPNトランジスタ７ａ，７ｂそして７ｄがオフ
する。このようにしてヒステリヒス特性が得られ
る。
つまり第３図の構成は、受光素子と直列接続さ
れた定電流回路が、並列接続された複数のJFET
と、２値弁別出力を受けてオン、オフするスイツ
チング素子とを含んでおり、このスイツチング素
子オン、オフによつて、上記受光素子の受光レベ
ルが弁別レベルよりも低いとき、上記定電流回路
の定電流領域レベルが高くなり、上記受光素子の
受光レベルが弁別レベルより高いとき、上記定電
流領域レベルが低くなるように構成されたもので
ある。
れた定電流回路が、並列接続された複数のJFET
と、２値弁別出力を受けてオン、オフするスイツ
チング素子とを含んでおり、このスイツチング素
子オン、オフによつて、上記受光素子の受光レベ
ルが弁別レベルよりも低いとき、上記定電流回路
の定電流領域レベルが高くなり、上記受光素子の
受光レベルが弁別レベルより高いとき、上記定電
流領域レベルが低くなるように構成されたもので
ある。
［発明の効果］
以上詳細に説明したように、一端がアースライ
ンに接続された受光素子１と、受光素子１に直列
に接続されると共にソースが電源ラインに接続さ
れた第１の接合型FET６ａと、受光素子１と第
１の接合型FET６ａとの接続点Ａの電圧がゲー
トに印加される第２の接合型FET６ｄと、電源
ライン間に接続される定電圧源６ｃ，８ａ，８ｂ
と、この定電圧源６ｃ，８ａ，８ｂの出力端子に
ゲートが接続されると共に第２の接合型FET６
ｄと差動入力対を構成する第３の接合型FET６
ｅと、第２の接合型FET６ｄのソースと第３の
接合型FET６ｅのソースが接続され、この接続
点にドレインが接続されると共にソースが電源ラ
インに接続される第４の接合型FET６ｂと、第
２の接合型FET６ｄおよび第３の接合型FET６
ｅの各ドレインとアースラインの間に接続された
カレントミラー回路７ａ，７ｂと、からなる周辺
回路と、を１つの半導体基板に集積形成したもの
であるから、従来のものより構成素子数を大幅に
減らすことができ、特に広い面積が必要な高抵抗
が含まれないので、チツプの占有面積を小さくで
きる。また受光素子の出力電流を電流比較により
直接的に弁別する回路方式なので、弁別精度が安
定してバラツキが小さくなり、しかも温度依存性
も小さくなる。
ンに接続された受光素子１と、受光素子１に直列
に接続されると共にソースが電源ラインに接続さ
れた第１の接合型FET６ａと、受光素子１と第
１の接合型FET６ａとの接続点Ａの電圧がゲー
トに印加される第２の接合型FET６ｄと、電源
ライン間に接続される定電圧源６ｃ，８ａ，８ｂ
と、この定電圧源６ｃ，８ａ，８ｂの出力端子に
ゲートが接続されると共に第２の接合型FET６
ｄと差動入力対を構成する第３の接合型FET６
ｅと、第２の接合型FET６ｄのソースと第３の
接合型FET６ｅのソースが接続され、この接続
点にドレインが接続されると共にソースが電源ラ
インに接続される第４の接合型FET６ｂと、第
２の接合型FET６ｄおよび第３の接合型FET６
ｅの各ドレインとアースラインの間に接続された
カレントミラー回路７ａ，７ｂと、からなる周辺
回路と、を１つの半導体基板に集積形成したもの
であるから、従来のものより構成素子数を大幅に
減らすことができ、特に広い面積が必要な高抵抗
が含まれないので、チツプの占有面積を小さくで
きる。また受光素子の出力電流を電流比較により
直接的に弁別する回路方式なので、弁別精度が安
定してバラツキが小さくなり、しかも温度依存性
も小さくなる。
第１図はこの発明の一実施例による受光用半導
体集積回路の等価回路図、第２図は第１図の回路
の主要部の素子構成を示す断面図、第３図はこの
発明の他の実施例による受光用半導体集積回路の
等価回路図、第４図は従来の受光用半導体集積回
路の等価回路図である。 １……フオトダイオード（受光素子）、６ａ…
…接合型FET（定電流回路）、６ｄ……第２の接
合型FET。
体集積回路の等価回路図、第２図は第１図の回路
の主要部の素子構成を示す断面図、第３図はこの
発明の他の実施例による受光用半導体集積回路の
等価回路図、第４図は従来の受光用半導体集積回
路の等価回路図である。 １……フオトダイオード（受光素子）、６ａ…
…接合型FET（定電流回路）、６ｄ……第２の接
合型FET。
Claims (1)
- 【特許請求の範囲】 １ 受光素子１と、この受光素子１の受光出力を
レベル弁別して２値出力を得るための周辺回路と
を１つの半導体基板に集積形成したものであつ
て、 一端がアースラインに接続された前記受光素子
１に直列に接続されると共にソースが電源ライン
に接続された第１の接合型FET６ａと、 前記受光素子１と前記第１の接合型FET６ａ
との接続点Ａの電圧がゲートに印加される第２の
接合型FET６ｄと、 電源ラインとアースラインの間に接続される定
電圧源６ｃ，８ａ，８ｂと、 この定電圧源６ｃ，８ａ，８ｂの出力端子にゲ
ートが接続されると共に前記第２の接合型FET
６ｄと差動入力対を構成する第３の接合型FET
６ｅと、 前記第２の接合型FET６ｄのソースと前記第
３の接合型FET６ｅのソースが接続され、この
接続点にドレインが接続されると共にソースが電
源ラインに接続される第４の接合型FET６ｂと、 前記第２の接合型FET６ｄおよび前記第３の
接合型FET６ｅの各ドレインとアースラインと
の間に接続されたカレントミラー回路７ａ，７ｂ
と、からなる前記周辺回路と、 を備えたことを特徴とする受光用半導体集積回
路。 ２ 受光素子１と、この受光素子１の受光出力を
レベル弁別して２値出力を得るための周辺回路と
を１つの半導体基板に集積形成したものであつ
て、 一端がアースラインに接続された前記受光素子
１と直列に接続されると共にソースが電源ライン
に接続された第１の接合型FET６ａと、この第
１の接合型FET６ａと並列に接続されて、ソー
スが電源ラインに接続される第５の接合型FET
６ｆと、この第５の接合型FET６ｆと直列に接
続され、エミツタが接地されるスイツチング素子
７ｄと、からなる第１の定電流回路と、 前記受光素子１と前記第１の接合型FET６ａ
との接続点Ａの電圧がゲートに印加される第２の
接合型FET６ｄと、 電源ラインとアースラインとの間に接続される
定電圧源６ｃ，８ａ，８ｂと、 この定電圧源６ｃ，８ａ，８ｂの出力端子にゲ
ートが接続されると共に前記第２の接合型FET
６ｄと差動入力対を構成する第３の接合型FET
６ｅと、 前記第２の接合型FET６ｄのソースと前記第
３の接合型FET６ｅのソースが接続され、この
接続点にドレインが接続されると共にソースが電
源ラインに接続される第４の接合型FET６ｂと、 前記第２の接合型FET６ｄおよび前記第３の
接合型FET６ｅの各ドレインとアースラインと
の間に接続されたカレントミラー回路７ａ，７ｂ
と、からなる前記周辺回路と、 を備えたことを特徴とする受光用半導体集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229933A JPS6290967A (ja) | 1985-10-17 | 1985-10-17 | 受光用半導体集積回路 |
| US06/918,124 US4745274A (en) | 1985-10-17 | 1986-10-14 | Semiconductor light detecting integrated circuit |
| DE19863635137 DE3635137A1 (de) | 1985-10-17 | 1986-10-15 | Halbleiter-lichtdetektorschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60229933A JPS6290967A (ja) | 1985-10-17 | 1985-10-17 | 受光用半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290967A JPS6290967A (ja) | 1987-04-25 |
| JPH0556665B2 true JPH0556665B2 (ja) | 1993-08-20 |
Family
ID=16900001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60229933A Granted JPS6290967A (ja) | 1985-10-17 | 1985-10-17 | 受光用半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4745274A (ja) |
| JP (1) | JPS6290967A (ja) |
| DE (1) | DE3635137A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785167A (en) * | 1987-08-26 | 1988-11-15 | International Business Machines Corporation | Photodetector having cascaded photoelements |
| JP2577929B2 (ja) * | 1987-08-28 | 1997-02-05 | クラリオン株式会社 | 光信号検出回路 |
| JPH0173953U (ja) * | 1987-11-05 | 1989-05-18 | ||
| JPH02308575A (ja) * | 1989-05-24 | 1990-12-21 | Nissan Motor Co Ltd | 光検出セル |
| DE4224358C1 (de) * | 1992-07-23 | 1993-10-28 | Fraunhofer Ges Forschung | Strahlungssensoreinrichtung |
| DE4237608A1 (de) * | 1992-11-06 | 1994-05-11 | Telefunken Microelectron | Integrierte Halbleiteranordnung mit Standardelementen |
| DE4326754A1 (de) * | 1993-08-11 | 1995-02-16 | Daimler Benz Ag | Halbleiter-Photodetektor |
| US5572074A (en) * | 1995-06-06 | 1996-11-05 | Rockwell International Corporation | Compact photosensor circuit having automatic intensity range control |
| DE19612660A1 (de) * | 1996-03-29 | 1997-10-02 | Fraunhofer Ges Forschung | Optische Sensorvorrichtung mit Störsignalkompensation |
| JP3329680B2 (ja) * | 1996-05-16 | 2002-09-30 | 株式会社デンソー | 光センサ |
| GB2319602B (en) * | 1996-11-21 | 2000-10-04 | Motorola Ltd | Light detection device |
| DE19706190A1 (de) * | 1997-02-18 | 1998-08-20 | Andreas Fiedler | Computerunterstütztes Meßgerät zur Bestimmung des Schwefeldioxidgehaltes in flüssigen Medien |
| EP1445922A1 (en) * | 2003-02-06 | 2004-08-11 | Dialog Semiconductor GmbH | Monolithic optical read-out circuit |
| US8036539B2 (en) * | 2005-06-28 | 2011-10-11 | Finisar Corporation | Gigabit ethernet longwave optical transceiver module having amplified bias current |
| JP5231118B2 (ja) * | 2008-07-24 | 2013-07-10 | ルネサスエレクトロニクス株式会社 | 受光アンプ回路 |
| CN103162821B (zh) * | 2011-12-12 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 光检测器电路及其检测方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3770967A (en) * | 1972-02-24 | 1973-11-06 | Ibm | Field effect transistor detector amplifier cell and circuit providing a digital output and/or independent of background |
| US3770968A (en) * | 1972-02-24 | 1973-11-06 | Ibm | Field effect transistor detector amplifier cell and circuit for low level light signals |
| JPS5520176B2 (ja) * | 1972-10-31 | 1980-05-31 | ||
| JPS50154083A (ja) * | 1974-05-31 | 1975-12-11 | ||
| FR2457604A1 (fr) * | 1979-05-25 | 1980-12-19 | Telemecanique Electrique | Detecteur photo-electrique de la presence d'un objet, du type a deux fils |
| JPS57106157A (en) * | 1980-12-24 | 1982-07-01 | Toshiba Corp | Integrated circuit |
| JPS60114007A (ja) * | 1983-11-25 | 1985-06-20 | Onkyo Corp | 電流制限回路 |
-
1985
- 1985-10-17 JP JP60229933A patent/JPS6290967A/ja active Granted
-
1986
- 1986-10-14 US US06/918,124 patent/US4745274A/en not_active Expired - Lifetime
- 1986-10-15 DE DE19863635137 patent/DE3635137A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3635137C2 (ja) | 1990-09-06 |
| JPS6290967A (ja) | 1987-04-25 |
| DE3635137A1 (de) | 1987-04-23 |
| US4745274A (en) | 1988-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |