JPH10285190A - 信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】送信処理の要求と受信処理の要求が同時に発生
した場合に両処理を的確に調停でき、スムーズなデータ
転送を実現できる信号処理回路を提供する。 【解決手段】シリアルインタフェースバスへデータを送
出する送信処理、アプリケーション側への受信データを
出力する受信処理において、ＦＩＦＯ１１０を同時アク
セスするタイミングが生じた場合には、受信処理が送信
処理に先行して行われるように調停するＦＩＦＯアクセ
ス調停回路１１２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアルインタフ
ェースに用いられる信号処理回路に関するものである。

【０００２】

【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送、リアルタ
イム転送を実現するＩＥＥＥ（The Institute of Elect
ricaland Electronic Engineers) １３９４、Ｈｉｇｈ
Ｐｅｒｆｏｒｍａｎｃｅ Ｓｉｒｉａｌ Ｂｕｓが規
格化された。

【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknoledgeの要
求、受信確認を行うアシンクロナス（Asynchronous) 転
送と、あるノードから１２５μｓに１回必ずデータが送
られるアイソクロナス(Isochronous) 転送がある。

【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。

【０００５】図６は、アイソクロナス通信における１ソ
ースパケットのバイトサイズを示す図である。図６
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
６（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。

【０００６】ＤＶＢ仕様時のソースパケットサイズは、
図６（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。

【０００７】これに対して、ＤＳＳ仕様時のソースパケ
ットサイズは、図６（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。

【０００８】図７は、ＩＥＥＥ１３９４規格のアイソク
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。

【０００９】図７に示すように、元のデータであるソー
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。

【００１０】図８は、ソースパケットヘッダのフォーマ
ットを示す図である。図８に示すように、ソースパケッ
トヘッダのうち、２５ビットには、たとえば上述したＤ
ＶＢ方式等のディジタル衛星放送等で利用されているＭ
ＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transpo
rt Stream)データをアイソクロナス通信で送信するとき
に、ジッタを抑制するために利用されるタイムスタンプ
(TimeStamp)が書き込まれる。

【００１１】そして、このようなパケットヘッダやＣＩ
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。

【００１２】図９はアイソクロナス通信用パケットの基
本構成例を示す図である。図９に示すように、アイソク
ロナス通信のパケットは、第１クワドレットが１３９４
ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Hea
der-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-He
ader1)、第４クワドレットがＣＩＰヘッダ２（CIP-Head
er2)、第５クワドレットがソースパケットヘッダ（ＳＰ
Ｈ）で、第６クワドレット以降がデータ領域である。そ
して、最後のクワドレットがデータＣＲＣ(Data-CRC)で
ある。

【００１３】１３９４ヘッダは、データ長を表すdata-l
ength 、このパケット転送されるチャネルの番号（０〜
６３のいずれか）を示すchannel 、転送スピード（１０
０Ｍｂｐｓ，２００Ｍｂｐｓまたは４００Ｍｂｐｓのい
ずれか）を示すspeed （または処理のコードを表すtcod
e ）、および各アプリケーションで規定される同期コー
ドｓｙにより構成されている。ヘッダＣＲＣは、パケッ
トヘッダの誤り検出符号である。

【００１４】ＣＩＰヘッダ１は、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディグデータのクワドレット数のためのＱＰＣ
(Quadlet Padding Count) 領域、ソースパケットヘッダ
の有無を表すフラグのためのＳＰＨ領域、アイソクロナ
スパケットの数を検出するカウンタのためのＤＢＣ（Da
ta Block Continuty Counter）領域により構成されてい
る。なお、ＤＢＳ領域は、１アイソクロナスパケットで
転送するクワドレット数を表す。

【００１５】ＣＩＰヘッダ２は、転送されるデータの種
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。

【００１６】ＳＰＨヘッダは、トランスポートストリー
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。

【００１７】上述した構成を有するパケットの送受信を
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤ回路のデータ転送をコントロールするリンク・
レイヤ回路とにより構成される。

【００１８】

【発明が解決しようとする課題】ところで、上述したＩ
ＥＥＥ１３９４シリアルインタフェースの信号処理回路
は、アプリケーションである側ＭＰＥＧトランスポータ
(Transporter) とシリアルインタフェースバス側のアク
セスが任意に行われる。ＩＥＥＥ１３９４シリアルイン
タフェースの信号処理回路は、送信データおよび受信デ
ータは一旦ＦＩＦＯ（First-In First-Out）メモリ（単
に、ＦＩＦＯという）等の記憶装置に格納されるが、こ
の記憶装置は送信側と受信側で共用されている。したが
って、シリアルインタフェースバスへデータを送出する
送信処理とアプリケーション側へ受信データを出力する
受信処理を調停する回路が必要であるが、未だこの調停
回路が設けられていないことから、スムーズなデータ転
送を行えないおそれがある。

【００１９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、送信処理の要求と受信処理の要
求が同時に発生した場合に両処理を的確に調停でき、ス
ムーズなデータ転送を実現できる信号処理回路を提供す
ることにある。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の信号処理回路は、アプリケーション側から
送信データを受けて、あらかじめ決められた時間サイク
ルでシリアルインタフェースバスに送出する送信回路
と、上記シリアルインタフェースバスを伝送されたデー
タを受信してアプリケーション側に出力する受信回路
と、送信データの受入れとシリアルインタフェースバス
を伝送されたデータの受信が同時に行われた場合に、上
記送信回路の処理と上記受信回路の処理のうちのいずれ
か一方の回路の処理を先行させて行わせる調停回路とを
有する。

【００２１】また、本発明の信号処理回路は、記憶手段
をさらに有し、上記送信回路は、受けた送信データを所
定のフォーマットで上記記憶手段に格納し、格納したデ
ータを当該記憶手段から読み出し上記シリアルインタフ
ェースバスに送出し、上記受信回路は、受信データを復
元して上記記憶手段に格納し、所定のタイミングで格納
したデータを読み出しアプリケーション側に出力し、上
記調停回路は、上記送信回路と上記受信回路の上記記憶
手段に対するアクセスを調停する。

【００２２】また、本発明の信号処理回路は、時間を計
測する計測手段をさらに有し、上記送信回路は、アプリ
ケーション側から受けた送信データに、受信側で受信デ
ータをアプリケーション側へ出力すべき時間情報を付加
して上記記憶手段に格納し、上記受信回路は、上記シリ
アルインタフェースバスを送信されたパケットデータか
ら上記時間情報を取り出し、上記計測手段による計測時
間値が当該時間情報値より大きい場合に、上記記憶手段
から受信データを読み出して上記アプリケーション側へ
出力する。

【００２３】また、本発明の信号処理回路では、上記調
停回路は、上記受信回路の処理を先行させる。

【００２４】本発明の信号処理回路によれば、送信回路
において、アプリケーション側からに送信データがあら
かじめ決められた時間サイクルでシリアルインタフェー
スバスに送出される。またシリアルインタフェースバス
を伝送されてきたデータは受信回路で受信される。そし
て、送信データの受入れとシリアルインタフェースバス
を伝送されたデータの受信が同時に行われた場合には、
調停回路において、送信回路の処理と受信回路の処理の
うちのいずれか一方の回路、たとえば受信回路の処理が
先行させて行われるように調停される。

【００２５】また、本発明によれば、上記送信回路にお
いては、受けた送信データが所定のフォーマットで記憶
手段に格納され、格納したデータが記憶手段から読み出
されてシリアルインタフェースバスに送出される。ま
た、受信回路においては、受信データが復元されて記憶
手段に格納され、所定のタイミングで格納したデータが
読み出されてアプリケーション側に出力される。そし
て、調停回路では、送信回路と受信回路の記憶手段に対
するアクセスが調停される。

【００２６】また、本発明によれば、送信回路では、ア
プリケーション側から受けた送信データに、受信側で受
信データをアプリケーション側へ出力すべき時間情報が
付加されて記憶手段に格納される。また、受信回路で
は、シリアルインタフェースバスを送信されたパケット
データから上記時間情報が取り出され、計測手段による
計測時間値が当該時間情報値より大きい場合に、上記記
憶手段から受信データが読み出されてアプリケーション
側へ出力される。

【００２７】

【発明の実施の形態】図１は、ＩＥＥＥ１３９４シリア
ルインタフェースに適用される本発明に係るＭＰＥＧ用
信号処理回路の一実施形態を示すブロック構成図であ
る。

【００２８】この信号処理回路は、リンク・レイヤ回路
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。

【００２９】リンク・レイヤ回路１０は、ＣＰＵ３０の
制御の下、アシンクロナス転送およびとアイソクロナス
転送の制御、並びにフィジカル・レイヤ回路２０の制御
を行う。具体的には、図１に示すように、リンクコア(L
ink Core) １０１、ホストインタフェース回路（Host I
/F）１０２、アプリケーションインタフェース回路（AP
I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受
信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナ
ス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resol
ver)１０５、アイソクロナス通信用送信前処理回路(TXO
PRE)１０６、アイソクロナス通信用送信後処理回路(TXO
PRO)１０７、アイソクロナス通信用受信前処理回路(TXI
PRE)１０８、アイソクロナス通信用受信後処理回路(TXI
PRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１
１０、コンフィギュレーションレジスタ（Configuratio
n Register、以下ＣＦＲという）１１１、およびＦＩＦ
Ｏアクセス調停回路１１２により構成されている。

【００３０】図１の回路おいて、ホストインタフェース
回路１０２、送信用ＦＩＦＯ１０４ａ、アシンクロナス
通信の受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。

【００３１】リンクコア１０１は、アシンクロナス通信
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。

【００３２】ホストインタフェース回路１０２は、主と
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送
受信の調停を行う。たとえばＣＰＵ３０からは、アイソ
クロナス通信用パケットのＳＰＨ（ソースパケットヘッ
ダ）に設定されるタイムスタンプ用遅延時間Txdelay が
ホストインタフェース１０２を通してＣＦＲ１１１にセ
ットされる。

【００３３】送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１
３９４シリアルバスＢＳに伝送させるアシンクロナス通
信用パケットが格納され、受信用ＦＩＦＯ１０４ｂには
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたア
シンクロナス通信用パケットが格納される。

【００３４】アプリケーションインタフェース回路１０
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信後処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。

【００３５】リゾルバ１０５は、ＩＥＥＥ１３９４シリ
アルバスＢＳを伝送されてきたセルフＩＤパケットを解
析して、ＣＦＲ１１１に格納する。

【００３６】送信前処理回路１０６は、アプリケーショ
ンインタフェース回路１０３を介してＭＰＥＧトランス
ポータ４０によるＭＰＥＧトランスポートストリームデ
ータを受けて、ＩＥＥＥ１３９４規格のアイソクロナス
通信用としてクワドレット（４バイト）単位にデータ長
を調整し、かつＣＦＲ１１１に設定された遅延時間Txde
lay を用いてタイムスタンプの値を設定して４バイトの
ソースパケットヘッダ（ＳＰＨ）を付加してＦＩＦＯ１
１０に格納し、いわゆるＦＩＦＯの書き込みポインター
等の格納情報信号Ｓ１０６を送信後処理回路１０７およ
びＦＩＦＯアクセス調停回路１１２に出力する。

【００３７】なお、ソースパケットヘッダを付加すると
きに受信側のデータ出力時間を決定するタイムスタンプ
を設定するが、この設定は以下のように行われる。ま
ず、ＭＰＥＧトランスポータ４０からパケットの最終デ
ータを受け取ったタイミングで内部のサイクルレジスタ
の値をラッチする。次に、ＣＰＵ３０からホストインタ
フェース１０２を介してＣＦＲ１１１にセットされた遅
延時間Txdelay を上記サイクルレジスタの値に加算す
る。そして、加算した値をタイムスタンプとして、受け
取ったパケットのソースパケットヘッダに挿入（設定）
する。

【００３８】図２は、タイムスタンプの具体的な構成を
説明するための図である。図２に示すように、受信側の
データ出力時間を決定するためのタイムスタンプは、２
５ビットで現時刻を表す。すなわち、タイムスタンプは
２５ビットで構成され、下位１２ビットがサイクルオフ
セットＣＯ(cycle-offset)領域、上位１３ビットがサイ
クルカウントＣＣ(cycle-count) 領域として割り当てら
れている。サイクルオフセットは０〜３０７１（１２ｂ
１０１１１１１１１１１１）の１２５μｓをカウント
し（クロックＣＬＫ＝２４．５７６ＭＨｚ）、サイクル
カウントは０〜７９９９（１３ｂ １１１１１００１１
１１１１）の１秒をカウントするものである。したがっ
て、原則として、タイムスタンプの下位１２ビットは３
０７２以上を示すことはなく、上位１３ビットは８００
０以上を示すことはない。

【００３９】送信後処理回路１０７は、送信前処理回路
１０６による格納納情報信号Ｓ１０６を受けてＦＩＦＯ
１１０に格納されたソースパケットヘッダを含むデータ
を読出て、図８に示すように、１３９４ヘッダ、ＣＩＰ
ヘッダ１，２を付加してリンクコア１０１の送信回路に
出力するとともに、ＦＩＦＯ１１０の読み出しポインタ
ー等を示す読出情報信号Ｓ１０７をＦＩＦＯアクセス調
停回路１１２に出力する。

【００４０】受信前処理回路１０８は、リンクコア１０
１を介してＩＥＥＥ１３９４シリアルバスＢＳを伝送さ
れてきたアイソクロナス通信用パケットを受けて、受信
パケットの１３９４ヘッダ、ＣＩＰヘッダ１，２等の内
容を解析し、データを復元してソースパケットヘッダと
データをＦＩＦＯ１１０に格納し、かつ、このＦＩＦＯ
１１０へのデータの書き込みを行ったことを示す格納情
報信号Ｓ１０８をパケットの書き込み毎に受信後処理回
路１０９およびＦＩＦＯアクセス調停回路１１２に出力
する。

【００４１】受信後処理回路１０９は、たとえば図３に
示すように、内部レジスタ１０９１、比較回路１０９
２、およびデータ読出制御回路１０９３を備えている。
そして、受信前処理回路１０８による格納情報信号Ｓ１
０８の受信毎に、内部レジスタ１０９１にＦＩＦＯ１１
０に格納されたソースパケットヘッダのタイムスタンプ
の時間データを読み出し、読み出したタイムスタンプデ
ータ（ＴＳ）とリンクコア１０１内にあるサイクルタイ
マによるサイクルタイム（ＣＴ）を比較し、サイクルタ
イムＣＴがタイムスタンプデータＴＳより大きい場合に
はデータ読出指示用パルス信号Ｓ１０９２をデータ読出
制御回路１０９３に出力する。なお、この比較回路１０
９２の具体的な比較動作については後述する。データ読
出制御回路１０９３は、パルス信号Ｓ１０９２を受ける
と、データ読出信号Ｓ１０９３を出力し、ＦＩＦＯ１１
０に格納されているソースパケットヘッダを除くデータ
を読み出しアプリケーションインタフェース回路１０３
を介し、ＭＰＥＧ用トランスポートストリームデータと
してＭＰＥＧトランスポータ４０に出力するとともに、
ＦＩＦＯ１１０の読み出しポインター等を示す読出情報
信号Ｓ１０９をＦＩＦＯアクセス調停回路１１２に出力
する。

【００４２】ＦＩＦＯアクセス調停回路１１２は、送信
前処理回路１０６による格納情報信号Ｓ１０６、送信後
処理回路１０７による読出制御信号Ｓ１０７、受信前処
理回路１０８による格納情報信号Ｓ１０８、受信後処理
回路１０９による読出制御信号Ｓ１０９を受けて、送信
前処理１０６または送信後処理回路１０７と受信前処理
１０８または受信後処理回路１０９がＦＩＦＯ１１０を
同時アクセスするタイミングが発生した場合には、受信
前処理１０８または受信後処理回路１０９のＦＩＦＯ１
１０に対するアクセス処理を、送信前処理１０６または
送信後処理回路１０７のＦＩＦＯ１１０に対するアクセ
ス処理に先行して行われるように調停する調停信号Ｓ１
１２をセレクタ１１１３に出力する。

【００４３】具体的な例を図４のタイミングチャートに
関連付けて説明する。図４ので示すタイミングでは、
送信前処理回路１０６による格納情報信号Ｓ１０６、ま
たは送信後処理回路１０７による読出制御信号Ｓ１０７
のみアクティブで、受信前処理回路１０８による格納情
報信号Ｓ１０８、または受信後処理回路１０９による読
出制御信号Ｓ１０９４は非アクティブであるから、調停
なしに送信処理としてのＦＩＦＯ１１０のアクセスが行
われる。

【００４４】図４ので示すタイミングでは、送信前処
理回路１０６による格納情報信号Ｓ１０６、または送信
後処理回路１０７による読出制御信号Ｓ１０７と受信前
処理回路１０８による格納情報信号Ｓ１０８、または受
信後処理回路１０９による読出制御信号Ｓ１０９共にア
クティブであるから、送信処理と受信処理のＦＩＦＯ１
１０のアクセス動作が衝突することになるから、調停の
必要がある。この場合、図４（ｂ）に示すように、送信
前処理回路１０６による格納情報信号Ｓ１０６、または
送信後処理回路１０７による読出制御信号Ｓ１０７を１
サイクル（１クロック分）遅らせ、で示すタイミング
で送信処理としてのＦＩＦＯ１１０のアクセスを行うよ
うに調停が行われる。

【００４５】また、図４の、で示すタイミングで
も、送信前処理回路１０６による格納情報信号Ｓ１０
６、または送信後処理回路１０７による読出制御信号Ｓ
１０７と受信前処理回路１０８による格納情報信号Ｓ１
０８、または受信後処理回路１０９による読出制御信号
Ｓ１０９共にアクティブであるから、送信処理と受信処
理のＦＩＦＯ１１０のアクセス動作が衝突することにな
るから、調停の必要がある。この場合、図４（ｂ）に示
すように、送信前処理回路１０６による格納情報信号Ｓ
１０６、または送信後処理回路１０７による読出制御信
号Ｓ１０７を２サイクル（２クロック分）遅らせ、で
示すタイミングで送信処理としてのＦＩＦＯ１１０のア
クセスを行うように調停が行われる。

【００４６】次に、ＩＥＥＥ１３９４シリアルバスＢＳ
を伝送されるアシンクロナス通信用パケットの送受信動
作を説明する。なお、受信後処理回路１０９における動
作は、比較回路１０９２の具体的な比較動作を中心に、
図５のフローチャートを参照しつつ説明する。

【００４７】ＩＥＥＥ１３９４シリアルバスＢＳにアイ
ソクロナス通信用パケットを送出する場合には、たとえ
ばＣＰＵ３０からアイソクロナス通信用パケットのＳＰ
Ｈ（ソースパケットヘッダ）に設定されるタイムスタン
プ用遅延時間Txdelay がホストインタフェース１０２を
通してＣＦＲ１１１にセットされる。

【００４８】そして、送信前処理回路１０６では、アプ
リケーションインタフェース回路１０３を介してＭＰＥ
Ｇトランスポータ４０によるＭＰＥＧトランスポートス
トリームデータを受けて、ＩＥＥＥ１３９４規格のアイ
ソクロナス通信用としてクワドレット（４バイト）単位
にデータ長が調整される。このとき、ラッチ回路１０６
１にラッチされた遅延時間Txdelay を用いてタイムスタ
ンプの値が設定され４バイトのソースパケットヘッダ
（ＳＰＨ）が付加されＦＩＦＯ１１０に格納される。そ
して、ＦＩＦＯの書き込みポインター等の格納情報信号
Ｓ１０６が送信後処理回路１０７およびＦＩＦＯアクセ
ス調停回路１１２に出力される。

【００４９】送信後処理回路１０７では、送信前処理回
路１０６のＦＩＯＦアクセス制御回路１０６２による格
納情報信号Ｓ１０６を受けて、ＦＩＦＯ１１０に格納さ
れたソースパケットヘッダを含むデータに対して、１３
９４ヘッダ、ＣＩＰヘッダ１，２が付加されしリンクコ
ア１０１の送信回路に出力され、フィジカル・レイヤ回
路２０を介してＩＥＥＥ１３９４シリアルバスＢＳにア
イソクロナス通信用パケットとして送出される。

【００５０】ＩＥＥＥ１３９４シリアルバスＢＳを伝送
されてきたアイソクロナス通信用パケットは、リンクコ
ア１０１を介して受信前処理回路１０８に入力される。
受信前処理回路１０８では、受信パケットの１３９４ヘ
ッダ、ＣＩＰヘッダ１，２等の内容が解析され、データ
が復元されてソースパケットヘッダとデータがＦＩＦＯ
１１０に書き込まれる。そして、このＦＩＦＯ１１０へ
のデータの書き込みを行ったこと示す格納情報信号Ｓ１
０８がパケットの書き込み毎に受信後処理回路１０９お
よびＦＩＦＯアクセス調停回路１１２に出力される。

【００５１】受信後処理回路１０９においては、図５に
示すように、信号Ｓ１０８を受けてＦＩＦＯ１１０から
タイムスタンプが内部レジスタ１０９１に読み出される
とともに、その時のサイクルタイム(Cycle Time;CT)
〔２５〕、すなわち、現時刻の秒の桁が内部レジスタ１
０９１に読み出される（Ｓ１）。

【００５２】そして、比較回路１０９２において、内部
レジスタ１０９１に読み出されたタイムスタンプデータ
ＴＳとリンクコア１０１内にあるサイクルタイマによる
サイクルタイム（ＣＴ）、すなわち現時刻ＣＴとが比較
される（Ｓ２）。このとき、タイムスタンプの時間ＴＳ
が０秒の位置を挟んでいるか否かが確認される。これ
は、０秒を挟んでいると単純な大小比較では処理できな
いことによる。

【００５３】ステップＳ２において、ＴＳがＣＴより小
さいと判別された場合には、ステップＳ３において、現
時刻ＣＴからタイムスタンプが示す時間ＴＳを減じた時
間が８０００から６４を減じた値以上であるか否かが判
別される。すなわち、ＴＳが０秒を挟んで待っている
が、現時刻ＣＴが実際は通りすぎているのではないか否
かがチェックされる。なお、サイクルタイムは２５ビッ
トで構成され、上位１３ビットをサイクルカウント(cyc
le-count) 領域、下位１２ビットをサイクルオフセット
(cycle-offset)領域として用いられている。また、送信
側ではタイムスタンプのサイクルカウントには遅延値tx
delay が最大６３ビットしか付加されない。サイクルタ
イムのサイクルカウントは、０〜７９９９をループす
る。そこで、ステップＳ３において、肯定的な判別結果
が得られた場合、タイムスタンプは有効であり、サイク
ルタイムは未だ通り過ぎていないと判断され、ステップ
Ｓ４の処理に移行する。ステップＳ３において、否定的
な判別結果が得られた場合、サイクルタイムはタイムス
タンプが示す時間を通り過ぎたものと判断され、ステッ
プＳ８の処理に移行する。

【００５４】ステップＳ４においては、ＣＴ＞ＴＳと０
秒を挟んでＴＳ待ちをしていることから、ＣＴとの単純
な比較はできない。ここでは、ステップＳ１でレジスタ
に読み出した現時刻の秒の桁ＣＴ〔２５〕が現在のＣＴ
〔２５〕（Refsec）と不一致となるまで待たれる。そし
て、不一致となると、ＴＳとＣＴの秒の桁が同一となっ
たと判断される（ＴＳは１秒以上待つことはあり得な
い）。

【００５５】ステップＳ４の条件を満足すると、ステッ
プＳ５において、ＴＳ≦ＣＴになったか否かが判別され
る（単純比較される）。そして、ＴＳ≦ＣＴになった時
点でＦＩＦＯ１１０からのパケット（データ）の読み出
しが開始される。

【００５６】一方、ステップＳ２において、ＴＳがＣＴ
より大きいと判別された場合（ＴＳ＞ＣＴ）には、単純
比較を行うことができるが、まずステップＳ６において
ＴＳが有効であるか否かのチェックが行われる。具体的
には、ＴＳはＣＴに最大６３を加算したものであること
から、タイムスタンプが示す時間ＴＳから現時刻ＣＴを
減じた時間が６４より小さいはずであり、ステップＳ６
においてその判別が行われる。そして、否定的な判別結
果が得られた場合には、ステップＳ８に移行し、そのＣ
ＴはすでにＴＳを通りすぎていることから、直ちにＦＩ
ＦＯ１１０からパケットが読み出され、出力される。

【００５７】ステップＳ６において、肯定的な判別結果
が得られた場合、ＴＳが有効であることから、ＴＳ待ち
が行われる。ここでＴＳが有効で秒の桁がＣＴ〔２５〕
と不一致となることはないが、ステップＳ７において不
一致となったか否かの判別が行われ、万が一、不一致に
なった場合には強制的にＦＩＦＯ１１０からパケットが
読み出され、出力される。

【００５８】以上の受信後処理回路１０９においてＦＩ
ＦＯ１１０のアクセスを行う場合には、読出情報信号Ｓ
１０９がＦＩＦＯアクセス調停回路１１２に出力され
る。

【００５９】上述したシリアルインタフェースバスへデ
ータを送出する送信処理、アプリケーション側への受信
データを出力する受信処理において、ＦＩＦＯアクセス
調停回路１１２には、送信前処理回路１０６による格納
情報信号Ｓ１０６、送信後処理回路１０７による読出制
御信号Ｓ１０７、受信前処理回路１０８による格納情報
信号Ｓ１０８、受信後処理回路１０９による読出制御信
号Ｓ１０９が入力される。そして、送信前処理１０６ま
たは送信後処理回路１０７と受信前処理１０８または受
信後処理回路１０９がＦＩＦＯ１１０を同時アクセスす
るタイミングが発生した場合には、受信前処理１０８ま
たは受信後処理回路１０９のアクセス処理が、送信前処
理１０６または送信後処理回路１０７のアクセス処理に
先行して行われるように調停信号Ｓ１１２により調停さ
れる。これにより、受信処理が送信処理に先行して行わ
れる。

【００６０】以上説明したように、本実施形態によれ
ば、シリアルインタフェースバスへデータを送出する送
信処理、アプリケーション側への受信データを出力する
受信処理において、ＦＩＦＯ１１０を同時アクセスする
タイミングが生じた場合には、受信処理が送信処理に先
行して行われるように調停するＦＩＦＯアクセス調停回
路１１２を設けたので、送信処理の要求と受信処理の要
求が同時に発生した場合に両処理を的確に調停でき、ス
ムーズなデータ転送を実現できる利点がある。

【００６１】また、本実施形態では、受信したパケット
に付加されているタイムスタンプのデータＴＳと内部の
サイクルカウンタによるサイクルタイムＣＴとを比較
し、サイクルタイムＣＴがタイムスタンプデータＴＳよ
り大きい場合（ＣＴ＞ＴＳ）、ＦＩＦＯ１１０に格納し
た受信データを出力するようにしたので、ＩＥＥＥ１３
９４シリアルバスＢＳを伝送されてきたアシンクロナス
通信用パケットをＭＰＥＧトランスポータ４０（アプリ
ケーション）側へ規定された時間に確実に出力すること
ができる。

【００６２】

【発明の効果】以上説明したように、本発明によれば、
送信処理の要求と受信処理の要求が同時に発生した場合
に両処理を的確に調停でき、スムーズなデータ転送を実
現できる。

【図面の簡単な説明】

【図１】ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。

【図２】タイムスタンプの具体的な構成を説明するため
の図である。

【図３】本発明に係るアイソクロナス通信系受信処理回
路のタイムスタンプの処理回路の構成例を示すブロック
図である。

【図４】本発明に係るＦＩＦＯアクセス調停回路の動作
を説明するためのタイミングチャートである。

【図５】本発明に係るアイソクロナス通信系受信処理回
路の動作を説明するための図である。

【図６】アイソクロナス通信における１ソースパケット
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。

【図７】ＩＥＥＥ１３９４規格のアイソクロナス通信で
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。

【図８】ソースパケットヘッダのフォーマットを示す図
である。

【図９】アイソクロナス通信用パケットの基本構成例を
示す図である。

【符号の説明】

１０…リンク・レイヤ回路、１０１…リンクコア、１０
２…ホストインタフェース回路、１０３…アプリケーシ
ョンインタフェース回路、１０４…アシンクロナス通信
用ＦＩＦＯ、１０４ａ…送信用ＦＩＦＯ（AT-FIFO)、１
０４ｂ…受信用ＦＩＦＯ（AR-FIFO)、１０５…セルフＩ
Ｄ用リゾルバ(Resolver)、１０６…アイソクロナス通信
用送信前処理回路、１０７…アイソクロナス通信用送信
後処理回路、１０８…アイソクロナス通信用受信前処理
回路、１０９…アイソクロナス通信用受信後処理回路、
１０９１…内部レジスタ、１０９２…比較回路、１０９
３…データ読出制御回路１１０…アイソクロナス通信用
ＦＩＦＯ(I-FIFO)、１１１…コンフィギュレーションレ
ジスタ、１１２…ＦＩＦＯアクセス調停回路、２０…フ
ィジカル・レイヤ回路、３０…ＣＰＵ、４０…ＭＰＥＧ
トランスポータ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 アプリケーション側から送信データを受
   けて、あらかじめ決められた時間サイクルでシリアルイ
   ンタフェースバスに送出する送信回路と、 上記シリアルインタフェースバスを伝送されたデータを
   受信してアプリケーション側に出力する受信回路と、 送信データの受入れとシリアルインタフェースバスを伝
   送されたデータの受信が同時に行われた場合に、上記送
   信回路の処理と上記受信回路の処理のうちのいずれか一
   方の回路の処理を先行させて行わせる調停回路とを有す
   る信号処理回路。
2. 【請求項２】 記憶手段を有し、 上記送信回路は、受けた送信データを所定のフォーマッ
   トで上記記憶手段に格納し、格納したデータを当該記憶
   手段から読み出し上記シリアルインタフェースバスに送
   出し、 上記受信回路は、受信データを復元して上記記憶手段に
   格納し、所定のタイミングで格納したデータを読み出し
   アプリケーション側に出力し、 上記調停回路は、上記送信回路と上記受信回路の上記記
   憶手段に対するアクセスを調停する請求項１記載の信号
   処理回路。
3. 【請求項３】 時間を計測する計測手段を有し、 上記送信回路は、アプリケーション側から受けた送信デ
   ータに、受信側で受信データをアプリケーション側へ出
   力すべき時間情報を付加して上記記憶手段に格納し、 上記受信回路は、上記シリアルインタフェースバスを送
   信されたパケットデータから上記時間情報を取り出し、
   上記計測手段による計測時間値が当該時間情報値より大
   きい場合に、上記記憶手段から受信データを読み出して
   上記アプリケーション側へ出力するを有する請求項２記
   載の信号処理回路。
4. 【請求項４】 上記調停回路は、上記受信回路の処理を
   先行させる請求項１記載の信号処理回路。
5. 【請求項５】 上記調停回路は、上記受信回路の処理を
   先行させる請求項２記載の信号処理回路。
6. 【請求項６】 上記調停回路は、上記受信回路の処理を
   先行させる請求項３記載の信号処理回路。