JPH10289458A - 信号変換装置及びディジタル情報記録装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＶＤ−Ｒに適用可能な分解能、精度並びに
再現性を具備しつつ変調信号を記録信号に変換し、ディ
ジタル情報に対応して正確な記録を行うことができ、且
つ安価、簡易な構成にて実現可能なディジタル情報記録
装置を提供する 【解決手段】 周期１Ｔの基準クロック信号Ｓclを遅延
回路１６に入力し、当該遅延回路１６を構成する遅延素
子Ｂ₀乃至Ｂ₃₆₉を通過させることにより、当該遅延素子
Ｂ₀乃至Ｂ₃₆₉の遅延時間だけ夫々遅延させた遅延信号Ｓ
d₀乃至Ｓd₃₆₉を得、これらの遅延信号Ｓd₀乃至Ｓd₃₆₉の
中から記録信号Ｓddにおける立上がりタイミングを示す
立上がりタイミング信号Ｓldを立上がりタイミングセレ
クタ２０により選択すると共に、記録信号Ｓddにおける
立下がりタイミングを示す立下がりタイミング信号Ｓtr
を立下がりタイミングセレクタ１９により選択する。そ
の後、夫々のタイミング信号と変調信号Ｓreのパターン
に基づくイネーブル信号Ｓle及びＳteに基づいて記録信
号Ｓddを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、従来のＣＤ−Ｒ
（Compact Disk-Recordable ）に対して約７倍の高密度
記録が可能なＤＶＤ−Ｒ（DVD-Recordable）等の情報記
録媒体に対してディジタル情報を記録するためのディジ
タル情報記録装置の技術分野に属する。

【０００２】

【従来の技術】近年、従来のＣＤに対して約７倍に記録
容量を向上させた情報記録媒体として、いわゆるＤＶＤ
の研究開発が盛んに行われているが、この中で、一回の
み記録可能な追記型のＤＶＤであるＤＶＤ−Ｒについて
の開発も盛んに行われている。

【０００３】このＤＶＤ−Ｒは、情報を記録する記録層
として色素膜を用い、当該色素膜上に予め形成された記
録トラック（グルーブ（案内溝）又はランド）における
微小面積部分（後述の記録ピットとなる部分）に対し
て、当該微小面積に対応して合焦された記録レーザ光
（記録すべきディジタル情報に対応して変調されてい
る。）を照射してこれを熱エネルギーに変換して当該微
小部分の色素膜を加熱し、これにより当該微小部分の色
素膜の反射率等の特性を変化させることにより記録ピッ
トを形成して記録を行う。更に、ディジタル情報の再生
時には、記録ピットと記録レーザ光未照射部分との再生
レーザ光に対する反射率等の特性の相違によりディジタ
ル情報を読み出すものである。このとき、ＤＶＤ−Ｒと
しての上述の記憶容量を確保するためには、形成すべき
記録ピットの大きさは、ＤＶＤ−Ｒの半径方向の長さ
（記録ピットの幅）が約０．４μｍ程度、ＤＶＤ−Ｒの
周方向の長さ（記録ピットの長さ）については、最短記
録ピットについて約０．４μｍ程度、最長記録ピットに
ついて約１．９μｍ程度とする必要がある。

【０００４】ところで、従来のＣＤ−Ｒにおいて、上記
色素膜を用いた場合に、記録すべきディジタル情報によ
り変調されたレーザ光により記録ピットを形成し、それ
を再生したとき、再生波形が歪む場合があるという問題
点がある。この歪の原因としては、記録ピットの形状が
ＣＤ−Ｒの周方向について前後対称でなく、先端部で細
く終端部で太くなって涙滴状に歪むことが挙げられる。
すなわち、図１４に示すように、図１４（ａ）のような
レーザ光の変調波形で記録した場合、色素膜における当
該レーザ光が照射された位置の到達温度が蓄熱現象によ
り図１４（ｂ）に示すように先端部で低く終端部で高く
なり、従って、図１４（ｃ）に示すような涙滴状の記録
ピットが形成されてしまうのである。

【０００５】また、記録ピットの形状の対称性を悪化さ
せる他の要因として、レーザ光の照射位置に形成される
光スポットが記録ピットを形成すべき領域からはみ出す
ことが挙げられる。すなわち、記録ピットを形成すべき
領域の端部をレーザ光が照射する際に、光スポットが記
録ピットを形成すべき領域以外の部分にはみ出し、記録
ピットの先端部と終端部で記録すべきディジタル情報に
対して対称性の悪い記録ピットが形成されてしまうので
ある。

【０００６】これらの問題点を解決するために、従来の
ＣＤ−Ｒにおいては、図１４（ａ）に示すような、パル
ス信号を単純に記録すべきディジタル情報で変調したの
みの変調信号を用いてレーザ光を変調するのではなく、
当該記録すべきディジタル情報で変調した後の波形を更
に波形変換して、記録すべきディジタル情報に対応した
記録信号を得、当該記録信号を用いてレーザ光を変調す
ることにより記録ピットを形成する方法が用いられてい
る。

【０００７】すなわち、図１５に示すように、記録すべ
きディジタル情報により変調された変調信号（図１５
（ａ））を更に波形変換し、記録ピットの先端部に対応
する波形を所定期間削除すると共に、記録ピットの後半
部に対応する波形を周期の短いパルス波の連続により構
成して記録信号（図１５（ｂ））を生成するのである。
図１５に示す場合には、図１５（ａ）に示す１１Ｔの長
さ（Ｔは記録すべきディジタル情報における一基準クロ
ックに相当する長さであり、ＤＶＤ−Ｒにおける記録す
べきディジタル情報の場合は、３Ｔの長さのパルスから
１４Ｔの長さのパルスまでの１２種類のデータパルスと
１４Ｔの長さの同期パルスの組合わせで構成されること
が規格化されている。）の信号について、その先端部分
を１．５Ｔ分削除し、更に後半部分を０．５Ｔの長さを
有するパルス波が連続するように変換し、図１５（ｂ）
に示す記録信号を生成し、当該記録信号を用いてレーザ
光を変調して色素膜に照射するのである。このように波
形変換された記録信号によりレーザ光を変調することに
より、色素膜においては図１４（ｂ）に示す温度変化に
なることはなく、記録すべきディジタル情報に対応した
対称性のよい長円形の記録ピットを形成することができ
る。なお、図１５（ｂ）に示す記録信号の波形におい
て、その先頭の１．５Ｔの長さを有するパルスを以下ト
ップパルス（符号「ＴＰ」で示す。）といい、当該トッ
プパルスに続く０．５Ｔのパルス波が連続する部分を以
下パルストレイン（符号「ＰＴ」で示す。）と称する。

【０００８】ここで、従来のＣＤーＲにおいては、図１
５（ａ）に示す変調信号を図１５（ｂ）に示す記録信号
に波形変換するために、主としてアナログ式のいわゆる
ディレイライン（例えば、集中定数素子で構成したも
の、分布定数素子で構成したもの又は論理ゲート等の能
動素子を使用したもの等）及び論理積回路又はフリップ
フロップ回路等を用いて波形変換を行っていた。そし
て、従来のＣＤ−Ｒにおいては、基準クロック周期は２
３０nsec程度であって、変調信号から記録信号への波形
変換の精度は１０nsec程度で必要十分であるので、上記
のディレイライン等を用いて波形変換回路を容易に構成
することができた。

【０００９】一方、上記ＤＶＤ−Ｒにおいては、高記録
容量化のため、基準クロック周期が３７nsecとされてお
り、更に波形変換の精度についても非常に高精度である
ことが必要である。より具体的には、数nsec程度（可能
ならば１nsec）の精度の分解能及び再現性が要求され
る。更に、当該精度で種々の設定変更（変換する波形の
変更等）を可能とする必要もある。

【００１０】

【発明が解決しようとする課題】しかしながら、従来利
用可能な上記各ディレイラインにおいては、その分解能
は５nsec程度であり、更に全遅延時間に対して±１０％
程度の精度誤差及び使用中の変動を考慮しておく必要が
ある。また、各素子を結ぶ配線間の遅延ばらつきをも考
慮すると、実質的な精度は更に低下してしまうという問
題点があった。

【００１１】更に、遅延時間を可変とする構成において
は、特殊な高分解能ディレイラインを多数縦続接続する
必要があり、夫々のディレイラインのばらつきに起因し
て全体としての分解能が低下するという問題点もあっ
た。

【００１２】そこで、本発明は、上記の各問題点に鑑み
て成されたもので、その課題は、ＤＶＤ−Ｒに適用可能
な分解能、精度並びに再現性を具備しつつ変調信号を記
録信号に変換し、記録すべきディジタル情報に対応して
正確な記録を行うことができると共に、安価且つ簡易な
構成にて実現可能なディジタル情報記録装置を提供する
ことにある。

【００１３】

【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、入力された記録すべき
ディジタル情報を、ＤＶＤ−Ｒ等の情報記録媒体に記録
する際の記録信号に変換する信号変換装置において、前
記ディジタル情報における複数種類のパルス波形を認識
するパターン判別部等の波形認識手段と、前記複数種類
のパルス波形に対応して予め夫々設定されている前記記
録信号の波形である記録信号波形を記憶するパルス出力
タイミング生成部等の記憶手段と、前記ディジタル情報
における基準周期と等しい周期を有する基準クロック信
号に基づいて、夫々の前記パルス波形に対応した前記記
録信号における信号の立上がりタイミング又は立下がり
タイミングのいずれか一方を示すタイミング信号の候補
であるタイミング候補信号を生成する遅延回路等のタイ
ミング候補信号生成手段と、前記認識されたパルス波形
に対応する前記記録信号波形に基づいて、前記記録信号
を形成すべき立上がりタイミング又は立下がりタイミン
グのいずれか一方に対応する前記タイミング候補信号を
前記タイミング信号として選択する演算回路、立上がり
タイミングセレクタ、立下がりタイミングセレクタ等の
タイミング信号選択手段と、前記選択されたタイミング
信号及び前記ディジタル情報に基づいて、前記認識され
たパルス波形に対応する前記記録信号を生成する波形生
成ロジック部等の生成手段と、を備える。

【００１４】請求項１に記載の発明の作用によれば、波
形認識手段は、ディジタル情報における複数種類のパル
ス波形を認識する。

【００１５】一方、記憶手段は、複数種類のパルス波形
に対応して夫々設定されている記録信号波形を記憶す
る。

【００１６】これらと並行して、タイミング候補信号生
成手段は、基準クロック信号に基づいて複数のタイミン
グ候補信号を生成する。

【００１７】そして、タイミング信号選択手段は、認識
されたパルス波形に対応する記録信号波形に基づいて、
記録信号を形成すべき立上がりタイミング又は立下がり
タイミングのいずれか一方に対応するタイミング候補信
号をタイミング信号として選択する。

【００１８】最後に、生成手段は、選択されたタイミン
グ信号及びディジタル情報に基づいて、認識されたパル
ス波形に対応する記録信号を生成する。

【００１９】よって、生成されたタイミング候補信号か
らディジタル情報のパルス波形に対応する記録信号を形
成すべきタイミングに対応するタイミング信号を選択
し、これらに基づいて認識されたパルス波形に対応する
記録信号を生成するので、ディジタル情報を高精度且つ
再現性良く記録信号に変換できる。

【００２０】上記の課題を解決するために、請求項２に
記載の発明は、入力された記録すべきディジタル情報
を、ＤＶＤ−Ｒ等の情報記録媒体に記録する際の記録信
号に変換する信号変換装置において、前記ディジタル情
報における複数種類のパルス波形を認識するパターン判
別部等の波形認識手段と、前記複数種類のパルス波形に
対応して予め夫々設定されている前記記録信号の波形で
ある記録信号波形を記憶するパルス出力タイミング生成
部等の記憶手段と、前記ディジタル情報における基準周
期と等しい周期を有する基準クロック信号に基づいて、
夫々の前記パルス波形に対応した前記記録信号における
信号の立上がりタイミングを示す立上がりタイミング信
号の候補である立上がりタイミング候補信号を生成する
と共に、夫々の前記パルス波形に対応した前記記録信号
における信号の立下がりタイミングを示す立下がりタイ
ミング信号の候補である立下がりタイミング候補信号を
生成する遅延回路等のタイミング候補信号生成手段と、
前記認識されたパルス波形に対応する前記記録信号波形
に基づいて、前記記録信号を形成すべき立上がりタイミ
ングに対応する前記立上がりタイミング候補信号を前記
立上がりタイミング信号として選択する演算回路、立上
がりタイミングセレクタ等の立上がりタイミング信号選
択手段と、前記認識されたパルス波形に対応する前記記
録信号波形に基づいて、前記記録信号を形成すべき立下
がりタイミングに対応する前記立下がりタイミング候補
信号を前記立下がりタイミング信号として選択する演算
回路、立下がりタイミングセレクタ等の立下がりタイミ
ング信号選択手段と、前記選択された立上がりタイミン
グ信号及び立下がりタイミング信号並びに前記ディジタ
ル情報に基づいて、前記認識されたパルス波形に対応す
る前記記録信号を生成する波形生成ロジック部等の生成
手段と、を備える。

【００２１】請求項２に記載の発明の作用によれば、波
形認識手段は、ディジタル情報における複数種類のパル
ス波形を認識する。

【００２２】一方、記憶手段は、複数種類のパルス波形
に対応して夫々設定されている記録信号波形を記憶す
る。

【００２３】これらと並行して、タイミング候補信号生
成手段は、基準クロック信号に基づいて複数の立上がり
タイミング候補信号及び複数の立下がりタイミング候補
信号を生成する。

【００２４】そして、立上がりタイミング信号選択手段
は、認識されたパルス波形に対応する記録信号波形に基
づいて、記録信号を形成すべき立上がりタイミングに対
応する立上がりタイミング候補信号を立上がりタイミン
グ信号として選択する。

【００２５】一方、立下がりタイミング信号選択手段
は、認識されたパルス波形に対応する記録信号波形に基
づいて、記録信号を形成すべき立下がりタイミングに対
応する立下がりタイミング候補信号を立下がりタイミン
グ信号として選択する。

【００２６】最後に、生成手段は、選択された立上がり
タイミング信号及び立下がりタイミング信号並びにディ
ジタル情報に基づいて、認識されたパルス波形に対応す
る記録信号を生成する。

【００２７】よって、生成された立上がりタイミング候
補信号及び立下がりタイミング候補信号からディジタル
情報のパルス波形に対応する記録信号を形成すべきタイ
ミングに対応する立上がりタイミング信号及び立下がり
タイミング信号を選択し、これらに基づいて認識された
パルス波形に対応する記録信号を生成するので、ディジ
タル情報を高精度且つ再現性良く記録信号に変換でき
る。

【００２８】上記の課題を解決するために、請求項３に
記載の発明は、請求項２に記載の信号変換装置におい
て、前記タイミング候補信号生成手段は、前記基準クロ
ック信号の周期より短い遅延時間を有するバッファ素子
等の遅延素子を複数個縦続接続した遅延回路等の遅延手
段であると共に、夫々の前記遅延素子の出力信号を夫々
前記立上がりタイミング候補信号及び前記立下がりタイ
ミング候補信号として出力するように構成される。

【００２９】請求項３に記載の発明の作用によれば、請
求項２に記載の発明の作用に加えて、タイミング候補信
号生成手段が、基準クロック信号の周期より短い遅延時
間を有する遅延素子を複数個縦続接続した遅延手段であ
ると共に、夫々の遅延素子の出力信号を夫々立上がりタ
イミング候補信号及び立下がりタイミング候補信号とし
て出力する。

【００３０】よって、簡易な構成で立上がりタイミング
候補信号及び立下がりタイミング候補信号を生成するこ
とができる。

【００３１】上記の課題を解決するために、請求項４に
記載の発明は、請求項３に記載の信号変換装置におい
て、前記生成された複数の立上がりタイミング候補信号
及び複数の立下がりタイミング候補信号と前記基準クロ
ック信号とを時間軸において比較し、夫々の前記遅延素
子における前記遅延時間の変動を検出し変動検出信号を
出力する比較回路等の検出手段を更に備え、前記立上が
りタイミング信号選択手段は、前記認識されたパルス波
形に対応する前記記録信号波形及び前記変動検出信号に
基づいて前記立上がりタイミング信号を選択すると共
に、前記立下がりタイミング信号選択手段は、前記認識
されたパルス波形に対応する前記記録信号波形及び前記
変動検出信号に基づいて前記立下がりタイミング信号を
選択するように構成される。

【００３２】請求項４に記載の発明の作用によれば、請
求項３に記載の発明の作用に加えて、検出手段は、生成
された複数の立上がりタイミング候補信号及び複数の立
下がりタイミング候補信号と基準クロック信号とを時間
軸において比較し、夫々の遅延素子における遅延時間の
変動を検出し変動検出信号を出力する。

【００３３】そして、立上がりタイミング信号選択手段
は、認識されたパルス波形に対応する記録信号波形及び
変動検出信号に基づいて立上がりタイミング信号を選択
する。

【００３４】更に、立下がりタイミング信号選択手段
は、認識されたパルス波形に対応する記録信号波形及び
変動検出信号に基づいて立下がりタイミング信号を選択
する。

【００３５】よって、遅延素子においてその遅延時間に
変動が生じた場合でも、それを補償して高精度に記録信
号を生成できる。

【００３６】上記の課題を解決するために、請求項５に
記載の発明は、請求項３又は４に記載の信号変換装置に
おいて、前記遅延素子は、バッファ素子であるように構
成される。

【００３７】請求項５に記載の発明の作用によれば、請
求項３又は４に記載の発明の作用に加えて、遅延素子が
バッファ素子であるので、高精度で記録信号を生成でき
る。

【００３８】上記の課題を解決するために、請求項６に
記載の発明は、請求項２に記載の信号変換装置におい
て、前記基準クロック信号を微分して当該基準クロック
信号の立上がりタイミングを示す基準立上がりタイミン
グ信号を生成する微分回路等の微分手段を更に備え、前
記タイミング候補信号生成手段は、前記基準立上がりタ
イミング信号の周期より短い遅延時間を有し、当該基準
立上がりタイミング信号を当該遅延時間だけ遅延させる
セレクタ等の遅延素子を複数個縦続接続した遅延手段で
あると共に、前記立上がりタイミング信号選択手段は、
いずれか一の前記遅延素子の出力信号を前記立上がりタ
イミング信号として出力し、更に、前記立下がりタイミ
ング信号選択手段は、いずれか一の前記遅延素子の出力
信号を前記立下がりタイミング信号として出力するよう
に構成される。

【００３９】請求項６に記載の発明の作用によれば、請
求項２に記載の発明の作用に加えて、微分手段は、基準
クロック信号を微分して基準立上がりタイミング信号を
生成する。

【００４０】ここで、タイミング候補信号生成手段は、
基準立上がりタイミング信号の周期より短い遅延時間を
有し、当該基準立上がりタイミング信号を当該遅延時間
だけ遅延させる遅延素子を複数個縦続接続した遅延手段
として構成されている。

【００４１】これにより、立上がりタイミング信号選択
手段は、いずれか一の遅延素子の出力信号を立上がりタ
イミング信号として出力する。

【００４２】更に立下がりタイミング信号選択手段は、
いずれか一の遅延素子の出力信号を立下がりタイミング
信号として出力する。

【００４３】よって、簡易な構成で立上がりタイミング
信号及び立下がりタイミング信号を生成することができ
る。

【００４４】上記の課題を解決するために、請求項７に
記載の発明は、請求項２に記載の信号変換装置におい
て、前記基準クロック信号の周期より短い遅延時間を有
するセレクタ等の第１遅延素子を複数個縦続接続した第
１遅延手段と、複数の前記第１遅延素子の出力信号の夫
々と前記基準クロック信号とを時間軸において夫々比較
し、夫々の前記第１遅延素子における前記遅延時間の変
動を検出し変動検出信号を出力する比較回路等の検出手
段と、前記基準クロック信号を微分して当該基準クロッ
ク信号の立上がりタイミングを示す基準立上がりタイミ
ング信号を生成する微分回路等の微分手段と、を更に備
え、前記タイミング候補信号生成手段は、前記第１遅延
素子と同種の第２遅延素子であって、前記基準立上がり
タイミング信号の周期より短い遅延時間を有し、当該基
準立上がりタイミング信号を当該遅延時間だけ遅延させ
るセレクタ等の第２遅延素子を複数個縦続接続した第２
遅延手段であると共に、前記立上がりタイミング信号選
択手段は、前記認識されたパルス波形に対応する前記記
録信号波形及び前記変動検出信号に基づいて、いずれか
一の前記第２遅延素子の出力信号を前記立上がりタイミ
ング信号として出力し、更に、前記立下がりタイミング
信号選択手段は、前記認識されたパルス波形に対応する
前記記録信号波形及び前記変動検出信号に基づいて、い
ずれか一の前記第２遅延素子の出力信号を前記立下がり
タイミング信号として出力するように構成される。

【００４５】請求項７に記載の発明の作用によれば、請
求項２に記載の発明の作用に加えて、第１遅延手段は、
基準クロック信号の周期より短い遅延時間を有する第１
遅延素子を複数個縦続接続して構成されている。

【００４６】そして、検出手段は、複数の第１遅延素子
の出力信号の夫々と基準クロック信号とを時間軸におい
て夫々比較し、夫々の第１遅延素子における遅延時間の
変動を検出し変動検出信号を出力する。

【００４７】一方、微分手段は、基準クロック信号を微
分して当該基準クロック信号の立上がりタイミングを示
す基準立上がりタイミング信号を生成する。

【００４８】そして、タイミング候補信号生成手段は、
第１遅延素子と同種の第２遅延素子であって、基準立上
がりタイミング信号の周期より短い遅延時間を有し、当
該基準立上がりタイミング信号を当該遅延時間だけ遅延
させる第２遅延素子を複数個縦続接続した第２遅延手段
として構成されている。

【００４９】これらにより、立上がりタイミング信号選
択手段は、認識されたパルス波形に対応する記録信号波
形及び変動検出信号に基づいて、いずれか一の第２遅延
素子の出力信号を立上がりタイミング信号として出力す
る。

【００５０】更に立下がりタイミング信号選択手段は、
認識されたパルス波形に対応する記録信号波形及び変動
検出信号に基づいて、いずれか一の第２遅延素子の出力
信号を立下がりタイミング信号として出力する。

【００５１】よって、簡易な構成で立上がりタイミング
信号及び立下がりタイミング信号を生成することができ
ると共に、第２遅延素子においてその遅延時間に変動が
生じた場合でも、当該第２遅延素子と同種の第１遅延素
子を用いて得られた変動検出信号を用いて当該変動を補
償し、高精度に記録信号を生成できる。

【００５２】上記の課題を解決するために、請求項８に
記載の発明は、請求項７に記載の信号変換装置におい
て、前記第１遅延素子又は前記第２遅延素子は、縦続接
続されている一つ前段の前記第１遅延素子又は前記第２
遅延素子の出力信号と前記基準立上がりタイミング信号
のいずれか一方を選択するセレクタ等の選択素子である
と共に、前記立上がりタイミング信号選択手段は、前記
認識されたパルス波形に対応する前記記録信号波形及び
前記変動検出信号に基づいて、前記第２遅延素子に対応
する一の前記選択素子における選択を制御して前記立上
がりタイミング信号を出力し、更に、前記立下がりタイ
ミング信号選択手段は、前記認識されたパルス波形に対
応する前記記録信号波形及び前記変動検出信号に基づい
て、前記第２遅延素子に対応する一の前記選択素子にお
ける選択を制御して前記立下がりタイミング信号を出力
するように構成される。

【００５３】請求項８に記載の発明の作用によれば、請
求項７に記載の発明の作用に加えて、第１遅延素子又は
第２遅延素子は、縦続接続されている一つ前段の第１遅
延素子又は第２遅延素子の出力信号と基準立上がりタイ
ミング信号のいずれか一方を選択する選択素子であると
共に、立上がりタイミング信号選択手段は、認識された
パルス波形に対応する記録信号波形及び変動検出信号に
基づいて、第２遅延素子に対応する一の選択素子におけ
る選択を制御して立上がりタイミング信号を出力し、更
に、立下がりタイミング信号選択手段は、認識されたパ
ルス波形に対応する記録信号波形及び変動検出信号に基
づいて、第２遅延素子に対応する一の選択素子における
選択を制御して立下がりタイミング信号を出力する。

【００５４】よって、高精度で立下がりタイミング信号
又は立上がりタイミング信号を出力して記録信号を生成
できる。

【００５５】上記の課題を解決するために、請求項９に
記載の発明は、請求項１から８のいずれか一項に記載の
信号変換装置と、前記生成された記録信号を前記情報記
録媒体に記録するピックアップ等の記録手段と、を備え
る。

【００５６】請求項９に記載の発明の作用によれば、請
求項１から８のいずれか一項に記載の発明の作用に加え
て、記録手段は、生成された記録信号を情報記録媒体に
記録する。

【００５７】よって、ディジタル情報に対応した正確な
形状の記録ピットを形成して当該ディジタル情報を記録
できる。

【００５８】

【発明の実施の形態】次に、本発明に好適な実施の形態
について、図面に基づいて説明する。なお、以下の説明
は、ホストコンピュータから送信されてくるディジタル
情報を上記ＤＶＤ−Ｒに対して記録するための情報記録
装置について本発明を適用した実施の形態を説明するも
のである。

【００５９】（Ｉ）情報記録装置の実施の形態 始めに、本実施形態に係る情報記録装置の全体構成及び
動作について、図１を用いて説明する。なお、以下の実
施の形態では、ＤＶＤ−Ｒにおいて、当該ＤＶＤ−Ｒ上
のアドレス情報等を記録したプリピットが、ディジタル
情報を記録すべき記録トラック上等に予め形成されてお
り、ディジタル情報の記録時には、当該プリピットを予
め検出することによりＤＶＤ−Ｒ上のアドレス情報を
得、これによりディジタル情報を記録するＤＶＤ−Ｒ上
の記録位置を検出して記録するものとする。

【００６０】図１に示すように、実施形態の情報記録装
置Ｓは、記録手段としてのピックアップ２と、再生増幅
器３と、デコーダ４と、プリピット信号デコーダ５と、
スピンドルモータ６と、サーボ回路７と、プロセッサ８
と、エンコーダ９と、主として本発明に係る信号変換装
置としてのパワー制御回路１１と、記録手段としてのレ
ーザ駆動回路１２と、インターフェース１３と、クロッ
ク発生部ＲＣにより構成されている。また、当該情報記
録装置Ｓには、外部のホストコンピュータ１４から記録
すべきディジタル情報Ｓrがインターフェース１３を介
して入力されている。

【００６１】次に、全体の動作を説明する。

【００６２】ピックアップ２は、図示しないレーザダイ
オード、偏向ビームスプリッタ、対物レンズ、光検出器
等を含み、レーザ駆動信号Ｓdlに基づいて光ビームＢを
ＤＶＤ−Ｒ１の情報記録面に照射し、その反射光に基づ
いて上記プリピットを検出して記録すべきディジタル情
報を記録すると共に、既に記録されているディジタル情
報がある場合には、上記光ビームＢの反射光に基づいて
当該既に記録されているディジタル情報を検出する。

【００６３】そして、再生増幅器３は、ピックアップ２
から出力されたプリピットに対応する情報を含む検出信
号Ｓdtを増幅し、プリピットに対応するプリピット信号
Ｓppを出力すると共に、既に記録されているディジタル
情報に対応する増幅信号Ｓpを出力する。

【００６４】その後、デコーダ４は、増幅信号Ｓpに対
して８−１６復調及びデインターリーブを施すことによ
り当該増幅信号Ｓpをデコードし、復調信号Ｓdm及びサ
ーボ復調信号Ｓsdを出力する。

【００６５】一方、プリピット信号デコーダ５は、プリ
ピット信号Ｓppをデコードして復調プリピット信号Ｓpd
を出力する。

【００６６】そして、サーボ回路７は、復調プリピット
信号Ｓpd及びサーボ復調信号Ｓsdに基づいて、ピックア
ップ２におけるフォーカスサーボ制御及びトラッキング
サーボ制御のためのピックアップサーボ信号Ｓspを出力
すると共に、ＤＶＤ−Ｒ１を回転させるためのスピンド
ルモータ６の回転をサーボ制御するためのスピンドルサ
ーボ信号Ｓssを出力する。

【００６７】これらと並行して、プロセッサ８は、復調
信号Ｓdmに基づいて既に記録されていたディジタル情報
に対応する再生信号Ｓotを外部に出力すると共に、情報
記録装置Ｓ全体を主として制御する。

【００６８】一方、インターフェース１３は、プロセッ
サ８の制御の下、ホストコンピュータ１４から送信され
てくるディジタル情報Ｓrに対して、これを情報記録装
置Ｓに取り込むためのインターフェース動作を行い、当
該ディジタル情報Ｓrをエンコーダ９に出力する。

【００６９】そして、エンコーダ９は、図示しないＥＣ
Ｃ（Error Correcting Code ）ジェネレータ、８−１６
変調部、スクランブラ等を含み、ディジタル情報Ｓrに
基づいて、再生時のエラー訂正を行う単位であるＥＣＣ
ブロックを構成すると共に、当該ＥＣＣブロックに対し
てインターリーブ及び８−１６変調並びにスクランブル
処理を施し、変調信号Ｓreを生成する。

【００７０】そして、パワー制御回路１１は、変調信号
Ｓreに基づいて、ピックアップ２内の図示しないレーザ
ダイオードの出力を制御するための記録信号Ｓddを出力
する。このとき、当該パワー制御回路１１には後述の基
準クロック信号Ｓclが供給されていると共に、プロセッ
サ８からの後述のレジスタ設定信号Ｓcp₁乃至Ｓcp₈が供
給されている。

【００７１】その後、レーザ駆動回路１２は、記録信号
Ｓddに基づいて、実際に上記レーザダイオードを駆動し
て光ビームＢを出射させるための上記レーザ駆動信号Ｓ
dlを出力する。

【００７２】クロック発生部ＲＣは、上記夫々の構成部
材が動作する際の基準クロック信号Ｓclを生成する。こ
のとき、当該基準クロック信号Ｓclの周期は上述の１Ｔ
とされている。

【００７３】（II）パワー制御回路の第１実施形態 次に、本発明の第１実施形態に係るパワー制御回路１１
の構成及び動作について、図２乃至図９を用いて説明す
る。

【００７４】（ｉ）全体構成及び動作 始めに、第１実施形態のパワー制御回路１１の全体構成
及び動作について図２及び図３を用いて説明する。な
お、図２はパワー制御回路１１の全体構成を示すブロッ
ク図であり、図３は当該パワー制御回路１１の動作にお
ける各部の信号を含むタイミングチャートである。ま
た、図３は、スペース／マーク（変調信号Ｓreが“Ｈ”
となっている期間と“Ｌ”となっている期間）の組み合
わせが３Ｔ／４Ｔである変調信号Ｓreを記録信号Ｓddに
波形変換する場合を示すものである。

【００７５】また、以下の説明においては、その理解の
容易化のために、記録信号Ｓddにおける各パルス（上記
トップパルス及びパルストレイン）におけるパルスの立
上がり位置の設定に関連するデータについては、符号
「ＬＤ」を含んで示すものとし、パルスの立下がり位置
の設定に関連するデータについては、符号「ＴＲ」を含
んで示すものとする。

【００７６】図２に示すように、パワー制御回路１１
は、生成手段としての波形生成ロジック部１５と、タイ
ミング候補信号生成手段、遅延手段としての遅延回路１
６と、検出手段としての比較回路１７と、タイミング信
号選択手段、立下がりタイミング信号選択手段及び立上
がりタイミング信号選択手段としての演算回路１８と、
タイミング信号選択手段、立下がりタイミング信号選択
手段としての立下がりタイミングセレクタ１９と、タイ
ミング信号選択手段、立上がりタイミング信号選択手段
としての立上がりタイミングセレクタ２０とにより構成
されている。

【００７７】また、波形生成ロジック部１５は、信号生
成部２１と、ＡＮＤ回路２４及び２５と、フリップフロ
ップ回路２６とにより構成されている。

【００７８】更に、信号生成部２１は、波形認識手段と
してのパターン判別部２２と、記憶手段としてのパルス
出力タイミング生成部２３とにより構成されている。

【００７９】一方、遅延回路１６は、３７０個のバッフ
ァ素子Ｂ₀乃至Ｂ₃₆₉が縦続接続されて構成されている。
このとき、夫々のバッファ素子Ｂ₀乃至Ｂ₃₆₉の動作時間
（あるデータが入力されてから同じデータが出力される
までの時間）については、正常値としては０．２nsecで
あるが、通常は、周囲の温度等の影響によりその動作時
間が５０％から２００％の範囲、すなわち具体的には
０．１nsecから０．４nsecの範囲で変動する。ここで、
当該変動は、同一条件下においては個々のバッファ素子
で共通（すなわち、全てのバッファ素子の動作時間は同
じであり、それが変動するときには全てのバッファ素子
において共通的に変動する。）と看做すことができるも
のである。

【００８０】次に、パワー制御回路１１の全体動作につ
いて、図２及び図３を用いて説明する。

【００８１】先ず、遅延回路１６及び比較回路１７の概
要動作について、図２及び図３（ａ）を用いて説明す
る。

【００８２】なお、比較回路１７は、上述のように遅延
回路１６を構成するバッファ素子Ｂ ₀乃至Ｂ₃₆₉における
遅延量が変動することに鑑み、その変動量を把握して正
しい記録信号Ｓddを生成すべく、基準クロック信号Ｓcl
の周期（１Ｔ）が、いくつの（何段の）バッファ素子に
相当するものであるかを検出する機能を有する。

【００８３】パワー制御回路１１に入力された基準クロ
ック信号Ｓclは、遅延回路１６に入力され、夫々のバッ
ファ素子Ｂ₀乃至Ｂ₃₆₉に対して縦続的に入力される。そ
して、夫々のバッファ素子Ｂ₀乃至Ｂ₃₆₉において上記動
作時間だけ遅延されて出力される。このとき、各バッフ
ァ素子Ｂ₀乃至Ｂ₃₆₉の出力信号は、次段のバッファ素子
に入力されると共に夫々別個に遅延信号Ｓd₀乃至Ｓd₃₆₉
として出力される。

【００８４】この遅延信号Ｓd₀乃至Ｓd₃₆₉のうち、遅延
信号Ｓd₉₁乃至Ｓd₃₆₉が並列的に比較回路１７に出力さ
れる。ここで、全ての遅延信号Ｓd₀乃至Ｓd₃₆₉のうち遅
延信号Ｓd₉₁乃至Ｓd₃₆₉のみが比較回路に入力されるの
は、例えば、各バッファ素子Ｂ₀乃至Ｂ₃₆₉における動作
時間が０．１nsecであったとすると、基準クロックＳcl
の周期（３７nsec）はバッファ素子３７０個分に相当す
る（すなわち、バッファ素子Ｂ₃₆₉の出力信号である遅
延信号Ｓd₃₆₉が基準クロックＳclを１周期分だけ遅延さ
せた波形を有する）ので、当該遅延信号Ｓd₃₆₉を比較回
路１７に入力すれば、当該比較回路１７において基準ク
ロックＳclの周期がバッファ素子３７０個分に相当する
ことが認識できるからである。一方、各バッファ素子Ｂ
₀乃至Ｂ_{3 69}における動作時間が０．４nsecであったとす
ると、基準クロックＳclの周期はバッファ素子９２個分
に相当する（すなわち、バッファ素子Ｂ₉₁の出力信号で
ある遅延信号Ｓd₉₁が基準クロックＳclを１周期分だけ
遅延させた波形を有する）ので、当該遅延信号Ｓd₉₁を
比較回路１７に入力すれば、当該比較回路１７において
基準クロックＳclの周期がバッファ素子９２個分に相当
することが認識できるからである。すなわち、遅延信号
Ｓd₉₁乃至Ｓd₃₆₉を比較回路１７に入力すれば、全ての
場合について基準クロックＳclの周期がバッファ素子い
くつ分に相当するかが認識できるのである。

【００８５】比較回路１７に入力された遅延信号Ｓd₉₁
乃至Ｓd₃₆₉は、当該比較回路において同時並行的に入力
されている基準クロック信号Ｓclと個別に比較され、基
準クロック信号Ｓclを一周期（１Ｔ）遅延させた波形を
有する遅延信号が遅延信号Ｓd₉₁乃至Ｓd₃₆₉のうちいず
れの遅延信号であるかが検出される。図３（ａ）に示す
場合においては、遅延信号Ｓd₁₈₅が基準クロック信号Ｓ
clと同期していると判断されるので、当該遅延信号Ｓd
₁₈₅に対応して基準クロックＳclの周期に相当するバッ
ファ素子を示すオフセットクロック信号Ｓocが演算回路
に出力される（なお、図３（ａ）において、遅延信号Ｓ
d₁₈₅に対応するオフセットクロック信号Ｓocは符号「９
３（１８５−９２）」で示されるデータである。）。こ
の比較回路１７の動作については、後ほど詳述する。

【００８６】そして、演算回路１８は、プロセッサ８か
らの、記録信号Ｓddにおける各パルスの立上がり位置及
び立下がり位置を設定するためのレジスタ設定信号Ｓcp
₁乃至Ｓcp₈、当該オフセットクロック信号Ｓoc及び基準
クロック信号Ｓcl並びに波形生成ロジック部１５からの
後述のレジスタ選択信号Ｓereに基づき、後述の立下が
りタイミングセレクタ１９に出力されている遅延信号Ｓ
d₄₆乃至Ｓd₃₃₃のうち、記録信号Ｓddの各パルスにおけ
る立下がり位置の設定に用いられる遅延信号を選択する
ための立下がり選択信号Ｓtcを出力すると共に、後述の
立上がりタイミングセレクタ２０に出力されている遅延
信号Ｓd₀乃至Ｓd₁₄₈のうち、記録信号Ｓddの各パルスに
おける立上がり位置の設定に用いられる遅延信号を選択
するための立上がり選択信号Ｓlcを出力する。なお、演
算回路１８の動作については、後ほど詳述する。

【００８７】次に、立上がりタイミングセレクタ２０及
び波形生成ロジック部１５の概要動作について、図２及
び図３（ｂ）を用いて説明する。

【００８８】上述のように、立上がりタイミングセレク
タ２０には、遅延回路１６から出力される遅延信号のう
ち、遅延信号Ｓd₀乃至Ｓd₁₄₈が出力されている。そし
て、立上がりタイミングセレクタ２０においては、立上
がり選択信号Ｓlcに基づいて、入力されている遅延信号
（各遅延信号毎に各バッファ素子の遅延時間分だけ位相
がずれている。）の中から記録信号Ｓddのパルスにおけ
る立上がりタイミングを示す遅延信号を選択して立上が
りタイミング信号ＳldとしてＡＮＤ回路２４に出力す
る。ここで、立上がりタイミング信号Ｓldには、記録信
号Ｓddのパルスにおける立上がりタイミングを示すパル
スが１Ｔの期間に１パルスづつ含まれている。更に、当
該パルスは、立上がり選択信号Ｓlcに基づいて遅延信号
の中から選択されるパルスであるので、後述のレジスタ
選択信号Ｓereを用いて立上がり選択信号Ｓlcを制御す
ることにより、夫々遅延信号における遅延時間（上記動
作時間。例えば、０．２nsec）の精度で記録信号Ｓddの
パルスにおける立上がりタイミングを制御することがで
きる。

【００８９】この動作について図３（ｂ）を用いて更に
説明すると、図３（ｂ）に示す場合には、パルストレイ
ンにおける各パルスの立上がりを示す立上がりタイミン
グ信号Ｓldとして遅延信号Ｓd₃₇を選択すべく立上がり
選択信号Ｓlc（演算回路１８においてレジスタ選択信号
Ｓereに基づいて選択された信号であり、符号「ＰＴＬ
Ｄ ＮＵＭ；３７」で示す。）が演算回路１８から出力
されており、また、トップパルスの立上がりを示す立上
がりタイミング信号Ｓldとして遅延信号Ｓd_{2 8}を選択す
べく立上がり選択信号Ｓlc（演算回路１８においてレジ
スタ選択信号Ｓereに基づいて選択された信号であり、
符号「ＴＰ ＬＤ ＮＵＭ １；２８」で示す。）が演
算回路１８から出力されている。

【００９０】そして、夫々の立上がり選択信号Ｓlcに基
づいて、遅延信号Ｓd₃₇の立上がりタイミング及び遅延
信号Ｓd₂₈の立上がりタイミングにおいて“Ｈ”となる
立上がりタイミング信号Ｓldが出力されている。

【００９１】次に、ＡＮＤ回路２４の一方の入力端子に
は、パルス出力タイミング生成部２３から、変換すべき
変調信号Ｓreにおけるマーク／スペースの組み合わせに
対応して設定される立上がりイネーブル信号Ｓleが入力
されている。この立上がりイネーブル信号Ｓleは、変換
すべき変調信号Ｓreにおけるパルス波形（３Ｔ乃至１４
Ｔの波形）の夫々に対応して、波形変換後の記録信号Ｓ
ddの波形が各パルス波形に対応したトップパルスとパル
ストレインの組み合わせとなるように立上がりタイミン
グ信号Ｓld内のパルスを選択するための信号であり、換
言すると、立上がりタイミング信号Ｓldに含まれるパル
スのうち、記録信号Ｓddのパルス波形の立上がりを示す
パルス（後述のセット信号Ｓrs）として出力されること
を許可するパルスを選択するための信号である。従っ
て、変調信号Ｓreにおける３Ｔから１４Ｔの１２種類の
パルス波形に対応してパルス出力タイミング生成部２３
において１２種類の立上がりイネーブル信号Ｓleが生成
され、当該生成された立上がりイネーブル信号Ｓleのう
ち、パターン判別部２２において認識された変調信号Ｓ
reの波形に対応した一の立上がりイネーブル信号Ｓleが
出力されることとなる。

【００９２】これらにより、ＡＮＤ回路２４において上
記立上がりタイミング信号Ｓldと立上がりイネーブル信
号Ｓleの論理積が算出され、トップパルス又はパルスト
レインにおける立上がりタイミングを示すセット信号Ｓ
rsがフリップフロップ回路２６のセット端子に出力され
る。

【００９３】その後、フリップフロップ回路２６におい
ては、上記セット信号Ｓrsと、後述のリセット信号Ｓrr
（フリップフロップ回路２６のリセット端子に入力され
ている。）とに基づいて、セット信号Ｓrsのパルスのタ
イミングで“Ｈ”となり、リセット信号Ｓrrのパルスの
タイミングで“Ｌ”に変化する上記記録信号Ｓddを出力
する。

【００９４】次に、立下がりタイミングセレクタ１９及
び波形生成ロジック部１５の概要動作について、図２及
び図３（ｃ）を用いて説明する。

【００９５】上述のように、立下がりタイミングセレク
タ１９には、遅延回路１６から出力される遅延信号のう
ち、遅延信号Ｓd₄₆乃至Ｓd₃₃₃が出力されている。そし
て、立下がりタイミングセレクタ１９においては、立下
がり選択信号Ｓtcに基づいて、入力されている遅延信号
の中から記録信号Ｓddのパルスにおける立下がりを示す
遅延信号を選択して立下がりタイミング信号Ｓtrとして
ＡＮＤ回路２５に出力する。ここで、立下がりタイミン
グ信号Ｓtrには、記録信号Ｓddのパルスにおける立下が
りタイミングを示すパルスが１Ｔの期間に１パルスづつ
含まれている。更に、当該パルスは、立下がり選択信号
Ｓtcに基づいて遅延信号の中から選択されるパルスであ
るので、後述のレジスタ選択信号Ｓereを用いて立下が
り選択信号Ｓtcを制御することにより、夫々遅延信号に
おける遅延時間（上記動作時間）の精度で記録信号Ｓdd
のパルスにおける立下がりタイミングを制御することが
できる。

【００９６】この動作について図３（ｃ）を用いて更に
説明すると、図３（ｃ）に示す場合には、トップパルス
の立下がりを示す立下がりタイミング信号Ｓtrとして遅
延信号Ｓd₁₃₉を選択すべく立下がり選択信号Ｓtc（演算
回路１８においてレジスタ選択信号Ｓereに基づいて選
択された信号であり、符号「ＴＰ ＴＲ ＮＵＭ；１３
９」で示す。）が出力されており、また、パルストレイ
ンの立下がりを示す立下がりタイミング信号Ｓtrとして
遅延信号Ｓd₁₃₀を選択すべく立下がり選択信号Ｓtc（演
算回路１８においてレジスタ選択信号Ｓereに基づいて
選択された信号であり、符号「ＰＴ ＴＲ ＮＵＭ；１
３０」で示す。）が出力されている。

【００９７】そして、夫々の立下がり選択信号Ｓtcに基
づいて、遅延信号Ｓd₁₃₉の立上がりタイミング及び遅延
信号Ｓd₁₃₀の立上がりタイミングにおいて“Ｈ”となる
立下がりタイミング信号Ｓtrが出力されている。

【００９８】次に、ＡＮＤ回路２５の一方の入力端子に
は、パルス出力タイミング生成部２３から、変換すべき
変調信号Ｓreにおけるマーク／スペースの組み合わせに
対応して設定される立下がりイネーブル信号Ｓteが入力
されている。この立下がりイネーブル信号Ｓteは、変換
すべき変調信号Ｓreにおけるパルス波形の夫々に対応し
て、波形変換後の記録信号Ｓddの波形が各パルス波形に
対応したトップパルスとパルストレインの組み合わせと
なるように立下がりタイミング信号Ｓtr内のパルスを選
択するための信号であり、換言すると、立下がりタイミ
ング信号Ｓtrに含まれるパルスのうち、記録信号Ｓddの
パルス波形の立下がりを示すパルス（後述のリセット信
号Ｓrr）として出力されることを許可するパルスを選択
するための信号である。従って、上記立上がりイネーブ
ル信号Ｓleと同様に、変調信号Ｓreにおける３Ｔから１
４Ｔの１２種類のパルス波形に対応してパルス出力タイ
ミング生成部２３において１２種類の立下がりイネーブ
ル信号Ｓteが生成され、当該生成された立下がりイネー
ブル信号Ｓteのうち、パターン判別部２２において認識
された変調信号Ｓreの波形に対応した一の立下がりイネ
ーブル信号Ｓteが出力されることとなる。

【００９９】これらにより、ＡＮＤ回路２５において上
記立下がりタイミング信号Ｓtrと立下がりイネーブル信
号Ｓteの論理積が算出され、トップパルス又はパルスト
レインにおける立下がりタイミングを示す上記リセット
信号Ｓrrがフリップフロップ回路２６のリセット端子に
出力される。

【０１００】その後は、上述のように、フリップフロッ
プ回路２６において上記セット信号Ｓrsとリセット信号
Ｓrrとに基づいて、セット信号Ｓrsのパルスのタイミン
グで“Ｈ”となり、リセット信号Ｓrrのパルスのタイミ
ングで“Ｌ”に変化する上記記録信号Ｓddを出力する。

【０１０１】ここで、図３（ｃ）に示す場合の記録信号
Ｓddは、スペース／マークの組み合わせが３Ｔ／４Ｔで
ある変調信号Ｓreを波形変換した場合を示すものである
が、当該記録信号Ｓddと変調信号Ｓreとを時間軸におい
て比較すると、図３（ｃ）最下段に示すように変調信号
Ｓreの“Ｈ”の期間における最初の１．５Ｔ間は記録信
号Ｓddでは“Ｌ”となっており、次の１．５Ｔ間は
“Ｈ”となっている。更に、後半の１．０Ｔ期間は
“Ｈ”と“Ｌ”が０．５Ｔ間づつ組み合わされている。

【０１０２】（ii）細部構成及び動作 次に、上記パワー制御回路１１を構成する各部の細部構
成及び動作について、図４乃至図９を用いて説明する。

【０１０３】始めに、上記比較回路１７の細部構成及び
動作について、図４及び図５を用いて説明する。

【０１０４】図４に示すように、比較回路１７は、２７
９個のＤ型のフリップフロップ回路Ｆ₀乃至Ｆ₂₇₈と、デ
コーダ３０とにより構成されている。

【０１０５】この構成において、基準クロック信号Ｓcl
は、夫々のフリップフロップ回路Ｆ ₀乃至Ｆ₂₇₈のクロッ
ク端子に並列的に入力されている。一方、遅延回路１６
からの遅延信号Ｓd₉₁乃至Ｓ₃₆₉は、夫々対応するフリッ
プフロップ回路Ｆ₀乃至Ｆ₂₇₈のいずれかの入力端子に入
力されている。そして、夫々のフリップフロップ回路Ｆ
₀乃至Ｆ₂₇₈は、基準クロック信号Ｓclのタイミングにお
いて入力されている遅延信号Ｓd₉₁乃至Ｓd₃₆₉の値をラ
ッチし、夫々ラッチ信号Ｓq₉₁乃至Ｓq₃₆₉として出力す
る。

【０１０６】これにより、デコーダ３０は、全てのラッ
チ信号Ｓq₉₁乃至Ｓq₃₆₉を並列的に監視し、基準クロッ
ク信号Ｓclが“Ｈ”になるタイミング以降最初に“Ｈ”
に変化するラッチ信号を検出し、当該“Ｈ”に変化した
ラッチ信号に対応するバッファ素子の番号を上記オフセ
ットクロック信号Ｓocとして出力する。この処理は、い
わゆるバイナリコード化処理と呼ばれるものである。

【０１０７】以上の比較回路１７の動作を図５を用いて
更に説明すると、図５に示す場合には、最初の基準クロ
ック信号Ｓclが“Ｈ”になるタイミングにおいては、遅
延信号Ｓd₁₈₄までが“Ｈ”であり、遅延信号Ｓd₁₈₅以降
が“Ｌ”になっている。従って、ラッチ信号としては、
当該最初の基準クロック信号Ｓclが“Ｈ”になるタイミ
ングにおいては、ラッチ信号Ｓq₁₈₃までが“Ｈ”であ
り、ラッチ信号Ｓq₁₈₄以降が“Ｌ”となっている。そし
て、当該ラッチ信号Ｓq₁₈₄がその基準クロック信号Ｓcl
が“Ｈ”になるタイミング以降に最初に“Ｈ”に変化し
ている。従って、当該タイミングにおいては、ラッチ信
号Ｓq₁₈₄に対応するフリップフロップ回路Ｆ₉₃に入力さ
れているバッファ素子Ｂ₁₈₄を示す信号（「９２（１８
４−９２）」を示す）がオフセットクロック信号Ｓocと
して出力される。

【０１０８】次に、図５に示す２番目の基準クロック信
号Ｓclが“Ｈ”になるタイミングにおいては、遅延信号
Ｓd₁₈₅までが“Ｈ”であり、遅延信号Ｓd₁₈₆以降が
“Ｌ”になっている。図５に示す最初の基準クロック信
号Ｓclが“Ｈ”になるタイミングに比してこのように変
化するのは、環境の変化により各バッファ素子における
上記動作時間が変化したことによるものである。

【０１０９】これにより、ラッチ信号としては、当該２
番目の基準クロック信号Ｓclが“Ｈ”になるタイミング
においては、ラッチ信号Ｓq₁₈₄までが“Ｈ”であり、ラ
ッチ信号Ｓq₁₈₅以降が“Ｌ”となっている。そして、当
該ラッチ信号Ｓq₁₈₅がその基準クロック信号Ｓclが
“Ｈ”になるタイミング以降に最初に“Ｈ”に変化して
いる。従って、当該タイミングにおいては、ラッチ信号
Ｓq₁₈₅に対応するフリップフロップ回路Ｆ₉₄に入力され
ているバッファ素子Ｂ₁₈₅を示す信号（「９３（１８５
−９２）」を示す）がオフセットクロック信号Ｓocとし
て出力される。

【０１１０】この動作において、オフセットクロック信
号Ｓocとして、該当するバッファ素子の番号から「９
２」を引いた値を出力するのは、デコーダ３０の設計の
容易化のためである。

【０１１１】次に、上記演算回路１８の細部構成及び動
作について、図６及び図７を用いて説明する。

【０１１２】図６に示すように、演算回路１８は、平均
化部３１と、加算器３２及び４５と、定数器３３、４４
及び４７と、乗算器３４と、３ビットのタイミング設定
レジスタ３５乃至４２と、セレクタ４３、４６、６６及
び６８と、除算器４８と、タイミング発生部４９と、除
算結果レジスタ５０乃至５７と、演算結果レジスタ５８
乃至６５と、立上がりタイミングレジスタ６７と、立下
がりタイミングレジスタ６９とにより構成されている。

【０１１３】次に、細部動作を説明する。

【０１１４】比較回路１７からのオフセットクロック信
号Ｓocが入力されている平均化部３１は、基準クロック
信号Ｓclにおける２５６個のパルスのタイミングにおい
て出力された上記オフセットクロック信号Ｓocを平均化
し、平均化信号Ｓocv（２５６のオフセットクロック信
号Ｓocに含まれているバッファ素子の番号の平均値）と
して加算器３２に出力する。そして、当該加算器３２に
おいて定数器３３からの定数「９２」（上記比較回路１
７の動作において減算した値（９２）に相当する。）を
加算し、平均クロック信号Ｓaveを生成して乗算器３４
に出力する。この平均クロック信号Ｓaveは、外部環境
の変化によって変化した動作時間（遅延量）の情報を担
うバッファ素子の番号（すなわち、変化した外部環境の
下で基準クロック信号Ｓclの周期と一致する遅延時間に
相当するバッファ素子の番号）に相当するものである。

【０１１５】一方、各タイミング設定レジスタ３５乃至
４２には、プロセッサ８からの上記レジスタ設定信号Ｓ
cp₁乃至Ｓcp₈が夫々別個に入力されている。

【０１１６】ここで、当該レジスタ設定信号Ｓcp₁乃至
Ｓcp₈は、夫々、記録信号Ｓddにおける各パルスの立上
がりタイミング又は立下がりタイミングを示す設定値
（基準クロックＳclにおける一周期内の先頭からの時間
（０．５Ｔ未満の値により設定されている。）により示
される立上がりタイミング又は立下がりタイミング）を
含んでいる。より具体的には、レジスタ設定信号Ｓcp₁
乃至Ｓcp₅までがトップパルスの立上がりタイミングを
示す値（トップパルスの立上がりタイミングについて
は、上記変調信号Ｓreのマーク／スペースのパターンに
応じて予め異なった５通りの位置が設定されており、夫
々「ＴＰ ＬＤ ＰＯＳ０」乃至「ＴＰ ＬＤＰＯＳ
４」としてタイミング設定レジスタ３５乃至３９に夫々
別個に格納される。）であり、レジスタ設定信号Ｓcp₆
がパルストレインにおける各パルスの立上がりタイミン
グを共通的に示す値であり、レジスタ設定信号Ｓcp₇が
トップパルスの立下がりタイミングを示す値であり、レ
ジスタ設定信号Ｓcp₈がパルストレインにおける各パル
スの立下がりタイミングを共通的に示す値である。

【０１１７】そして、各レジスタ設定信号Ｓcp₁乃至Ｓc
p₈が対応するタイミング設定レジスタ３５乃至４２に一
時的に記憶され、後述のタイミング信号Ｓtによって示
されるタイミングで夫々読み出される。

【０１１８】その後、読み出された各レジスタ設定信号
Ｓcp₁乃至Ｓcp₈のうち、各パルスの立上がりタイミング
を示すレジスタ設定信号Ｓcp₁乃至Ｓcp₆については直接
セレクタ４６に出力される。

【０１１９】一方、レジスタ設定信号Ｓcp₇及びＳcp₈に
ついては、いずれか一方がセレクタ４３により選択さ
れ、定数器４４からの定数「１０」が加算器４５におい
て加算された後にセレクタ４６に出力される。レジスタ
設定信号Ｓcp₇及びＳcp₈についてこのような処理をする
のは、本実施形態においては、立下がりタイミングを示
すレジスタ設定信号Ｓcp₇及びＳcp₈が、立上がりタイミ
ングを示すレジスタ設定信号Ｓcp₁乃至Ｓcp₆と同様に、
基準クロックＳclにおける前半の半周期（０．５Ｔ）内
の先頭からの時間により示されているので、立上がりタ
イミングと立下がりタイミングが同じ値で設定されるこ
とによる誤動作を防止すべく、立下がりタイミングを示
すレジスタ設定信号Ｓcp₇及びＳcp₈について定数「１
０」を加算し、基準クロックＳclにおける一周期内の後
半の０．５Ｔの時間内の値とし、立上がりタイミングと
ずらして立下がりタイミングを表現することとしている
からである。

【０１２０】そして、セレクタ４６に入力されている各
信号は、所定の周期のタイミング（例えば、平均化部３
１における平均化に要する時間と乗算器３４及び除算器
４８による処理に要する時間を加えた周期のタイミン
グ）でタイミング設定レジスタ３５の出力から順に選択
され、定数信号Ｓmとして乗算器３４に出力される。

【０１２１】その後、乗算器３４において上記平均クロ
ック信号Ｓaveと定数信号Ｓmの乗算が実行される。これ
により、各レジスタ設定信号Ｓcp₁乃至Ｓcp₈で示されて
いる立上がりタイミング又は立下がりタイミングのうち
いずれか一のタイミングについて、基準クロックＳclの
一周期内での位置を示す乗算信号Ｓave'が出力される。
そして、当該乗算信号Ｓave'が除算器４８において定数
器４７からの出力（定数「２０」）によって除算され、
除算信号Ｓave"が生成される。

【０１２２】このとき、除算信号Ｓave"は、基準クロッ
ク信号Ｓclの１周期を２０分割したとき、各レジスタ設
定信号Ｓcp₁乃至Ｓcp₈が示す立上がりタイミング又は立
下がりタイミングが当該２０分割した中でどの位置に相
当するかを示す信号である。

【０１２３】その後、除算信号Ｓave"はそれが生成され
る際に用いられたレジスタ設定信号Ｓcp₁乃至Ｓcp₈に対
応する除算結果レジスタ５０乃至５７にうちのいずれか
に一時的に記憶される。より具体的には、レジスタ設定
信号Ｓcp₁が選択されて出力された定数信号Ｓmを用いて
乗算及び除算が実行されて生成された除算信号Ｓave"
（記録信号Ｓddにおけるトップパルスの第１の立上がり
位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ０」で示
す。）は除算結果レジスタ５０に格納され、レジスタ設
定信号Ｓcp₂に対応する除算信号Ｓave"（記録信号Ｓdd
におけるトップパルスの第２の立上がり位置を示す。図
６中「ＴＰ ＬＤ ＮＵＭ１」で示す。）は除算結果レ
ジスタ５１に格納され、レジスタ設定信号Ｓcp₃に対応
する除算信号Ｓave"（記録信号Ｓddにおけるトップパル
スの第３の立上がり位置を示す。図６中「ＴＰ ＬＤ
ＮＵＭ２」で示す。）は除算結果レジスタ５２に格納さ
れ、レジスタ設定信号Ｓcp₄に対応する除算信号Ｓave"
（記録信号Ｓddにおけるトップパルスの第４の立上がり
位置を示す。図６中「ＴＰ ＬＤ ＮＵＭ３」で示
す。）は除算結果レジスタ５３に格納され、レジスタ設
定信号Ｓcp₅に対応する除算信号Ｓave"（記録信号Ｓdd
におけるトップパルスの第５の立上がり位置を示す。図
６中「ＴＰ ＬＤ ＮＵＭ４」で示す。）は除算結果レ
ジスタ５４に格納される。また、レジスタ設定信号Ｓcp
₆が選択されて出力された定数信号Ｓmを用いて乗算及び
除算が実行されて生成された除算信号Ｓave"（記録信号
Ｓddにおけるパルストレインにおける各パルスの立上が
り位置を示す。図６中「ＰＴ ＬＤ ＮＵＭ」で示
す。）は除算結果レジスタ５５に格納される。更に、レ
ジスタ設定信号Ｓcp₇に対応する除算信号Ｓave"（記録
信号Ｓddにおけるトップパルスの立下がり位置を示す。
図６中「ＴＰ ＴＲ ＮＵＭ」で示す。）は除算結果レ
ジスタ５６に格納され、レジスタ設定信号Ｓcp₈に対応
する除算信号Ｓave"（記録信号Ｓddにおけるパルストレ
インにおける各パルスの立下がり位置を示す。図６中
「ＰＴ ＴＲ ＮＵＭ」で示す。）は除算結果レジスタ
５７に格納される。

【０１２４】そして、各除算結果レジスタ５０乃至５７
に格納された除算信号Ｓave"は、タイミング信号Ｓtで
示されるタイミングでレジスタ出力信号Ｓb₀乃至Ｓb₇と
して出力され、更に演算結果レジスタ５８乃至６５に夫
々格納される。そして、当該演算結果レジスタ５８乃至
６５においてタイミングの調整が行われた後、８個の演
算結果レジスタ５８乃至６５から同時にレジスタ出力信
号Ｓaとしてセレクタ６６及び６８に出力される。

【０１２５】このとき、セレクタ６６及び６８には波形
生成ロジック部１５内の信号生成部２１から出力される
レジスタ選択信号Ｓereが入力されている。

【０１２６】このレジスタ選択信号Ｓereは、パターン
判別部２２において判別された変調信号Ｓreのマーク／
スペースのパターンに基づいて、当該パターンに対応し
た記録信号Ｓddを生成するための立上がり選択信号Ｓlc
及び立下がり選択信号Ｓtcを出力すべく、各演算結果レ
ジスタ５８乃至６５から出力されているレジスタ出力信
号Ｓaを選択し、当該立上がり選択信号Ｓlc又は立下が
り選択信号Ｓtcとして出力するための信号である。すな
わち、当該レジスタ選択信号Ｓereは、生成すべき記録
信号Ｓddの波形について、例えば、４Ｔのマーク期間を
有する変調信号Ｓreを（１．５Ｔスペース→１．５Ｔマ
ーク→０．５Ｔスペース→０．５Ｔマーク）の波形を有
する記録信号Ｓreに変換するに際し、当該１．５Ｔマー
クのパルス幅を更に細かく変化させる（変調信号Ｓreに
おけるスペース期間とマーク期間の組み合わせによって
は、単純にトップパルスを１．５Ｔマークとする（パル
ストレインの場合は０．５Ｔマークとする）のではな
く、例えば、１．４９Ｔマークとしたり１．５１Ｔマー
クとすることが望ましい場合がある。このことが、トッ
プパルスの立上がりタイミングを示すレジスタ設定信号
が、レジスタ設定信号Ｓcp1乃至Ｓcp5の５種類あること
にも対応している。）ために、演算結果レジスタ５８乃
至６５からのレジスタ出力信号Ｓaを選択し、立上がり
選択信号Ｓlc又は立下がり選択信号Ｓtcとして出力する
ための信号である。

【０１２７】更に、記録信号Ｓddにおけるパルスの立上
がりタイミングを決定するためのレジスタ出力信号Ｓb₀
乃至Ｓb₅は演算結果レジスタ５８乃至６３のいずれかに
格納されているので、記録信号Ｓddにおけるパルスの立
上がりタイミングを決定するためのレジスタ選択信号Ｓ
ereは当該演算結果レジスタ５８乃至６３からのレジス
タ出力信号Ｓaの中から一の信号を選択すべくセレクタ
６６に入力される。一方、記録信号Ｓddにおけるパルス
の立下がりタイミングを決定するためのレジスタ出力信
号Ｓb₆又はＳb₇は演算結果レジスタ６４又は６５のいず
れかに格納されているので、記録信号Ｓddにおけるパル
スの立下がりタイミングを決定するためのレジスタ選択
信号Ｓereは当該演算結果レジスタ６４又は６５からの
レジスタ出力信号Ｓaから一の信号を選択すべくセレク
タ６８に入力される。

【０１２８】そして、最終的に演算回路１８の出力信号
として、セレクタ６６から出力された記録信号Ｓddにお
けるパルスの立上がりタイミングを決定するための立上
がり選択信号Ｓlcが立上がりタイミングレジスタ６７を
介して立上がりタイミングセレクタ２０に出力される。
また、これと並行して、セレクタ６８から出力された記
録信号Ｓddにおけるパルスの立下がりタイミングを決定
するための立下がり選択信号Ｓtcが立下がりタイミング
レジスタ６９を介して立下がりタイミングセレクタ１９
に出力される。

【０１２９】なお、上記の演算回路１８の動作におい
て、各部の同期とを取るためのタイミング信号Ｓtは、
基準クロックＳclに基づいてタイミング生成部４９によ
り生成され、各部に供給されている。

【０１３０】以上の演算回路１８の動作について図７を
用いて更に説明すると、基準クロックＳclの一周期毎に
入力されるオフセットクロック信号Ｓocが、２５６周期
毎に平均化され平均クロック信号Ｓaveとして乗算器３
４に出力されている。

【０１３１】一方、セレクタ４６は、各タイミング設定
レジスタ３５乃至４２からの信号を時分割的に順次選択
し、定数信号Ｓmとして乗算器３４に出力している。

【０１３２】そして、乗算器３４において乗算信号Ｓav
e'が生成され、各レジスタ設定信号Ｓcp1乃至Ｓcp8に対
応する乗算信号Ｓave'毎に順次除算器４８に出力され、
当該除算器４８において順次除算信号Ｓave"が生成され
て各除算結果レジスタ５０乃至５７に格納されている。
その後、各除算結果レジスタ５０乃至５７から時分割的
に順次レジスタ出力信号Ｓb₀乃至Ｓb₇として出力され、
最終的に演算結果レジスタ５８乃至６５からレジスタ出
力信号Ｓaとしてセレクタ６６又はセレクタ６８に出力
されている。

【０１３３】ここで、上記レジスタ選択信号Ｓereと波
形生成ロジック部１５において生成されている各イネー
ブル信号Ｓle又はＳteとの関係について補足説明する
と、レジスタ選択信号Ｓereが、上述のように、生成さ
れる記録信号Ｓddにおけるパルス幅を１．５Ｔ又は０．
５Ｔから更に細分化して制御するための信号であるのに
対し、各イネーブル信号Ｓle又はＳteは、そのように細
分化するべくレジスタ選択信号Ｓereに基づいて生成さ
れた上記立上がり選択信号Ｓlc又は立下がり選択信号Ｓ
tcにより選択されて出力される上記立上がりタイミング
信号Ｓld又は立下がりタイミング信号Ｓtr（１Ｔ期間中
に夫々一のパルスが含まれている。）に含まれている複
数のパルスから、実際に記録信号Ｓddにおける立上がり
タイミング又は立下がりタイミングを示すべくセット信
号Ｓrs又はリセット信号Ｓrrとして出力するパルスを選
択抽出するための信号である。

【０１３４】次に、上記立上がりタイミングセレクタ２
０及び立下がりタイミングセレクタ１９の細部構成及び
動作について、図８を用いて説明する。

【０１３５】図８において、立上がりタイミングセレク
タ２０及び立下がりタイミングセレクタ１９は、両者に
共通的に使用される微分回路７０と、立上がりタイミン
グ信号Ｓldを出力するセレクタ７１と、立下がりタイミ
ング信号Ｓtrを出力するセレクタ７２とにより構成され
ている。

【０１３６】この構成において、微分回路７０には、遅
延回路１６からの遅延信号Ｓd₀乃至Ｓd₃₃₃までが並列的
に入力されており、当該遅延信号Ｓd₀乃至Ｓd₃₃₃が夫々
別個に微分され、夫々微分信号Ｓp₀乃至Ｓp₃₃₃として出
力されている。

【０１３７】また、セレクタ７１には、微分回路７０か
らの出力信号のうち、微分信号Ｓp₀乃至Ｓp₁₄₈（記録信
号Ｓddにおける各パルスの立上がりタイミングとして採
用される可能性のある微分信号）が入力され、演算回路
１８からの上記立上がり選択信号Ｓlcに基づいていずれ
かの微分信号が選択されて立上がりタイミング信号Ｓld
として出力される。

【０１３８】一方、セレクタ７２には、微分回路７０か
らの出力信号のうち、微分信号Ｓp_{4 6}乃至Ｓp₃₃₃（記録
信号Ｓddにおける各パルスの立下がりタイミングとして
採用される可能性のある微分信号）が入力され、演算回
路１８からの上記立下がり選択信号Ｓtcに基づいていず
れかの微分信号が選択されて立下がりタイミング信号Ｓ
trとして出力される。

【０１３９】上記の動作において、微分信号Ｓp₄₆乃至
Ｓp₁₄₈については、セレクタ７１とセレクタ７２の双方
に出力されている。

【０１４０】次に、上記波形生成ロジック部１５の動作
について、図２及び図９を用いて説明する。

【０１４１】先ず、信号生成部２１内のパターン判別部
２２においては、入力された変調信号Ｓreに基づいてそ
のマーク／スペースパターンを判別すると共に、当該変
調信号Ｓreを所定時間だけ遅延させた遅延変調信号Ｓre
dをパルス出力タイミング生成部２３に出力する。この
所定時間は、上述した比較回路１７及び演算回路１８等
における動作時間を考慮して設定される。

【０１４２】そして、パルス出力タイミング生成部２３
においては、入力された遅延変調信号Ｓredを参照し、
当該パルス出力タイミング生成部２３に予め記憶されて
いる当該遅延変調信号Ｓredのマーク／スペースパター
ンに対応した記録信号Ｓddにおける各パルスの立上がり
又は立下がりのタイミングを参照して立上がりイネーブ
ル信号Ｓle及び立下がりイネーブル信号Ｓteを出力す
る。

【０１４３】ここで、パルス出力タイミング生成部２３
に予め記憶されている記録信号Ｓddにおける各パルスの
立上がり又は立下がりのタイミングについて説明する
と、遅延変調信号Ｓreにおける夫々のマーク期間につい
て、最初の１．５Ｔの期間についてはパルスを削除し、
次の１．５Ｔの期間については“Ｈ”のままとし、以降
の各基準クロック周期（１Ｔ）毎の波形については、そ
の０．５Ｔ期間分だけパルスを削除すべく各パルスの立
上がり又は立下がりのタイミングが構成されており、更
にトップパルスについては、その立上がりタイミングが
変調信号Ｓreのマーク／スペースのパターンに対応して
細分化されている。より具体的には、例えば、４Ｔのマ
ーク期間の変調信号Ｓreに対応する各パルスの立上がり
又は立下がりのタイミング（波形の削除率）は、一の基
準クロック周期毎に、 |１００％|５０％|０％|５０％| となり、また、８Ｔのマーク期間の遅延変調信号Ｓreに
対応する波形の削除率は、一の基準クロック周期毎に、 |１００％|５０％|０％|５０％|５０％|５０％|５０％|
５０％| となるように設定されている。

【０１４４】一方、このとき、演算回路１８からは、立
上がりタイミングセレクタ２０及び立下がりタイミング
セレクタ１９における選択動作に供すべく、図９に示す
タイミング及び信号内容で、立上がり選択信号Ｓlc及び
立下がり選択信号Ｓtcが出力されている。

【０１４５】これらにより、ＡＮＤ回路２４からは、立
上がりイネーブル信号Ｓleと立上がりタイミング信号Ｓ
ldとの積信号としてのセット信号Ｓrsがフリップフロッ
プ回路２６のセット端子に出力され、一方、ＡＮＤ回路
２５からは、立下がりイネーブル信号Ｓteと立下がりタ
イミング信号Ｓtrとの積信号としてのリセット信号Ｓrr
がフリップフロップ回路２６のリセット端子に出力され
る。

【０１４６】そして、当該セット信号Ｓrsとリセット信
号Ｓrrとによりフリップフロップ回路２６の動作が制御
され、その出力信号が記録信号Ｓddとして出力される。
図９に示す例においては、遅延変調信号Ｓredにおける
マーク／スペースのパターン（３Ｔスペース→３Ｔマー
ク→３Ｔスペース→４Ｔマーク→３Ｔスペース→５Ｔマ
ーク）に対応して夫々記録信号Ｓddの波形が設定されて
いる。

【０１４７】なお、図９における立下がり選択信号Ｓtc
及び立上がり選択信号Ｓlcに関連して、図３において具
体的に示されている当該立下がり選択信号Ｓtc及び立上
がり選択信号Ｓlcの値について説明すると、図３におけ
る立上がり選択信号Ｓlcのうち「ＴＰ ＬＤ ＮＵＭ
１」で示される立上がり選択信号Ｓlcの値「２８」は、
トップパルスの立上がりを示す立上がりタイミング信号
Ｓldとして遅延信号Ｓd₂₈を選択すべきことを示す立上
がり選択信号であるが、この値は、平均クロック信号Ｓ
aveの値が「１８５」である（すなわち、バッファ素子
Ｂ₀乃至Ｂ₃₆₉の夫々における遅延時間が０．２nsecであ
る。）と共に、レジスタ設定信号Ｓcp₂で示されるトッ
プパルスの立上がりタイミング（すなわち、「ＴＰ Ｌ
Ｄ ＰＯＳ１」で示されるタイミング）が基準クロック
信号Ｓclの周期の最初から３番目のタイミングであると
き、 １８５／２０×３≒２８ により算出される値である。

【０１４８】更に、図３における立上がり選択信号Ｓlc
のうち「ＰＴ ＬＤ ＮＵＭ」で示される立上がり選択
信号Ｓlcの値「３７」は、パルストレインにおける各パ
ルスの立上がりを示す立上がりタイミング信号Ｓldとし
て遅延信号Ｓd₃₇を選択すべきことを示す立上がり選択
信号であるが、この値は、平均クロック信号Ｓaveの値
が「１８５」であると共に、レジスタ設定信号Ｓcp₆で
示されるパルストレインにおける各パルスの立上がりタ
イミング（すなわち、「ＰＴ ＬＤ ＰＯＳ」で示され
るタイミング）が基準クロック信号Ｓclの周期の最初か
ら４番目のタイミングであるとき、 １８５／２０×４≒３７ により算出される値である。

【０１４９】また、図３における立下がり選択信号Ｓtc
のうち「ＴＰ ＴＲ ＮＵＭ」で示される立下がり選択
信号Ｓtcの値「１３９」は、トップパルスの立下がりを
示す立下がりタイミング信号Ｓtrとして遅延信号Ｓd₁₃₉
を選択すべきことを示す立下がり選択信号であるが、こ
の値は、平均クロック信号Ｓaveの値が「１８５」であ
ると共に、レジスタ設定信号Ｓcp₇で示されるトップパ
ルスの立下がりタイミング（すなわち、「ＴＰ ＴＲ
ＰＯＳ」で示されるタイミング）が基準クロック信号Ｓ
clの周期の最初から５番目のタイミングであるとき、 １８５／２０×（５＋１０）≒１３９ により算出される値である。

【０１５０】最後に、図３における立下がり選択信号Ｓ
tcのうち「ＰＴ ＴＲ ＮＵＭ」で示される立下がり選
択信号Ｓtcの値「１３０」は、パルストレインにおける
各パルスの立下がりを示す立下がりタイミング信号Ｓtr
として遅延信号Ｓd₁₃₀を選択すべきことを示す立下がり
選択信号であるが、この値は、平均クロック信号Ｓave
の値が「１８５」であると共に、レジスタ設定信号Ｓcp
₈で示されるパルストレインにおける各パルスの立下が
りタイミング（すなわち、「ＰＴ ＴＲ ＰＯＳ」で示
されるタイミング）が基準クロック信号Ｓclの周期の最
初から４番目のタイミングであるとき、 １８５／２０×（４＋１０）≒１３０ により算出される値である。

【０１５１】以上説明したように、第１実施形態のパタ
ーン制御回路１１を含む情報記録装置Ｓの動作によれ
ば、生成された遅延信号Ｓd₀乃至Ｓd₃₃₃から変調信号Ｓ
reのパルス波形に対応する記録信号Ｓddを形成すべきタ
イミングに対応する遅延信号を選択し、これらに基づい
て認識されたパルス波形に対応する記録信号Ｓddを生成
するので、変調信号Ｓreを高精度且つ再現性良く所望の
記録信号Ｓddに変換できる。

【０１５２】また、遅延回路１６が、基準クロック信号
Ｓclの周期より短い遅延時間を有するバッファ素子Ｂ₀
乃至Ｂ₃₆₉を縦続接続した構成を備えると共に、夫々の
バッファ素子Ｂ₀乃至Ｂ₃₆₉からの遅延信号Ｓd₀乃至Ｓd
₃₃₃に基づいて立上がりタイミング信号Ｓld及び立下が
りタイミング信号Ｓtrを生成するので、簡易な構成で立
上がりタイミング信号Ｓld及び立下がりタイミング信号
Ｓtrを生成することができる。

【０１５３】更に、比較回路１７及び演算回路１８によ
りバッファ素子Ｂ₀乃至Ｂ₃₆₉における遅延時間の変動を
補償するので、バッファ素子Ｂ₀乃至Ｂ₃₆₉においてその
遅延時間に変動が生じた場合でも、それを補償して高精
度に記録信号Ｓddを生成できる。

【０１５４】更にまた、生成された記録信号ＳddをＤＶ
Ｄ−Ｒ１に記録するので、ディジタル情報Ｓrに対応し
た正確な形状の記録ピットを形成して当該ディジタル情
報Ｓrを記録できる。

【０１５５】（III）パワー制御回路の第２実施形態 次に、本発明の他の実施形態である第２実施形態につい
て、図１０乃至図１３を用いて説明する。

【０１５６】上述の第１実施形態においては、バッファ
素子Ｂ₀乃至Ｂ₃₆₉からの遅延信号Ｓd₀乃至Ｓd₃₆₉の中か
ら選択して立上がりタイミング信号Ｓld及び立下がりタ
イミング信号Ｓtrを出力するように構成したが、本第２
実施形態は、複数のセレクタを縦続接続し、夫々のセレ
クタにおける選択動作を制御して上記立上がりタイミン
グ信号Ｓld及び立下がりタイミング信号Ｓtrを生成する
ものである。

【０１５７】始めに、図１０及び図１１を用いて第２実
施形態のパワー制御回路１１’の原理について説明す
る。なお、図１０はパワー制御回路１１’の概要を示す
ブロック図であり、図１１はその等価回路である。

【０１５８】図１０に示すように、第２実施形態のパワ
ー制御回路１１’は、波形生成ロジック部１５’と、比
較回路１７と、演算回路１８と、選択素子、遅延素子、
第１遅延素子及び第２遅延素子としての２入力のセレク
タＭ₀乃至Ｍ₅₅₀と、選択回路７３と、微分手段としての
微分回路７４とにより構成されている。ここで、セレク
タＭ₀乃至Ｍ₅₅₀については、夫々が第１実施形態におけ
るバッファ素子Ｂ₀乃至Ｂ₃₆₉と同様の、温度等の外部環
境により変化する動作時間（すなわち、信号が入力され
てから選択処理が実行されて出力されるまでの時間）を
有している。また、上記構成のうち、比較回路１７及び
演算回路１８については、第１実施形態と全く同様の構
成及び動作を備えている。

【０１５９】次に、動作を説明する。

【０１６０】上記の構成において、微分回路７４は、基
準クロック信号Ｓclを微分し、その立上がり位置を示す
微分信号Ｓdvを生成し、これを各セレクタＭ₀乃至Ｍ₅₅₀
の一方の端子（Ｄ１端子）に並列的に出力する。

【０１６１】一方、個々のセレクタＭ₀乃至Ｍ₅₅₀につい
ては、一段前のセレクタの出力が後のセレクタの他方の
端子（Ｄ０端子）に接続されており、最初のセレクタＭ
₀については、そのＤ０端子には基準クロック信号Ｓcl
が直接入力されている。

【０１６２】また、セレクタＭ₉₁乃至Ｍ₃₆₉について
は、その出力信号が一段後のセレクタのＤ０端子に出力
されるのと同時に夫々の出力信号が並列的に比較回路１
７に出力され、第１実施形態と同様に、基準クロック信
号Ｓclにおける一周期がいくつのセレクタの動作時間を
加算したものに相当するか、すなわち、当該一周期が何
段分のセレクタに相当するかを示す上記オフセットクロ
ック信号Ｓocの生成が実行される。

【０１６３】更に、各セレクタＭ₀乃至Ｍ₅₅₀は、選択回
路７３により選択されたセレクタについては、そのＤ１
端子に入力されている信号（微分信号Ｓdv）を上記動作
時間後にセレクタ信号として出力し、選択回路７３によ
り選択されていないセレクタについては、そのＤ０端子
に入力されている信号を上記動作時間後にセレクタ信号
として出力する。

【０１６４】この動作において、選択回路７３は、演算
回路１８からの上記立上がり選択信号Ｓlc及び立上がり
選択信号Ｓtcに基づいて、いずれか一のセレクタを選択
してそのＤ１端子の入力信号をセレクタ信号として出力
するように選択制御する。この場合、各セレクタＭ₀乃
至Ｍ₅₅₀は、実際には、立上がりタイミング設定用のセ
レクタ（セレクタＭ₃₇₀乃至Ｍ₅₅₀）と立下がりタイミン
グ設定用のセレクタ（セレクタＭ₀乃至Ｍ₃₆₉）とに分類
されており、立上がり選択信号Ｓlcに基づいて一の立上
がりタイミング設定用のセレクタのみがＤ１端子の入力
信号をセレクタ信号とし、その他の立上がりタイミング
設定用のセレクタは全てＤ０端子の入力信号をセレクタ
信号として出力し、最終的にセレクタＭ₅₅₀のセレクタ
信号Ｓm₅₅₀を上記立上がりタイミング信号Ｓldとして波
形生成ロジック部１５’に出力する。更に、立下がり選
択信号Ｓtcに基づいて一の立下がりタイミング設定用の
セレクタのみがＤ１端子の入力信号をセレクタ信号と
し、その他の立下がりタイミング設定用のセレクタは全
てＤ０端子の入力信号をセレクタ信号として出力し、最
終的にセレクタＭ₃₆₉のセレクタ信号Ｓm₃₆₉を上記立下
がりタイミング信号Ｓtrとして波形生成ロジック部１
５’に出力する。

【０１６５】次に、上述の動作について、より具体的に
図１１を用いて説明する。

【０１６６】始めに、セレクタＭ₉₁乃至Ｍ₃₆₉のセレク
タ信号Ｓm₉₁乃至Ｓm₃₆₉と比較回路１７を用いたオフセ
ットクロック信号Ｓocの生成について、図１１（ａ）の
等価回路を用いて説明する。なお、パワー制御回路１
１’においては、オフセットクロック信号Ｓocの生成
は、変調信号Ｓreのスペース期間において実行されるも
のであり、当該期間においては、セレクタＭ₉₁乃至Ｍ
₃₆₉については、全てのセレクタがそのＤ０端子に入力
した信号をセレクタ信号として出力する。

【０１６７】図１１（ａ）に示すように、オフセットク
ロック信号Ｓocの生成に関する部分の等価回路は、セレ
クタＭ₀乃至Ｍ₃₆₉を縦続接続すると共に、このうち、セ
レクタＭ₉₁乃至Ｍ₃₆₉のセレクタ信号Ｓm₉₁乃至Ｓm₃₆₉を
夫々別個に並列的に比較回路１７内のフリップフロップ
回路Ｆ₀乃至Ｆ₂₇₈に出力する。そして、比較回路１７に
おいては、入力されたセレクタ信号Ｓm₉₁乃至Ｓm₃₆₉及
び基準クロック信号Ｓclを用いて、上記第１実施形態と
同様の動作によりオフセットクロック信号Ｓocを生成す
る。

【０１６８】次に、セレクタＭ₀乃至Ｍ₅₅₀と演算回路１
８を用いた上記立下がりタイミング信号Ｓtr及び立上が
りタイミング信号Ｓldの生成について、図１１（ｂ）の
等価回路を用いて説明する。なお、パワー制御回路１
１’においては、立下がりタイミング信号Ｓtr及び立上
がりタイミング信号Ｓldの生成は、変調信号Ｓreのマー
ク期間において実行される。

【０１６９】先ず、立下がりタイミング信号Ｓtrの生成
に関する部分の等価回路は、図１１（ｂ）に示すよう
に、基準クロック信号Ｓclを微分回路７４において微分
した微分信号Ｓdvを、セレクタＭ₀乃至Ｍ₃₆₉のうち選択
回路７３によって選択された一のセレクタ以降の全ての
セレクタを通過させることにより立下がりタイミング信
号Ｓtrとして出力させる構成となっている。

【０１７０】一方、立上がりタイミング信号Ｓldの生成
に関する部分の等価回路は、図１１（ｂ）に示すよう
に、微分信号Ｓdvを、セレクタＭ₃₇₀乃至Ｍ₅₅₀のうち選
択回路７３によって選択された一のセレクタ以降の全て
のセレクタを通過させることにより立上がりタイミング
信号Ｓldとして出力させる構成となっている。

【０１７１】これらの動作において、選択回路７３によ
るセレクタの選択は、演算回路１８からの立上がり選択
信号Ｓlc及び立下がり選択信号Ｓtcに基づいて実行され
る。

【０１７２】次に、パワー制御回路１１’の実際の回路
構成及び動作について、図１２及び図１３を用いて説明
する。

【０１７３】図１２に示すように、パワー制御回路１
１’は、波形生成ロジック部１５’と、比較回路１７及
び演算回路１８と、縦続接続されたセレクタＭ₀乃至Ｍ
₃₆₉と、縦続接続されたセレクタＭ₃₇₀乃至Ｍ₅₅₀と、上
記選択回路７３に相当する立ち上がり選択回路７３ａ
と、上記選択回路７３に相当する立ち下がり選択回路７
３ｂと、微分回路７４とにより構成されている。

【０１７４】この構成において、一のセレクタは、上記
Ｄ０端子及びＤ１端子の他に、立上がり選択回路７３ａ
からの制御信号Ｓls₀乃至Ｓls₁₈₀又は立下がり選択回路
７３ｂからの制御信号Ｓts₀乃至Ｓts₃₆₉が入力される制
御端子（ＳＥＬ端子）と、各セレクタをリセットするた
めのイネーブル信号が入力されるイネーブル端子（ＥＮ
端子）とを備えている。

【０１７５】また、セレクタＭ₃₇₀乃至Ｍ₅₅₀について
は、夫々の制御端子には立上がり選択回路７３ａからの
制御信号Ｓls₀乃至Ｓls₁₈₀のいずれかが入力されるよう
に接続されており、また、夫々のイネーブル端子は電源
に接続され、セレクタＭ₃₇₀のＤ０端子は接地されてい
る。更に、当該セレクタＭ₃₇₀乃至Ｍ₅₅₀については、基
準クロック信号Ｓclそのものは入力されていない。

【０１７６】一方、セレクタＭ₀乃至Ｍ₃₆₉については、
夫々の制御端子には立下がり選択回路７３ｂからの制御
信号Ｓts₀乃至Ｓts₃₆₉のいずれかが入力されるように接
続されており、また、夫々のイネーブル端子には立下が
り選択回路７３ｂからのイネーブル信号Ｓte₀乃至Ｓte
₃₆₉のいずれかが入力されるように接続されている。

【０１７７】ここで、セレクタＭ₃₇₀乃至Ｍ₅₅₀について
は、後述の動作においてはイネーブル端子は不要である
が、パワー制御回路１１’に含まれる全てのセレクタを
同様の構造とし夫々のセレクタの遅延時間を統一してパ
ワー制御回路１１’自体の製造を容易化するために、セ
レクタＭ₀乃至Ｍ₃₆₉と同様のセレクタによりセレクタＭ
₃₇₀乃至Ｍ₅₅₀を構成した上で、当該セレクタＭ₃₇₀乃至
Ｍ₅₅₀のイネーブル端子を電源に接続しているのであ
る。

【０１７８】また、上記の構成において、波形生成ロジ
ック部１５’と第１実施形態の波形生成ロジック部１５
を比較した場合には、第２実施形態においては上記オフ
セットクロック信号Ｓocの生成と上記立下がりタイミン
グ信号Ｓtrの生成とでセレクタＭ₀乃至Ｍ₃₆₉を共通に使
用するので、パルス出力タイミング生成部２３からその
切り換わりを示す切換信号Ｓcgを立下がり選択回路７３
ｂに出力している点のみが異なっている。

【０１７９】次に、具体的な動作を図１２及び図１３を
用いて説明する。なお、図１３に示すタイミングチャー
トは、変調信号Ｓreとして３Ｔスペース／４Ｔマークの
パターンを有する変調信号Ｓreが入力されている場合の
動作を示している。

【０１８０】始めに、オフセットクロック信号Ｓocの生
成動作について説明する。なお、当該動作は、上述のよ
うに変調信号Ｓreのスペース期間（３Ｔ）において実行
されるものである。

【０１８１】オフセットクロック信号の生成期間におい
ては、上記セレクタＭ₃₇₀乃至Ｍ₅₅₀は動作しない。ま
た、セレクタＭ₀乃至Ｍ₃₆₉が夫々のＤ０端子の入力信号
をセレクタ信号Ｓm₀乃至Ｓm₃₆₉として出力するように立
下がり選択回路７３ｂにより制御される。

【０１８２】セレクタＭ₀のＤ０端子に入力されている
基準クロック信号Ｓclは夫々のセレクタを順次通過する
度にその動作時間だけ遅延され、そして、セレクタＭ₉₁
乃至Ｍ₃₆₉のセレクタ信号が夫々比較回路１７に入力さ
れる。この動作は、例えば、図１３においてはセレクタ
信号Ｓm₀、Ｓm₁、Ｓm₂、Ｓm₁₈₃又はＳm₁₈₄として示され
ている。そして、この場合においては、基準クロック信
号Ｓclが“Ｈ”になるタイミングにおいては、セレクタ
信号Ｓm₁₈₃までが“Ｈ”であり、セレクタ信号Ｓm₁₈₄以
降が“Ｌ”になっている。これにより、当該タイミング
においては、フリップフロップ回路Ｆ₉₃に入力されてい
るセレクタＭ₁₈₄を示す信号（「９２（１８４−９
２）」を示す）がオフセットクロック信号Ｓocとして出
力される。

【０１８３】次に、変調信号Ｓreにおけるスペース期間
が終了すると、パルス出力タイミング生成部２３からの
切換信号Ｓcgにより、立下がり選択回路７３ｂからセレ
クタＭ₀乃至Ｍ₃₆₉に対してそれらをリセットするための
イネーブル信号Ｓte₀乃至Ｓte₃₆₉が出力され、これによ
り、それまで入力されていた基準クロック信号Ｓcl（セ
レクタ信号Ｓm）が全てリセットされる。この動作につ
いては、図１３において、符号「＊」で示すタイミング
で基準クロック信号Ｓcl（セレクタ信号Ｓm）がリセッ
トされている状態が示されている。

【０１８４】そして、変調信号Ｓreにおけるマーク期間
が開始されると、始めに全てのセレクタＭ₀乃至Ｍ₅₅₀に
ついて、そのＤ０端子の入力信号をセレクタ信号Ｓm₀乃
至Ｓm₅₅₀として出力すべく立上がり選択回路７３ａ及び
立下がり選択回路７３ｂが動作する。

【０１８５】次に、上記生成されたオフセットクロック
信号Ｓocに基づいて演算回路１８において生成された上
記立上がり選択信号Ｓlc及び立下がり選択信号Ｓtcが夫
々立上がり選択回路７３ａ及び立下がり選択回路７３ｂ
に別個に入力される。そして、当該入力された立上がり
選択信号Ｓlc及び立下がり選択信号Ｓtcにより示される
セレクタのみについてそのＤ１端子の入力信号（微分信
号Ｓdv）をセレクタ信号として出力するように制御され
る。

【０１８６】この動作について図１３により具体的に説
明すると、先ず、立上がり選択信号Ｓlcについては、図
１３は立上がり選択信号Ｓlcとして値「３７」を有する
立上がり選択信号Ｓlc（図３中符号「ＰＴ ＬＤ ＮＵ
Ｍ；３７」参照）が入力された状態を示しており、これ
により、微分信号Ｓdvをセレクタ３７段分遅延させた信
号を立上がりタイミング信号Ｓldとすべく、セレクタＭ
₅₁₃（５１３＝５５０−３７）の一段後のセレクタＭ₅₁₄
においてＤ１端子に入力されている微分信号Ｓdvをセレ
クタ信号Ｓm₅₁₄として出力する。このセレクタ信号Ｓm
₅₁₄がそれ以後セレクタ３７段分だけ遅延されて立上が
りタイミング信号ＳldとしてＡＮＤ回路２４に出力さ
れ、その後、上記立上がりイネーブル信号Ｓleとの積信
号が算出されてセット信号Ｓrsとしてフリップフロップ
回路２６に出力される。

【０１８７】一方、立下がり選択信号Ｓtcについては、
図１３は立下がり選択信号Ｓtcとして値「１３０」を有
する立下がり選択信号Ｓtc（図３中符号「ＰＴ ＴＲ
ＮＵＭ；１３０」参照）が入力された状態を示してお
り、これにより、微分信号Ｓdvをセレクタ１３０段分遅
延させた信号を立下がりタイミング信号Ｓtrとすべく、
セレクタＭ₂₃₉（２３９＝３６９−１３０）の一段後の
セレクタＭ₂₄₀においてＤ１端子に入力されている微分
信号Ｓdvをセレクタ信号Ｓm₂₄₀として出力する。このセ
レクタ信号Ｓm₂₄₀がそれ以後セレクタ１３０段分だけ遅
延されて立下がりタイミング信号ＳtrとしてＡＮＤ回路
２５に出力され、その後、上記立下がりイネーブル信号
Ｓteとの積信号が算出されてリセット信号Ｓrrとしてフ
リップフロップ回路２６に出力される。

【０１８８】その後は、当該フリップフロップ回路２６
からセット信号Ｓrsとリセット信号Ｓrrに対応した記録
信号Ｓddが出力されることとなる。図１３に示す例にお
いては、変調信号Ｓreにおけるマーク／スペースのパタ
ーン（３Ｔスペース／４Ｔマーク）に対応して記録信号
Ｓddの波形が設定されている。

【０１８９】以上説明したように、第２実施形態のパワ
ー制御回路１１’の動作によれば、ディジタル情報Ｓr
を高精度且つ再現性良く所望の記録信号Ｓddに変換でき
る。

【０１９０】また、微分信号Ｓdvの周期より短い遅延時
間を有し、当該微分信号Ｓdvを当該遅延時間だけ遅延さ
せるセレクタのうち、いずれか一のセレクタのセレクタ
信号を立上がりタイミング信号Ｓldとすると共に、いず
れか一のセレクタのセレクタ信号を立下がりタイミング
信号Ｓtrとするので、簡易な構成で立上がりタイミング
信号Ｓld及び立下がりタイミング信号Ｓtrを生成するこ
とができる。

【０１９１】更に、比較回路１７及び演算回路１８によ
りセレクタＭ₀乃至Ｍ₅₅₀における遅延時間の変動を補償
するので、セレクタＭ₀乃至Ｍ₅₅₀においてその遅延時間
に変動が生じた場合でも、それを補償して高精度に記録
信号Ｓddを生成できる。

【０１９２】また、生成された記録信号ＳddをＤＶＤ−
Ｒ１に記録するので、ディジタル情報Ｓrに対応した正
確な形状の記録ピットを形成して当該ディジタル情報Ｓ
rを記録できる。

【０１９３】なお、上述の各実施形態においては、記録
信号Ｓddにおける立上がりタイミングと立下がりタイミ
ングの夫々について制御する場合について説明したが、
例えば、ＣＤ−Ｒ等の如くＤＶＤ−Ｒ程のタイミング精
度が要求されない記録媒体については、例えば、立上が
りタイミングのみを上記の方法で制御し、立下がりタイ
ミングについては、モノマルチバイブレータを用いてそ
の時定数を調整することにより制御するように構成して
もよい。

【０１９４】

【発明の効果】以上説明したように、請求項１に記載の
発明によれば、生成されたタイミング候補信号からディ
ジタル情報のパルス波形に対応する記録信号を形成すべ
きタイミングに対応するタイミング信号を選択し、これ
らに基づいて認識されたパルス波形に対応する記録信号
を生成するので、ディジタル情報を高精度且つ再現性良
く記録信号に変換できる。

【０１９５】従って、当該記録信号を用いてディジタル
情報を情報記録媒体に記録したとき、正確な形状の記録
ピットを形成して当該ディジタル情報を記録できる。

【０１９６】請求項２に記載の発明によれば、生成され
た立上がりタイミング候補信号及び立下がりタイミング
候補信号からディジタル情報のパルス波形に対応する記
録信号を形成すべきタイミングに対応する立上がりタイ
ミング信号及び立下がりタイミング信号を選択し、これ
らに基づいて認識されたパルス波形に対応する記録信号
を生成するので、ディジタル情報を高精度且つ再現性良
く所望の記録信号に変換できる。

【０１９７】従って、当該記録信号を用いてディジタル
情報を情報記録媒体に記録したとき、正確な形状の記録
ピットを形成して当該ディジタル情報を記録できる。

【０１９８】請求項３に記載の発明によれば、請求項２
に記載の発明の効果に加えて、タイミング候補信号生成
手段が、基準クロック信号の周期より短い遅延時間を有
する遅延素子を複数個縦続接続した遅延手段であると共
に、夫々の遅延素子の出力信号を夫々立上がりタイミン
グ候補信号及び立下がりタイミング候補信号として出力
するので、簡易な構成で立上がりタイミング候補信号及
び立下がりタイミング候補信号を生成することができ
る。

【０１９９】請求項４に記載の発明によれば、請求項３
に記載の発明の効果に加えて、生成された複数の立上が
りタイミング候補信号及び複数の立下がりタイミング候
補信号と基準クロック信号との時間軸上の差を示す変動
検出信号及び認識されたパルス波形に対応する記録信号
波形に基づいて立下がりタイミング信号及び立上がりタ
イミング信号を選択するので、遅延素子においてその遅
延時間に変動が生じた場合でも、それを補償して高精度
に記録信号を生成できる。

【０２００】請求項５に記載の発明によれば、請求項３
又は４に記載の発明の効果に加えて、遅延素子がバッフ
ァ素子であるので、高精度で記録信号を生成できる。

【０２０１】請求項６に記載の発明によれば、請求項２
に記載の発明の効果に加えて、基準立上がりタイミング
信号の周期より短い遅延時間を有し、当該基準立上がり
タイミング信号を当該遅延時間だけ遅延させる遅延素子
のうち、いずれか一の遅延素子の出力信号を立上がりタ
イミング信号とすると共に、いずれか一の遅延素子の出
力信号を立下がりタイミング信号とするので、簡易な構
成で立上がりタイミング信号及び立下がりタイミング信
号を生成することができる。

【０２０２】請求項７に記載の発明によれば、請求項２
に記載の発明の効果に加えて、第１遅延素子の出力信号
の夫々と基準クロック信号との時間軸上の差を示す変動
検出信号と認識されたパルス波形に対応する記録信号波
形に基づいて、いずれか一の第２遅延素子の出力信号を
立上がりタイミング信号として出力すると共に、いずれ
か一の第２遅延素子の出力信号を立下がりタイミング信
号として出力する。

【０２０３】従って、簡易な構成で立上がりタイミング
信号及び立下がりタイミング信号を生成することができ
ると共に、第２遅延素子においてその遅延時間に変動が
生じた場合でも、当該第２遅延素子と同種の第１遅延素
子を用いて得られた変動検出信号を用いて当該変動を補
償し、高精度に記録信号を生成できる。

【０２０４】請求項８に記載の発明によれば、請求項７
に記載の発明の効果に加えて、第１遅延素子又は第２遅
延素子が一つ前段の第１遅延素子又は第２遅延素子の出
力信号と基準立上がりタイミング信号のいずれか一方を
選択する選択素子であると共に、立上がりタイミング信
号選択手段が、認識されたパルス波形に対応する記録信
号波形及び変動検出信号に基づいて、一の選択素子にお
ける選択を制御して立上がりタイミング信号を出力し、
更に、立下がりタイミング信号選択手段が、認識された
パルス波形に対応する記録信号波形及び変動検出信号に
基づいて、一の選択素子における選択を制御して立下が
りタイミング信号を出力する。

【０２０５】従って、高精度で立下がりタイミング信号
又は立上がりタイミング信号を出力して記録信号を生成
できる。

【０２０６】請求項９に記載の発明によれば、請求項１
から８のいずれか一項に記載の発明の効果に加えて、記
録手段が生成された記録信号を情報記録媒体に記録する
ので、ディジタル情報に対応した正確な形状の記録ピッ
トを形成して当該ディジタル情報を記録できる。

【図面の簡単な説明】

【図１】情報記録装置の概要構成を示すブロック図であ
る。

【図２】第１実施形態のパワー制御回路の概要構成を示
すブロック図である。

【図３】第１実施形態のパワー制御回路の動作を示すタ
イミングチャートである。

【図４】比較回路の細部構成を示すブロック図である。

【図５】比較回路の動作を示すタイミングチャートであ
る。

【図６】演算回路の細部構成を示すブロック図である。

【図７】演算回路の動作を示すタイミングチャートであ
る。

【図８】各セレクタの細部構成を示すブロック図であ
る。

【図９】波形生成ロジック部の動作を示すタイミングチ
ャートである。

【図１０】第２実施形態のパワー制御回路の概要構成を
示すブロック図である。

【図１１】第２実施形態のパワー制御回路の等価回路を
示す回路図であり、（ａ）はオフセットクロック信号生
成に係る部分の等価回路を示す回路図であり、（ｂ）は
夫々のタイミング信号生成に係る部分の等価回路を示す
回路図である。

【図１２】第２実施形態のパワー制御回路の細部構成を
示すブロック図である。

【図１３】第２実施形態のパワー制御回路の動作を示す
タイミングチャートである。

【図１４】従来技術の問題点を示す図である。

【図１５】変調信号と当該変調信号を波形変換した記録
信号の関係を示す図である。

【符号の説明】

１…ＤＶＤ−Ｒ ２…ピックアップ ３…再生増幅器 ４…デコーダ ５…プリピット信号デコーダ ６…スピンドルモータ ７…サーボ回路 ８…プロセッサ ９…エンコーダ １１、１１’…パワー制御回路 １２…レーザ駆動回路 １３…インターフェース １４…ホストコンピュータ １５、１５’…波形生成ロジック部 １６…遅延回路 １７…比較回路 １８…演算回路 １９…立下がりタイミングセレクタ ２０…立上がりタイミングセレクタ ２１…信号生成部 ２２…パターン判別部 ２３…パルス出力タイミング生成部 ２４、２５…ＡＮＤ回路 ２６、Ｆ₀、Ｆ₁、Ｆ₂、Ｆ₂₇₆、Ｆ₂₇₇、Ｆ₂₇₈…フリップ
フロップ回路 ３０…デコーダ ３１…平均化部 ３２…加算器 ３３、４４、４７…定数器 ３４…乗算器 ３５、３６、３７、３８、３９、４０、４１、４２…タ
イミング設定レジスタ ４３、４６、６６、６８、７１、７２…セレクタ ４８…除算器 ４９…タイミング発生部 ５０、５１、５２、５３、５４、５５、５６、５７…除
算結果レジスタ ５８、５９、６０、６１、６２、６３、６４、６５…演
算結果レジスタ ６７…立上がりタイミングレジスタ ６９…立下がりタイミングレジスタ ７０…微分回路 ７３…選択回路 ７３ａ…立上がり選択回路 ７３ｂ…立下がり選択回路 ７４…微分回路 Ｂ…光ビーム Ｓ…情報記録装置 Ｂ₀、Ｂ₁、Ｂ₃₆₈、Ｂ₃₆₉…バッファ素子 Ｍ₀、Ｍ₁、Ｍ₉₁、Ｍ₉₂、Ｍ₁₀₀、Ｍ₁₀₁、Ｍ₃₆₈、Ｍ₃₆₉、
Ｍ₃₇₀、Ｍ₃₇₁、Ｍ₅₄₉、Ｍ₅₅₀…セレクタ Ｓr…ディジタル情報 Ｓre…変調信号 Ｓdd…記録信号 Ｓdl…レーザ駆動信号 Ｓot…再生信号 Ｓp…増幅信号 Ｓpp…プリピット信号 Ｓdm…復調信号 Ｓsd…サーボ復調信号 Ｓpd…復調プリピット信号 Ｓsp…ピックアップサーボ信号 Ｓss…スピンドルサーボ信号 Ｓcl…基準クロック信号 Ｓcp₁、Ｓcp₂、Ｓcp₃、Ｓcp₄、Ｓcp₅、Ｓcp₆、Ｓcp₇、
Ｓcp₈…レジスタ設定信号 Ｓred…遅延変調信号 Ｓere…レジスタ選択信号 Ｓle…立上がりイネーブル信号 Ｓte…立下がりイネーブル信号 Ｓld…立上がりタイミング信号 Ｓtr…立下がりタイミング信号 Ｓlc…立上がり選択信号 Ｓtc…立下がり選択信号 Ｓd₀、Ｓd₁₄₈、Ｓd₄₆、Ｓd₃₃₁、Ｓd₃₃₂、Ｓd₃₃₃、Ｓ
d₉₁、Ｓd₉₂、Ｓd₉₃、Ｓd_{3 67}、Ｓd₃₆₈、Ｓd₃₆₉…遅延信
号 Ｓq₉₁、Ｓq₉₂、Ｓq₉₃、Ｓq₃₆₇、Ｓq₃₆₈、Ｓq₃₆₉…ラッ
チ信号 Ｓp₀、Ｓp₁、Ｓp₂、Ｓp₁₄₆、Ｓp₁₄₇、Ｓp₁₄₈、Ｓp₄₆、
Ｓp₄₇、Ｓp₄₈、Ｓp₃₃₁、Ｓp₃₃₂、Ｓp₃₃₃、Ｓdv…微分信
号 Ｓm₀、Ｓm₁、Ｓm₉₀、Ｓm₉₁、Ｓm₉₂、Ｓm₃₆₇、Ｓm₃₆₈、
Ｓm₃₆₉、Ｓm₃₇₀、Ｓm_{54 8}、Ｓm₅₄₉…セレクタ信号 Ｓcg…切換信号 Ｓoc…オフセットクロック信号 Ｓrs…セット信号 Ｓrr…リセット信号 Ｓocv…平均化信号Ｓocv Ｓave…平均クロック信号 Ｓave'…乗算信号 Ｓave"…除算信号 Ｓm…定数信号 Ｓt…タイミング信号 Ｓb₀、Ｓb₅、Ｓb₆、Ｓb₇、Ｓa…レジスタ出力信号

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力された記録すべきディジタル情報
   を、情報記録媒体に記録する際の記録信号に変換する信
   号変換装置において、 前記ディジタル情報における複数種類のパルス波形を認
   識する波形認識手段と、 前記複数種類のパルス波形に対応して予め夫々設定され
   ている前記記録信号の波形である記録信号波形を記憶す
   る記憶手段と、 前記ディジタル情報における基準周期と等しい周期を有
   する基準クロック信号に基づいて、夫々の前記パルス波
   形に対応した前記記録信号における信号の立上がりタイ
   ミング又は立下がりタイミングのいずれか一方を示すタ
   イミング信号の候補であるタイミング候補信号を生成す
   るタイミング候補信号生成手段と、 前記認識されたパルス波形に対応する前記記録信号波形
   に基づいて、前記記録信号を形成すべき立上がりタイミ
   ング又は立下がりタイミングのいずれか一方に対応する
   前記タイミング候補信号を前記タイミング信号として選
   択するタイミング信号選択手段と、 前記選択されたタイミング信号及び前記ディジタル情報
   に基づいて、前記認識されたパルス波形に対応する前記
   記録信号を生成する生成手段と、 を備えることを特徴とする信号変換装置。
2. 【請求項２】 入力された記録すべきディジタル情報
   を、情報記録媒体に記録する際の記録信号に変換する信
   号変換装置において、 前記ディジタル情報における複数種類のパルス波形を認
   識する波形認識手段と、 前記複数種類のパルス波形に対応して予め夫々設定され
   ている前記記録信号の波形である記録信号波形を記憶す
   る記憶手段と、 前記ディジタル情報における基準周期と等しい周期を有
   する基準クロック信号に基づいて、夫々の前記パルス波
   形に対応した前記記録信号における信号の立上がりタイ
   ミングを示す立上がりタイミング信号の候補である立上
   がりタイミング候補信号を生成すると共に、夫々の前記
   パルス波形に対応した前記記録信号における信号の立下
   がりタイミングを示す立下がりタイミング信号の候補で
   ある立下がりタイミング候補信号を生成するタイミング
   候補信号生成手段と、 前記認識されたパルス波形に対応する前記記録信号波形
   に基づいて、前記記録信号を形成すべき立上がりタイミ
   ングに対応する前記立上がりタイミング候補信号を前記
   立上がりタイミング信号として選択する立上がりタイミ
   ング信号選択手段と、 前記認識されたパルス波形に対応する前記記録信号波形
   に基づいて、前記記録信号を形成すべき立下がりタイミ
   ングに対応する前記立下がりタイミング候補信号を前記
   立下がりタイミング信号として選択する立下がりタイミ
   ング信号選択手段と、 前記選択された立上がりタイミング信号及び立下がりタ
   イミング信号並びに前記ディジタル情報に基づいて、前
   記認識されたパルス波形に対応する前記記録信号を生成
   する生成手段と、 を備えることを特徴とする信号変換装置。
3. 【請求項３】 請求項２に記載の信号変換装置におい
   て、 前記タイミング候補信号生成手段は、前記基準クロック
   信号の周期より短い遅延時間を有する遅延素子を複数個
   縦続接続した遅延手段であると共に、 夫々の前記遅延素子の出力信号を夫々前記立上がりタイ
   ミング候補信号及び前記立下がりタイミング候補信号と
   して出力することを特徴とする信号変換装置。
4. 【請求項４】 請求項３に記載の信号変換装置におい
   て、 前記生成された複数の立上がりタイミング候補信号及び
   複数の立下がりタイミング候補信号と前記基準クロック
   信号とを時間軸において比較し、夫々の前記遅延素子に
   おける前記遅延時間の変動を検出し変動検出信号を出力
   する検出手段を更に備え、 前記立上がりタイミング信号選択手段は、前記認識され
   たパルス波形に対応する前記記録信号波形及び前記変動
   検出信号に基づいて前記立上がりタイミング信号を選択
   すると共に、 前記立下がりタイミング信号選択手段は、前記認識され
   たパルス波形に対応する前記記録信号波形及び前記変動
   検出信号に基づいて前記立下がりタイミング信号を選択
   することを特徴とする信号変換装置。
5. 【請求項５】 請求項３又は４に記載の信号変換装置に
   おいて、 前記遅延素子は、バッファ素子であることを特徴とする
   信号変換装置。
6. 【請求項６】 請求項２に記載の信号変換装置におい
   て、 前記基準クロック信号を微分して当該基準クロック信号
   の立上がりタイミングを示す基準立上がりタイミング信
   号を生成する微分手段を更に備え、 前記タイミング候補信号生成手段は、前記基準立上がり
   タイミング信号の周期より短い遅延時間を有し、当該基
   準立上がりタイミング信号を当該遅延時間だけ遅延させ
   る遅延素子を複数個縦続接続した遅延手段であると共
   に、 前記立上がりタイミング信号選択手段は、いずれか一の
   前記遅延素子の出力信号を前記立上がりタイミング信号
   として出力し、 更に、前記立下がりタイミング信号選択手段は、いずれ
   か一の前記遅延素子の出力信号を前記立下がりタイミン
   グ信号として出力することを特徴とする信号変換装置。
7. 【請求項７】 請求項２に記載の信号変換装置におい
   て、 前記基準クロック信号の周期より短い遅延時間を有する
   第１遅延素子を複数個縦続接続した第１遅延手段と、 複数の前記第１遅延素子の出力信号の夫々と前記基準ク
   ロック信号とを時間軸において夫々比較し、夫々の前記
   第１遅延素子における前記遅延時間の変動を検出し変動
   検出信号を出力する検出手段と、 前記基準クロック信号を微分して当該基準クロック信号
   の立上がりタイミングを示す基準立上がりタイミング信
   号を生成する微分手段と、を更に備え、 前記タイミング候補信号生成手段は、前記第１遅延素子
   と同種の第２遅延素子であって、前記基準立上がりタイ
   ミング信号の周期より短い遅延時間を有し、当該基準立
   上がりタイミング信号を当該遅延時間だけ遅延させる第
   ２遅延素子を複数個縦続接続した第２遅延手段であると
   共に、 前記立上がりタイミング信号選択手段は、前記認識され
   たパルス波形に対応する前記記録信号波形及び前記変動
   検出信号に基づいて、いずれか一の前記第２遅延素子の
   出力信号を前記立上がりタイミング信号として出力し、 更に、前記立下がりタイミング信号選択手段は、前記認
   識されたパルス波形に対応する前記記録信号波形及び前
   記変動検出信号に基づいて、いずれか一の前記第２遅延
   素子の出力信号を前記立下がりタイミング信号として出
   力することを特徴とする信号変換装置。
8. 【請求項８】 請求項７に記載の信号変換装置におい
   て、 前記第１遅延素子又は前記第２遅延素子は、縦続接続さ
   れている一つ前段の前記第１遅延素子又は前記第２遅延
   素子の出力信号と前記基準立上がりタイミング信号のい
   ずれか一方を選択する選択素子であると共に、 前記立上がりタイミング信号選択手段は、前記認識され
   たパルス波形に対応する前記記録信号波形及び前記変動
   検出信号に基づいて、前記第２遅延素子に対応する一の
   前記選択素子における選択を制御して前記立上がりタイ
   ミング信号を出力し、 更に、前記立下がりタイミング信号選択手段は、前記認
   識されたパルス波形に対応する前記記録信号波形及び前
   記変動検出信号に基づいて、前記第２遅延素子に対応す
   る一の前記選択素子における選択を制御して前記立下が
   りタイミング信号を出力することを特徴とする信号変換
   装置。
9. 【請求項９】 請求項１から８のいずれか一項に記載の
   信号変換装置と、 前記生成された記録信号を前記情報記録媒体に記録する
   記録手段と、 を備えることを特徴とするディジタル情報記録装置。