JPH10289950A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JPH10289950A
JPH10289950A JP9096283A JP9628397A JPH10289950A JP H10289950 A JPH10289950 A JP H10289950A JP 9096283 A JP9096283 A JP 9096283A JP 9628397 A JP9628397 A JP 9628397A JP H10289950 A JPH10289950 A JP H10289950A
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JP
Japan
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plug
wiring
insulating film
conductive
interlayer insulating
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JP9096283A
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English (en)
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Minoru Saito
実 斉藤
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 レイアウト面積を広げることなく、配線設計
が決定した後の製造工程を簡略化できる半導体装置の製
造方法を提供する。 【解決手段】 導電パターン12が配列形成された基板1
1、これらを覆う層間絶縁膜13、この層間絶縁膜13に形
成された接続孔14、接続孔14内に形成されたプラグ15
ａ，15ｂ、層間絶縁膜13及びプラグ15ａ，15ｂ上に成膜
された第１導電膜16及び第２導電膜17を備えた基体を準
備する。配線設計が決定した後、この配線設計に基づく
使用プラグ15ａ上の線幅が不要プラグ15ｂ上の線幅より
も大きくなるように第２導電膜17をパターニングして上
層配線17ａを形成する。上層配線17ａをマスクに用いた
等方性エッチングによって、使用プラグ15ａと上層配線
17ａとの間に第１導電膜16を残してなる接続パッド16ａ
を形成し、不要プラグ15ｂと上層配線17ａとの間に空隙
18を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイ方式
の半導体装置の製造方法及びこの方法で製造された半導
体装置に関する。
【０００２】
【従来の技術】基板の表面側にＮＡＮＤまたはＮＯＲ等
の論理ゲートに相当する基本セルを規則的に配列してな
るゲートアレイ方式の半導体装置を製造する場合には、
予め、基板表面に配列形成されたゲートからなる複数の
導電パターンを覆う様に、この基板上に層間絶縁膜を成
膜しておく。そして、配線設計が決定した後、各導電パ
ターンのうち上層配線に接続させる導電パターンにまで
達する接続孔を上記層間絶縁膜に形成し、この接続孔内
にプラグを形成する。次に、層間絶縁膜上に、上記プラ
グに接続する上層配線を形成する工程を行う。
【０００３】上記方法によって形成された半導体装置
は、予め基本セルが形成された基板を用いることで、接
続孔と上層配線とを形成するための配線関係のマスクパ
ターンのみで種々の半導体装置を製造できるため、少量
多品種の半導体装置を短期間に、しかも安価に製造する
のに適している。
【０００４】
【発明が解決しようとする課題】しかし、上記ゲートア
レイ方式の半導体装置では、配線設計が決定した後の工
程を簡略化することでさらにＴＡＴの向上を図ることが
要求されている。
【０００５】そこで、上記層間絶縁膜に、上記全ての導
電パターンにまで接続する複数の接続孔及びプラグを形
成しておき、配線設計が決定した後には、必要なプラグ
のみに接続されるようなレイアウトで上層配線を形成す
る方法が提案された。この方法によれば、配線設計が決
定した後には、層間絶縁膜上に上層配線を形成する工程
のみを行えば良く、上述の方法と比較してＴＡＴを向上
させることができる。
【０００６】ところが、この方法によって形成された半
導体装置では、不要なプラグ上を迂回するように層間絶
縁膜上において上層配線が引き回されるため、上層配線
のレイアウト面積が拡大してしまうという課題があっ
た。
【０００７】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法及び半導体
装置である。すなわち、本発明における請求項１の半導
体装置の製造方法は、以下の３工程を行うことを特徴と
している。先ず第１工程では、表面に導電パターンを配
列してなる基板と、これらの導電パターンを覆う様に基
板上に成膜された層間絶縁膜と、各導電パターンに達す
る様に層間絶縁膜に形成された接続孔と、各接続孔内に
形成されたプラグと、層間絶縁膜とプラグとの上面に成
膜された第１導電膜と、この第１導電膜上に成膜された
第２導電膜とを備えた基体を準備する。そして、配線設
計が決定した後の第２工程では、上記プラグのうち上層
配線と接続される使用プラグ上の線幅がその他の不要プ
ラグ上の線幅よりも大きくなるように上記第２導電膜を
パターニングして上層配線を形成する。次に、第３工程
では、この上層配線をマスクに用いて上記第１導電膜を
等方性エッチングする。これによって、上記使用プラグ
と上層配線との間に第１導電膜を残してなる接続パッド
を形成すると共に上記不要プラグと上層配線との間に当
該第１導電膜を除去してなる空隙を形成する。
【０００８】上記製造方法では、各導電パターンに接続
させる状態で形成されたプラグのうちの使用プラグ上に
は、その他の不要プラグ上よりも線幅が大きい上層配線
が形成される。そして、この上層配線をマスクに用いて
第１導電膜が等方性エッチングされることで、使用プラ
グと上層配線との間には第１導電膜からなる接続パッド
が形成され、不要プラグと上層配線との間には空隙が形
成される。このため、不要プラグ上方に上層配線を配置
した状態で、使用プラグのみが上層配線に接続される。
そして、プラグの形成は、配線設計の決定前に行われ、
配線設計の決定後には上層配線の形成工程のみが行われ
る。
【０００９】また、上記請求項１の製造方法において
は、プラグと第１導電膜とは、同一材料を用いた連続し
た成膜工程で形成しても良い。このようにした場合に
は、プラグの形成と第１導電膜の成膜とが１つの工程で
行われると共に、プラグ形成材料の埋め込み研磨やエッ
チバック工程を行う必要はない。
【００１０】また、本発明における請求項３の半導体装
置の製造方法は、以下の４工程を行うことを特徴として
いる。先ず、第１工程では、表面に導電パターンを配列
してなる基板と、これらの導電パターンを覆う様に基板
上に成膜された層間絶縁膜と、各導電パターンに達する
様に層間絶縁膜に形成された接続孔と、各接続孔内に形
成されたプラグとを備えた基体を準備する。そして、配
線設計が決定した後の第２工程では、前記プラグのうち
上層配線と接続される使用プラグ上に開口部を有しその
他の不要プラグ上を覆う絶縁膜を形成する。次に、第３
工程では、上記層間絶縁膜、絶縁膜及び使用プラグを覆
う導電膜を成膜する。そして、第４工程では、この導電
膜をパターニングして上記使用プラグに接続される上層
配線を形成する。
【００１１】上記製造方法では、各導電パターンに接続
させる様に形成されたプラグのうちの使用プラグのみが
露出し不要プラグのみが絶縁膜で覆われた状態で、上層
配線が形成される。このため、不要プラグ上方に上層配
線を配置した状態で、使用プラグのみが上層配線に接続
される。そして、プラグの形成は、配線設計の決定前に
行われ、配線設計の決定後には上層配線の形成工程のみ
が行われる。
【００１２】さらに、本発明の半導体装置は、表面に導
電パターンを配列してなる基板と、上記基板上を覆う層
間絶縁膜に上記各導電パターンに達する状態で形成され
た接続孔及びその内部に形成されたプラグと、層間絶縁
膜の上方に設けられた上層配線とを備えたものである。
そして特に、請求項４の半導体装置においては、上記プ
ラグのうちの一部のプラグである使用プラグと上記上層
配線との間に接続パッドが設けられている。また、これ
らのプラグのうちの使用プラグ以外の不要プラグと上記
上層配線との間には空隙が設けられたことを特徴として
いる。
【００１３】この半導体装置では、使用プラグ上には接
続パッドを介して上層配線が設けられ、不要プラグ上に
は空隙を介して上層配線が設けられる。したがって、不
要プラグの上方にも上層配線を配置した状態で、使用プ
ラグのみが上層配線に接続される。
【００１４】また、請求項５の半導体装置においては、
上記層間絶縁膜と上記上層配線との間に、上記プラグの
うちの一部のプラグである使用プラグ上に開口部を有し
その他の不要プラグ上を覆う状態の絶縁膜を設けたこと
を特徴としている。
【００１５】この半導体装置では、使用プラグ上には直
接上層配線が設けられ、不要プラグ上には絶縁膜を介し
て上層配線が設けられる。したがって、不要プラグの上
方にも上層配線を配置した状態で、使用プラグのみが上
層配線に接続される。
【００１６】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法及び半導体装置を、ゲートアレイを備えてなる半導
体装置及びその製造方法に適用した実施の形態に基づい
て詳細に説明する。
【００１７】（第１実施形態）図１（１）〜（５）は、
本発明の請求項１の製造方法を説明するための図であ
り、これらの図に基づいて請求項１記載の半導体装置の
製造方法の一例を説明する。
【００１８】先ず、図１（１）に示す工程では、基板１
１表面にゲート配線からなる導電パターン１２を配列形
成する。この基板１１は、例えば、単結晶シリコンから
なるものであり、表面側には不純物を導入してなるソー
ス／ドレイン拡散層（図示省略）も形成することとす
る。次に、導電パターン１２を覆う様に、基板１１上に
層間絶縁膜１３を成膜する。その後、リソグラフィー法
によって形成したレジストパターン（図示省略）をマス
クに用いて層間絶縁膜１３をエッチングし、各導電パタ
ーン１２に達する接続孔１４をこの層間絶縁膜１３に形
成する。
【００１９】次に、図１（２）に示す工程では、接続孔
１４内を埋め込む状態で層間絶縁膜１３上に高融点金属
膜１５を成膜する。
【００２０】その後、図１（３）に示す工程では、化学
的機械研磨法（Chemical Mechanical Polishing ：以下
ＣＭＰと記す）によって、高融点金属膜１５をその上面
から研磨し、接続孔１４内にのみ高融点金属膜１５を残
す。これによって、接続孔１４内に、高融点金属からな
るプラグ１５ａ，１５ｂを形成する。
【００２１】次に、図１（４）に示す工程では、層間絶
縁膜１３及びプラグ１５ａ，１５ｂ上の全面に第１導電
膜１６を成膜する。この第１導電膜１６としては、例え
ば、リン（Ｐ）のような不純物をドーピーングしたポリ
シリコンを用いることとする。
【００２２】その後、この第１導電膜１６上に第２導電
膜１７を成膜する。この第２導電膜１７は、例えばアル
ミニウムのように、上記第１導電膜１６をエッチングす
る際のエッチングマスクになりかつ配線主材料にもなり
得るものを用いることとする。
【００２３】以上までの各工程によって、基板１１上の
層間絶縁膜１３内に導電パターン１２に接続するプラグ
１５ａ，１５ｂを有すると共に、層間絶縁膜１３上に第
１導電膜１６及び第２導電膜１７を成膜してなる基体を
準備する。ここでは、上記基体を準備する工程を第１工
程とし、配線設計が決定する前に予めこの第１工程を実
施しておくこととする。そして、次の第２工程からが、
配線設計が決定した後に行う工程であり、ここで製造す
る半導体装置の実質的なＴＡＴを決定する工程になる。
【００２４】すなわち、第２工程では、図１（５）に示
すように、配線設計にしたがって、第２導電膜１７をパ
ターニングしてなる上層配線１７ａを形成する。ここで
は、リソグラフィー法によって第２導電膜１７上にレジ
ストパターン（図示省略）を形成し、このレジストパタ
ーンをマスクに用いて第２導電膜１７をエッチングする
ことによって、当該第２導電膜１７からなる上層配線１
７ａを形成する。
【００２５】またこの際、上記配線設計に基づいて、上
層配線と導電パターン１２との接続に用いられるプラグ
１５ａを使用プラグ１５ａとし、その他のプラグ１５ｂ
を不要プラグ１５ｂとする。そして、図２の平面図に示
すように、不要プラグ１５ｂの上方も上層配線１７ａの
形成領域に含めて上層配線１７ａのレイアウト設計を行
う。上層配線１７ａの線幅ｔ1 ，ｔ2 は、次に行われる
第１導電膜１６の等方性エッチングでこの第１導電膜１
６ａが使用プラグ１５ａ上に残り、かつその他の部分の
第１導電膜１６ａは除去されるような大きさに設定され
る。例えば、使用プラグ１５ａ上面の体面に第１導電膜
１６ａを残すには、使用プラグ１５ａの幅がＴであると
すると、ｔ1 −Ｔ＞ｔ2 の範囲でさらに合わせ余裕を加
味して上層配線１７ａの線幅ｔ1 ，ｔ2 を決める。
【００２６】その後、第３工程では、この図２と上記図
１（５）（図２におけるＡ−Ａ’断面）に示したよう
に、上層配線１７ａをマスクに用いて第１導電膜１６を
等方性エッチングする。この等方性エッチングを行うに
は、例えば反応性ガスにＣＦ4（４フッ化メタン）やＳ
Ｆ6 （６フッ化硫黄）のようなフッ素系のガスを用い、
エッチング雰囲気内圧力やその他のエッチング条件を適
宜選択することとする。これによって、使用プラグ１５
ａ上に第１導電膜１６を残してなる接続パッド１６ａを
形成すると共に、不要プラグ１５ｂ上に第１導電膜１６
を除去してなる空隙１８を形成する。
【００２７】尚、接続パッド１６ａ間の間隔（すなわち
空隙１８）が広く、この空隙１８部分における上層配線
１７ａの落下が懸念される場合には、不要プラグ１５ｂ
との絶縁性が保たれる位置に接続パッド１６ａと同様の
工程でダミーパッド１６ｂを形成するようにしても良
い。
【００２８】上記製造工程によって形成された半導体装
置は、基板１１の表面に配列形成された導電パターン１
２の全てにプラグ１５ａ，１５ｂが接続され、また、配
線設計に基づく使用プラグ１５ａと上層配線１７ａとの
間には第１導電膜１６からなる接続パッド１６ａが設け
られ、不要プラグ１５ｂと上層配線１７ａとの間には空
隙１８が設けられたものになる。したがって、この半導
体装置は、不要プラグ１５ｂの上方にも上層配線１７ａ
を配置した状態で、使用プラグ１５ａのみが上層配線１
７ａに接続されたものになる。
【００２９】しかも、上記半導体装置の製造方法では、
プラグ１５ａ，１５ｂの形成は、配線設計の決定前に行
われ、配線設計の決定後には上層配線１７ａの形成工程
のみが行われる。以上のことから、上層配線のレイアウ
ト面積を拡大することなく、配線設計決定後の製造工程
が削減されてＴＡＴの向上を図ることができる。
【００３０】（第２実施形態）図３（１）〜（４）は、
本発明の請求項２の製造方法を説明するための図であ
り、これらの図に基づいて請求項２記載の半導体装置の
製造方法の一例を説明する。ここで説明する半導体装置
の製造方法は、上記第１実施形態で説明した半導体装置
の製造工程の一部を変化させたものであり、以下のよう
に行う。
【００３１】先ず、図３（１）及び図３（２）に示す工
程を、上記第１実施形態で図１（１）及び図１（２）を
用いて説明したと同様に行い、基板１１表面に配列形成
された全ての導電パターン１２に達する接続孔１４を層
間絶縁膜１３に形成し、接続孔１４内を埋め込む状態で
層間絶縁膜１３上に高融点金属膜１５を成膜する。そし
て、接続孔１４内に埋め込まれた高融点金属膜１５部分
をプラグ１５ａ，１５ｂとし、プラグ１５ａ，１５ｂ及
び層間絶縁膜１３上に成膜された高融点金属膜１５部分
を第１導電膜３１とする。
【００３２】さらに、図２（３）に示す工程では、高融
点金属膜１５からなる第１導電膜３１上に第２導電膜１
７を成膜する。この第２導電膜１７は、例えばアルミニ
ウムのように、上記高融点金属からなる第１導電膜３１
をエッチングする際のエッチングマスクになりかつ配線
主材料にもなり得るものを用いることとする。以上まで
の工程が、上記第１実施形態に対して本第２実施形態の
特徴的な工程になる。
【００３３】以降、配線設計が決定した後、図３（４）
に示す第２工程及び第３工程を上記第１実施形態で図１
（５）及び図２を用いて説明したと同様に行い、第１導
電膜３１上に第２導電膜１７からなる上層配線１７ａを
形成する。これと共に、配線設計に基づく使用プラグ１
５ａ上に、第１導電膜３１（高融点金属膜１５）を残し
てなる接続パッド３１ａを形成すると共に、不要プラグ
１５ｂ上に第１導電膜３１を除去してなる空隙１８を形
成する。ただし、ここではアルミニウムからなる上層配
線１７ａをマスクに用いて高融点金属からなる第１導電
膜３１を等方性エッチングすることになる。この等方性
エッチングを行うには、例えば上記第１実施形態での等
方性エッチングと同様の反応性ガスを用い、エッチング
雰囲気内圧力やその他のエッチング条件を適宜選択する
こととする。また、必要に応じて、不要プラグ１５ｂと
の絶縁性が保たれる位置に、第１導電膜３１からなるダ
ミーパッド２１ｂを形成する。
【００３４】上記製造工程によって形成された半導体装
置は、上記第１実施形態と同様に不要プラグ１５ｂの上
方にも上層配線１７ａを配置した状態で、使用プラグ１
５ａのみが接続パッド３１ａを介して上層配線１７ａに
接続されたものになる。
【００３５】しかも、上記半導体装置の製造方法では、
上記第１実施形態の製造方法と同様に、不要プラグ１５
ｂの上方に上層配線１７ａを配置した状態で使用プラグ
１５ａのみが上層配線に接続され、プラグ１５ａ，１５
ｂの形成は配線設計の決定前に行われ、配線設計の決定
後には上層配線１７ａの形成工程のみが行われることに
なる。したがって、上層配線のレイアウト面積を拡大す
ることなく、配線設計決定後の製造工程が削減されてＴ
ＡＴの向上を図ることができる。さらに、第２実施形態
の製造方法では、プラグ１５ａ，１５ｂと第１導電膜３
１とを、高融点金属を用いて連続した成膜工程で形成す
ることから、プラグ１５ａ，１５ｂの形成から第１導電
膜３１の成膜までの工程を短縮することができる。
【００３６】（第３実施形態）図４（１）〜（４）は、
本発明の請求項３の製造方法を説明するための図であ
り、これらの図に基づいて請求項３記載の半導体装置の
製造方法の一例を説明する。
【００３７】先ず、図４（１）に示す第１工程では、上
記第１実施形態で図１（１）乃至図１（３）を用いて説
明したと同様の工程を行うことによって、基板１１表面
に配列形成された全ての導電パターン１２に達する接続
孔１４を層間絶縁膜１３に形成し、接続孔１４内を埋め
込む状態でプラグ１５ａ，１５ｂを形成する。以上まで
の工程によって、基板１１上の層間絶縁膜１３内に導電
パターン１２に接続するプラグ１５ａ，１５ｂを有する
基体を準備する。ここでは、上記基体を準備する工程を
第１工程とし、配線設計が決定する前に予めこの第１工
程を実行しておくこととする。そして、次の第２工程か
らが、配線設計が決定した後に行う工程であり、ここで
製造する半導体装置のＴＡＴを決定する工程になる。
【００３８】すなわち、第２工程では、先ず図４（２）
に示すように、層間絶縁膜１３及びプラグ１５ａ，１５
ｂ上を覆う様に絶縁膜４１を成膜する。次に、図４
（３）に示すように、配線設計にしたがって、この絶縁
膜４１をパターニングする。ここでは、複数のプラグ１
５ａ，１５ｂのうち上層配線と接続される使用プラグ１
５ａ上に開口部４１ａを有しその他の不要プラグ１５ｂ
上を覆う状態にこの絶縁膜４１をパターニングする。そ
して、リソグラフィー法によってこの絶縁膜４１上に形
成したレジストパターン（図示省略）をマスクに用いた
エッチングを行い、これによって、絶縁膜４１の使用プ
ラグ１５ａ上に開口部４１ａを設ける。
【００３９】その後、第３工程では、図３（４）に示す
ように、絶縁膜４１の開口部４１ａ内を含めた絶縁膜４
１上に例えばアルミニウムのような配線材料からなる導
電膜４２を成膜する。
【００４０】次に、第４工程では、配線設計にしたがっ
て、導電膜４２をパターニングしてなる上層配線４２ａ
を形成する。ここでは、リソグラフィー法によって導電
膜４２上にレジストパターン（図示省略）を形成し、こ
のレジストパターンをマスクに用いて導電膜４２をエッ
チングして当該導電膜４２からなる上層配線４２ａを形
成する。この上層配線４２ａは、配線設計にしたがっ
て、使用プラグ１５ａに接続されかつ不要プラグ１５ｂ
の上方も上層配線の形成領域に含めた形で形成される。
【００４１】上記製造工程によって形成された半導体装
置は、基板１１の表面に配列形成された導電パターン１
２の全てにプラグ１５ａ，１５ｂが接続され、また、配
線設計に基づく不要プラグ１５ｂと上層配線４２ａとの
間には絶縁膜４１が設けられ、使用プラグ１５ａと上層
配線４２ａとは絶縁膜４１の開口部４１ａの底面で接続
されたものになる。したがって、この半導体装置は、不
要プラグ１５ｂの上方にも上層配線４２ａを配置した状
態で、使用プラグ１５ａのみが上層配線４２ａに接続さ
れたものになる。
【００４２】しかも、上記半導体装置の製造方法では、
プラグの形成は、配線設計の決定前に行われ、配線設計
の決定後にはプラグの形成に係わる工程を行う必要はな
い。以上のことから、上層配線のレイアウト面積を拡大
することなく、配線設計決定後の製造工程が削減されて
ＴＡＴの向上を図ることができる。
【００４３】
【発明の効果】以上説明したように本発明の請求項１の
半導体装置の製造方法によれば、導電パターンに接続さ
れたプラグのうちの使用プラグ上にその他の不要プラグ
上よりも線幅が大きい上層配線を形成し、この上層配線
をマスクに用いて下層の第１導電膜を等方性エッチング
することで、使用プラグと上層配線との間には第１導電
膜からなる接続パッドを形成し、不要プラグと上層配線
との間に空隙を形成することが可能になる。このため、
不要プラグ上方に上層配線を配置した状態で、使用プラ
グのみを上層配線に接続させることができる。したがっ
て、プラグの形成を配線設計の決定前に行い、配線設計
の決定後には上層配線の形成工程のみが行うことが可能
になり、上層配線のレイアウト面積を拡大することなく
ゲートアレイ方式の半導体装置のＴＡＴを向上させるこ
とができる。
【００４４】また、本発明における請求項３の半導体装
置の製造方法によれば、導電パターンに接続されたプラ
グのうちの使用プラグ上に開口部を有しその他の不要プ
ラグ上を覆う絶縁膜を形成し、この上に上層配線を形成
することで、不要プラグ上方に上層配線を配置した状態
で、使用プラグのみを上層配線に接続させることができ
る。したがって、上記請求項１の方法と同様に、上層配
線のレイアウト面積を拡大することなくゲートアレイ方
式の半導体装置製造のＴＡＴを向上させることができ
る。
【００４５】さらに、本発明の請求項４の半導体装置に
よれば、基板表面に配列された導電パターンに接続され
たプラグのうち、使用プラグと上層配線との間に接続パ
ッドを設け、不要プラグと上層配線との間に空隙を設け
たことで、不要プラグの上方も上層配線の配置領域にす
ることができる。したがって、各導電パターンにプラグ
が接続されたゲートアレイ方式の半導体装置において、
層間絶縁膜上方における配線設計のレイアウト面積が確
保される。
【００４６】また、請求項５の半導体装置によれば、基
板表面に配列された導電パターンに接続されたプラグの
うち使用プラグ上に開口部を有し不要プラグ上を覆う状
態の絶縁膜を、これらのプラグが形成された層間絶縁膜
と上層配線との間に設けたことで、不要プラグの上方も
上層配線の配置領域にすることができる。したがって、
上記請求項４の半導体装置と同様に、各導電パターンに
プラグが接続されたゲートアレイ方式の半導体装置にお
いて、層間絶縁膜上方における配線設計のレイアウト面
積が確保される。
【図面の簡単な説明】
【図１】第１実施形態を説明する製造工程図である。
【図２】第１実施形態を説明する平面図である。
【図３】第２実施形態を説明する製造工程図である。
【図４】第３実施形態を説明する製造工程図である。
【符号の説明】
１１ 基板 １２ 導電パターン １３ 層間絶縁膜 １４ 接続孔 １５ａ 使用プラグ １５ｂ 不要プラグ １６，３１ 第１導電膜 １６ａ，３１ａ 接続パッド １７ 第２導電膜 １７ａ，４２ａ 上層配線 １８ 空隙 ４１ 絶縁膜 ４１ａ 開口部 ４２ 導電膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面に導電パターンを配列してなる基板
    と、前記導電パターンを覆う様に前記基板上に成膜され
    た層間絶縁膜と、前記各導電パターンに達する様に前記
    層間絶縁膜に形成された接続孔と、当該各接続孔内に形
    成されたプラグと、前記層間絶縁膜と前記プラグとの上
    面に成膜された第１導電膜と、当該第１導電膜上に成膜
    された第２導電膜とを備えた基体を準備する第１工程
    と、 配線設計が決定した後、前記プラグのうち前記配線設計
    に基づいて上層配線と電気的に接続される使用プラグ上
    の線幅がその他の不要プラグ上の線幅よりも大きくなる
    ように前記第２導電膜をパターニングし、当該第２導電
    膜からなる前記上層配線を形成する第２工程と、 前記上層配線をマスクに用いて前記第１導電膜を等方性
    エッチングすることによって、前記使用プラグと前記上
    層配線との間に前記第１導電膜を残してなる接続パッド
    を形成すると共に前記不要プラグと当該上層配線との間
    に当該第１導電膜を除去してなる空隙を形成する第３工
    程と、 を行うことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、 前記プラグと前記第１導電膜とは、連続した成膜で形成
    された同一材料からなること、 を行うことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 表面に導電パターンを配列してなる基板
    と、前記導電パターンを覆う様に前記基板上に成膜され
    た層間絶縁膜と、前記各導電パターンに達する様に前記
    層間絶縁膜に形成された接続孔と、当該各接続孔内に形
    成されたプラグとを備えた基体を準備する第１工程と、 配線設計が決定した後、前記プラグのうち前記配線設計
    に基づいて上層配線と接続される使用プラグ上に開口部
    を有しその他の不要プラグ上を覆う絶縁膜を形成する第
    ２工程と、 前記層間絶縁膜、前記絶縁膜及び前記使用プラグを覆う
    導電膜を成膜する第３工程と、 前記導電膜をパターニングして前記使用プラグに接続さ
    れる前記上層配線を形成する第４工程と、 を行うことを特徴とする半導体装置の製造方法。
  4. 【請求項４】 表面に導電パターンを配列してなる基板
    と、前記導電パターンを覆う様に前記基板上に成膜され
    た層間絶縁膜と、前記各導電パターンに達する様に前記
    層間絶縁膜に形成された接続孔と、当該各接続孔内に形
    成されたプラグと、当該各プラグが形成された層間絶縁
    膜の上方に設けられた上層配線とを備えた半導体装置に
    おいて、 前記プラグのうちの一部のプラグである使用プラグと前
    記上層配線との間には接続パッドが設けられ、 前記プラグのうちの使用プラグ以外の不要プラグと前記
    上層配線との間には空隙が設けられたこと、 を特徴とする半導体装置。
  5. 【請求項５】 表面に導電パターンを配列してなる基板
    と、前記導電パターンを覆う様に前記基板上に成膜され
    た層間絶縁膜と、前記各導電パターンに達する様に前記
    層間絶縁膜に形成された接続孔と、当該各接続孔内に形
    成されたプラグと、当該各プラグが形成された層間絶縁
    膜の上方に設けられた上層配線とを備えた半導体装置に
    おいて、 前記層間絶縁膜と前記上層配線との間には、前記プラグ
    のうちの一部のプラグである使用プラグ上に開口部を有
    しその他の不要プラグ上を覆う状態の絶縁膜が設けられ
    たこと、 を特徴とする半導体装置。
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