JPH10294444A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10294444A JPH10294444A JP9104531A JP10453197A JPH10294444A JP H10294444 A JPH10294444 A JP H10294444A JP 9104531 A JP9104531 A JP 9104531A JP 10453197 A JP10453197 A JP 10453197A JP H10294444 A JPH10294444 A JP H10294444A
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- semiconductor device
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- semiconductor chip
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/40—Arrangements for protection of devices protecting against tampering, e.g. unauthorised inspection or reverse engineering
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/922—Active solid-state devices, e.g. transistors, solid-state diodes with means to prevent inspection of or tampering with an integrated circuit, e.g. "smart card", anti-tamper
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 紫外線など光の進入を遮断する遮断層が形成
されている半導体チップにおいて、その半導体チップを
構成する集積回路に、遮断層の破損により光が照射され
た状態を、電気的に検出できるようにする。 【解決手段】 半導体チップ１上には、集積回路として
ＥＥＰＲＯＭ２およびランダム回路３が形成されてい
る。そして、そのＥＥＰＲＯＭ２いおよびランダム回路
３上に、例えばＡｌからなる保護配線層４ａ，４ｂを形
成する。
されている半導体チップにおいて、その半導体チップを
構成する集積回路に、遮断層の破損により光が照射され
た状態を、電気的に検出できるようにする。 【解決手段】 半導体チップ１上には、集積回路として
ＥＥＰＲＯＭ２およびランダム回路３が形成されてい
る。そして、そのＥＥＰＲＯＭ２いおよびランダム回路
３上に、例えばＡｌからなる保護配線層４ａ，４ｂを形
成する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば、集積回
路上部に保護配線層を備えた半導体チップからなる半導
体装置に関する。
路上部に保護配線層を備えた半導体チップからなる半導
体装置に関する。
【０００２】
【従来の技術】例えば通信機能を重視した携帯型のコン
ピュータにおける外部記憶装置として、現在、電気的に
書き込み及び消去可能な不揮発性メモリ（ＥＥＰＲＯ
Ｍ）が用いられるようになってきている。このＥＥＰＲ
ＯＭの基本的なセルは、例えば、図３に示すような構成
となっている。すなわち、ｐ形の半導体基板３０１上の
フィールド酸化膜３０２で区画された領域に、ソース３
０３およびドレイン３０４が配置されている。そして、
その上にゲート絶縁膜３０５を介して、周囲から電気的
に絶縁されたフローティングゲート３０６が形成され、
その上に絶縁膜３０７を介して制御ゲート３０８が形成
された構成となっている。なお、フローティングゲート
３０６および制御ゲート３０８は、高濃度に不純物が導
入されたポリシリコンから構成されているものである。
ピュータにおける外部記憶装置として、現在、電気的に
書き込み及び消去可能な不揮発性メモリ（ＥＥＰＲＯ
Ｍ）が用いられるようになってきている。このＥＥＰＲ
ＯＭの基本的なセルは、例えば、図３に示すような構成
となっている。すなわち、ｐ形の半導体基板３０１上の
フィールド酸化膜３０２で区画された領域に、ソース３
０３およびドレイン３０４が配置されている。そして、
その上にゲート絶縁膜３０５を介して、周囲から電気的
に絶縁されたフローティングゲート３０６が形成され、
その上に絶縁膜３０７を介して制御ゲート３０８が形成
された構成となっている。なお、フローティングゲート
３０６および制御ゲート３０８は、高濃度に不純物が導
入されたポリシリコンから構成されているものである。
【０００３】以上のような構成において、フローティン
グゲート３０６とドレイン３０４の間のゲート絶縁膜３
０５は、一部が１０ｎｍ程度に薄く形成されており、制
御ゲート３０８にドレイン３０４より十分高い正の電圧
を加えると、電子がドレイン３０４からフローティング
ゲート３０６に入る。これを消去とする。以上のことに
対して、制御ゲート３０８に加える電圧の極性を変えれ
ば、フローティングゲート３０６に入っていた電子は、
ドレイン３０４に抜けていくことになる。これを書き込
みとする。なお、上述した薄いゲート絶縁膜３０５を通
過する電子の流れは、トンネル現象によるものである。
グゲート３０６とドレイン３０４の間のゲート絶縁膜３
０５は、一部が１０ｎｍ程度に薄く形成されており、制
御ゲート３０８にドレイン３０４より十分高い正の電圧
を加えると、電子がドレイン３０４からフローティング
ゲート３０６に入る。これを消去とする。以上のことに
対して、制御ゲート３０８に加える電圧の極性を変えれ
ば、フローティングゲート３０６に入っていた電子は、
ドレイン３０４に抜けていくことになる。これを書き込
みとする。なお、上述した薄いゲート絶縁膜３０５を通
過する電子の流れは、トンネル現象によるものである。
【０００４】そして、フローティングゲートに電子が入
っていないときは、トランジスタはオンになる。これに
対して、フローティングゲートに電子が多く入っている
ときは、フローティングゲート中の電子の負電荷によっ
て、ソース・ドレイン間にチャネルが誘起されにくくな
り、トランジスタはオンにならない。これら２つのオン
・オフ状態が、「０」，「１」に対応する。
っていないときは、トランジスタはオンになる。これに
対して、フローティングゲートに電子が多く入っている
ときは、フローティングゲート中の電子の負電荷によっ
て、ソース・ドレイン間にチャネルが誘起されにくくな
り、トランジスタはオンにならない。これら２つのオン
・オフ状態が、「０」，「１」に対応する。
【０００５】以上示したように、ＥＥＰＲＯＭは、個々
のメモリセルの書き込み，消去が、電気的に行えるとい
う利点がある。しかしながら、このＥＥＰＲＯＭは、蓄
えられたデータが、紫外線の照射によって自然に消去さ
れてしまうという問題がある。このため、従来では、文
献（実開平５−３８９１５号公報）に示されているよう
に、ＥＥＰＲＯＭセル上に遮光膜を備えて、データの消
去の原因となる紫外線の進入を遮断するようにしてい
る。図４は、この遮光膜が配置された状態の１例を示す
平面図であり、集積回路が形成された半導体チップ４０
１上のＥＥＰＲＯＭ４０２の領域には、メモリセルごと
に、その上に紫外線遮断層４０３を配置するようにして
いる。
のメモリセルの書き込み，消去が、電気的に行えるとい
う利点がある。しかしながら、このＥＥＰＲＯＭは、蓄
えられたデータが、紫外線の照射によって自然に消去さ
れてしまうという問題がある。このため、従来では、文
献（実開平５−３８９１５号公報）に示されているよう
に、ＥＥＰＲＯＭセル上に遮光膜を備えて、データの消
去の原因となる紫外線の進入を遮断するようにしてい
る。図４は、この遮光膜が配置された状態の１例を示す
平面図であり、集積回路が形成された半導体チップ４０
１上のＥＥＰＲＯＭ４０２の領域には、メモリセルごと
に、その上に紫外線遮断層４０３を配置するようにして
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ように紫外線遮断層を形成しておくだけでは、その紫外
線遮断層が何らかの原因で破損などした場合、その状態
が外観上観察するまでは認知されないため、記憶されて
いるデータの信頼性が保証できないという問題があっ
た。すなわち、紫外線遮断層が破損している場合、その
破損領域から紫外線がＥＥＰＲＯＭセルに照射され、保
持されているデータが破壊されることになる。ここで、
紫外線遮断層の破損状態は、ＥＥＰＲＯＭで構成してい
る集積回路を備えた半導体チップを外観上観察すれば検
出することができる。しかし、その半導体チップがデー
タ通信機器等に組み込まれている場合など、ＥＥＰＲＯ
Ｍの状態が常に外からは観察不可能な場合が多い。
ように紫外線遮断層を形成しておくだけでは、その紫外
線遮断層が何らかの原因で破損などした場合、その状態
が外観上観察するまでは認知されないため、記憶されて
いるデータの信頼性が保証できないという問題があっ
た。すなわち、紫外線遮断層が破損している場合、その
破損領域から紫外線がＥＥＰＲＯＭセルに照射され、保
持されているデータが破壊されることになる。ここで、
紫外線遮断層の破損状態は、ＥＥＰＲＯＭで構成してい
る集積回路を備えた半導体チップを外観上観察すれば検
出することができる。しかし、その半導体チップがデー
タ通信機器等に組み込まれている場合など、ＥＥＰＲＯ
Ｍの状態が常に外からは観察不可能な場合が多い。
【０００７】このような場合、たとえ、紫外線遮断層に
破損が生じており、そのためにデータが破壊されていて
も、その状態を検知することができず、異常なデータを
用いた情報処理が行われることになる。また、紫外線遮
断層は、ワード線などの上に配置されているため、その
破損により、ＥＥＰＲＯＭを構成する上層配線の破損や
断線を引き起こしている場合もある。このような状態
も、上述のことにより検知することができず、この半導
体チップを用いた機器の誤動作を起こす原因となる。
破損が生じており、そのためにデータが破壊されていて
も、その状態を検知することができず、異常なデータを
用いた情報処理が行われることになる。また、紫外線遮
断層は、ワード線などの上に配置されているため、その
破損により、ＥＥＰＲＯＭを構成する上層配線の破損や
断線を引き起こしている場合もある。このような状態
も、上述のことにより検知することができず、この半導
体チップを用いた機器の誤動作を起こす原因となる。
【０００８】この発明は、以上のような問題点を解消す
るためになされたものであり、紫外線など光の進入を遮
断する遮断層が形成されている半導体チップにおいて、
その半導体チップを構成する集積回路に、遮断層の破損
により光が照射された状態を、電気的に検出できるよう
にすることを目的とする。
るためになされたものであり、紫外線など光の進入を遮
断する遮断層が形成されている半導体チップにおいて、
その半導体チップを構成する集積回路に、遮断層の破損
により光が照射された状態を、電気的に検出できるよう
にすることを目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体装置
は、集積回路が形成された半導体チップと、その半導体
チップ上に配置して集積回路が動作するときには電源が
供給されて光を遮断して導電性を有する材料から構成さ
れた保護配線層と、その保護配線層に印加されている電
圧を検出し、その電圧が保護配線層が所望の状態に形成
された状態で保護配線層に電源による電圧が印加されて
いるときとは、異なる状態を異常信号として検出する故
障検出回路とを備えるようにした。そして、保護配線層
は、続している配線が、半導体チップ上の所定領域に連
微細な間隔で敷き詰められた状態となっているようにし
た。このように構成したので、集積回路への光の進入
が、保護配線層により遮られる。
は、集積回路が形成された半導体チップと、その半導体
チップ上に配置して集積回路が動作するときには電源が
供給されて光を遮断して導電性を有する材料から構成さ
れた保護配線層と、その保護配線層に印加されている電
圧を検出し、その電圧が保護配線層が所望の状態に形成
された状態で保護配線層に電源による電圧が印加されて
いるときとは、異なる状態を異常信号として検出する故
障検出回路とを備えるようにした。そして、保護配線層
は、続している配線が、半導体チップ上の所定領域に連
微細な間隔で敷き詰められた状態となっているようにし
た。このように構成したので、集積回路への光の進入
が、保護配線層により遮られる。
【００１０】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この発明の第１の実施の形
態における半導体装置の構成を示す構成図である。図１
（ａ）に示すように、半導体チップ１上には、集積回路
としてＥＥＰＲＯＭ２およびランダム回路３が形成され
ている。そして、この実施の形態の半導体装置では、そ
のＥＥＰＲＯＭ２いおよびランダム回路３上に、例えば
Ａｌからなる保護配線層４ａ，４ｂを形成するようにし
ている。なお、保護配線層４ａ，４ｂを構成する材料は
Ａｌに限るものではなく、ＣｕやＴｉなど他の金属材料
を用いるようにしてもよい。すなわち、保護配線層４
ａ，４ｂは、光を遮断し、かつ、導電性を有していれば
よい。
参照して説明する。図１は、この発明の第１の実施の形
態における半導体装置の構成を示す構成図である。図１
（ａ）に示すように、半導体チップ１上には、集積回路
としてＥＥＰＲＯＭ２およびランダム回路３が形成され
ている。そして、この実施の形態の半導体装置では、そ
のＥＥＰＲＯＭ２いおよびランダム回路３上に、例えば
Ａｌからなる保護配線層４ａ，４ｂを形成するようにし
ている。なお、保護配線層４ａ，４ｂを構成する材料は
Ａｌに限るものではなく、ＣｕやＴｉなど他の金属材料
を用いるようにしてもよい。すなわち、保護配線層４
ａ，４ｂは、光を遮断し、かつ、導電性を有していれば
よい。
【００１１】また、図１（ｂ）は、図１のＥＥＰＲＯＭ
２の一部における断面を示すものである。この図１
（ｂ）を用いてＥＥＰＲＯＭの概略構成を説明すると、
まず、ｐ形の半導体基板１０１上のフィールド酸化膜１
０２で区画された領域に、ソース１０３およびドレイン
１０４が配置されている。そして、その上にゲート絶縁
膜１０５を介して、周囲から電気的に絶縁されたフロー
ティングゲート１０６が形成され、その上に絶縁膜１０
７を介して制御ゲート１０８が形成された構成となって
いる。なお、フローティングゲート１０６および制御ゲ
ート１０８は、高濃度に不純物が導入されたポリシリコ
ンから構成されているものである。
２の一部における断面を示すものである。この図１
（ｂ）を用いてＥＥＰＲＯＭの概略構成を説明すると、
まず、ｐ形の半導体基板１０１上のフィールド酸化膜１
０２で区画された領域に、ソース１０３およびドレイン
１０４が配置されている。そして、その上にゲート絶縁
膜１０５を介して、周囲から電気的に絶縁されたフロー
ティングゲート１０６が形成され、その上に絶縁膜１０
７を介して制御ゲート１０８が形成された構成となって
いる。なお、フローティングゲート１０６および制御ゲ
ート１０８は、高濃度に不純物が導入されたポリシリコ
ンから構成されているものである。
【００１２】以上のような構成において、フローティン
グゲート１０６とドレイン１０４の間のゲート絶縁膜１
０５の一部は、１０ｎｍ程度に薄く形成されている。そ
して、制御ゲート１０８にドレイン１０４より十分高い
正の電圧を加えると、その薄いゲート絶縁膜１０５の領
域において、電子がドレイン１０４からフローティング
ゲート１０６に入る。これが消去になる。以上のことに
対して、制御ゲート１０８に加える電圧の極性を変えれ
ば、フローティングゲート１０６に入っていた電子は、
ドレイン１０４に抜けていくことになる。これが書き込
みになる。
グゲート１０６とドレイン１０４の間のゲート絶縁膜１
０５の一部は、１０ｎｍ程度に薄く形成されている。そ
して、制御ゲート１０８にドレイン１０４より十分高い
正の電圧を加えると、その薄いゲート絶縁膜１０５の領
域において、電子がドレイン１０４からフローティング
ゲート１０６に入る。これが消去になる。以上のことに
対して、制御ゲート１０８に加える電圧の極性を変えれ
ば、フローティングゲート１０６に入っていた電子は、
ドレイン１０４に抜けていくことになる。これが書き込
みになる。
【００１３】そして、この上に層間絶縁膜１０９，１１
０を介して、保護配線層４ａ，４ｂが形成されたものと
なっている。この保護配線層４ａ，４ｂは、図１（ａ）
に示すように、それぞれ一端が電源ＶＤＤに接続され、
他端は抵抗５ａ，５ｂを介して接地６に接続している。
そして、この保護配線層４ａ，４ｂは、隣に配置された
配線同士が接触することなく、ＥＥＰＲＯＭ２，ランダ
ム回路３上の所望とする領域をほぼ覆い隠すように形成
されている。このため、覆い隠している領域の下には、
光がほとんど入らない状態となっている。また、例え
ば、保護配線層４ａのＥＥＰＲＯＭ２上の部分から抵抗
５ａまでの間に、故障検出回路７が接続している。これ
は、保護配線層４ｂにおいても同様である。そして、故
障検出回路７の出力は、故障状態記憶部８に記憶され
る。
０を介して、保護配線層４ａ，４ｂが形成されたものと
なっている。この保護配線層４ａ，４ｂは、図１（ａ）
に示すように、それぞれ一端が電源ＶＤＤに接続され、
他端は抵抗５ａ，５ｂを介して接地６に接続している。
そして、この保護配線層４ａ，４ｂは、隣に配置された
配線同士が接触することなく、ＥＥＰＲＯＭ２，ランダ
ム回路３上の所望とする領域をほぼ覆い隠すように形成
されている。このため、覆い隠している領域の下には、
光がほとんど入らない状態となっている。また、例え
ば、保護配線層４ａのＥＥＰＲＯＭ２上の部分から抵抗
５ａまでの間に、故障検出回路７が接続している。これ
は、保護配線層４ｂにおいても同様である。そして、故
障検出回路７の出力は、故障状態記憶部８に記憶され
る。
【００１４】以上示した構成としているので、保護配線
層４ａ，４ｂには、半導体装置が動作しているときには
常に、電源ＶＤＤが印加された状態となっており、その
電位は抵抗５ａ，５ｂによって規定される電位（正常電
位）に保たれている。このため、例えば、保護配線層４
ａに断線が生じると、その断線部分と抵抗５ａとの間の
電位は、上述した正常電位とは異なものとなる（異常電
位）。同様に、保護配線層４ｂに断線が生じると、その
断線部分と抵抗５ｂとの間の電位は、上述した正常電位
とは異なり異常電位となる。そして、故障検出回路７で
は、それら電位を監視し、そのどちらか１つでも異常電
位（異常信号）を検出したときには、故障検出信号を出
力する。そして、この故障検出回路７から出力された故
障検出信号は、故障状態記憶部８に記憶される。
層４ａ，４ｂには、半導体装置が動作しているときには
常に、電源ＶＤＤが印加された状態となっており、その
電位は抵抗５ａ，５ｂによって規定される電位（正常電
位）に保たれている。このため、例えば、保護配線層４
ａに断線が生じると、その断線部分と抵抗５ａとの間の
電位は、上述した正常電位とは異なものとなる（異常電
位）。同様に、保護配線層４ｂに断線が生じると、その
断線部分と抵抗５ｂとの間の電位は、上述した正常電位
とは異なり異常電位となる。そして、故障検出回路７で
は、それら電位を監視し、そのどちらか１つでも異常電
位（異常信号）を検出したときには、故障検出信号を出
力する。そして、この故障検出回路７から出力された故
障検出信号は、故障状態記憶部８に記憶される。
【００１５】従って、この実施の形態によれば、保護配
線層４ａ，４ｂによりＥＥＰＲＯＭ２，ランダム回路３
が光照射から保護されることになる。このため、例え
ば、ＥＥＰＲＯＭ２においては、記録されているデータ
を光照射による消去から保護することが可能となる。そ
して、この実施の形態によれば、保護配線層４ａ，４ｂ
に破損が生じ、この破損個所からの光照射により、記録
されているデータに異常が発生したことが、外観上の観
察を行わなくても検出することができる。すなわち、保
護配線層４ａ，４ｂに破損が生じれば、上述したよう
に、故障検出回路７から故障検出信号が出力され、これ
が故障状態記憶部８に記憶される。従って、この故障状
態記憶部８の記憶内容を確認すれば、そのデータ異常を
検出することが可能となる。
線層４ａ，４ｂによりＥＥＰＲＯＭ２，ランダム回路３
が光照射から保護されることになる。このため、例え
ば、ＥＥＰＲＯＭ２においては、記録されているデータ
を光照射による消去から保護することが可能となる。そ
して、この実施の形態によれば、保護配線層４ａ，４ｂ
に破損が生じ、この破損個所からの光照射により、記録
されているデータに異常が発生したことが、外観上の観
察を行わなくても検出することができる。すなわち、保
護配線層４ａ，４ｂに破損が生じれば、上述したよう
に、故障検出回路７から故障検出信号が出力され、これ
が故障状態記憶部８に記憶される。従って、この故障状
態記憶部８の記憶内容を確認すれば、そのデータ異常を
検出することが可能となる。
【００１６】なお、上述した故障検出回路７および故障
状態記憶部８は、次に示す構成としてもよい。例えば、
故障検出回路７を２つの入力信号をそれぞれ反転させる
反転回路と、それらの「ＯＲ」をとるＯＲ回路で構成
し、故障状態記憶部８をフリップフロップで構成するよ
うにしてもよい。このように構成することで、保護配線
層４ａ，４ｂに断線がなければ、ＯＲ回路の２つの入力
は「Ｌｏｗ」となり、フリップフロップも「Ｌｏｗ」レ
ベルとなる。これに対して、保護配線層４ａ，４ｂどち
らかに断線があれば、ＯＲ回路の２つの入力のどちらか
は「Ｈｉｇｈ」となり、フリップフロップも「Ｈｉｇ
ｈ」レベルとなり、これが保持される。
状態記憶部８は、次に示す構成としてもよい。例えば、
故障検出回路７を２つの入力信号をそれぞれ反転させる
反転回路と、それらの「ＯＲ」をとるＯＲ回路で構成
し、故障状態記憶部８をフリップフロップで構成するよ
うにしてもよい。このように構成することで、保護配線
層４ａ，４ｂに断線がなければ、ＯＲ回路の２つの入力
は「Ｌｏｗ」となり、フリップフロップも「Ｌｏｗ」レ
ベルとなる。これに対して、保護配線層４ａ，４ｂどち
らかに断線があれば、ＯＲ回路の２つの入力のどちらか
は「Ｈｉｇｈ」となり、フリップフロップも「Ｈｉｇ
ｈ」レベルとなり、これが保持される。
【００１７】そして、このフリップフロップが「Ｌｏ
ｗ」，「Ｈｉｇｈ」どちらの状態となっているかを確認
することで、図１の半導体装置に異常が発生しているか
どうかを確認することができる。また、このフリップフ
ロップが「Ｈｉｇｈ」レベルの時は、図１の半導体装置
が動作できないようにしてもよい。また、そのフリップ
フロップの出力先にリセット回路を接続し、フリップフ
ロップが「Ｈｉｇｈ」レベルの時は、図１の半導体装置
が常に初期化動作を行うような状態となるようにしても
よい。すなわち、その半導体装置に異常が発生している
ときは、その半導体装置の使用が不可能な状態とするよ
うにしてもよい。このようにすることで、この半導体装
置が接続されている機器の故障などを防ぐことができ
る。
ｗ」，「Ｈｉｇｈ」どちらの状態となっているかを確認
することで、図１の半導体装置に異常が発生しているか
どうかを確認することができる。また、このフリップフ
ロップが「Ｈｉｇｈ」レベルの時は、図１の半導体装置
が動作できないようにしてもよい。また、そのフリップ
フロップの出力先にリセット回路を接続し、フリップフ
ロップが「Ｈｉｇｈ」レベルの時は、図１の半導体装置
が常に初期化動作を行うような状態となるようにしても
よい。すなわち、その半導体装置に異常が発生している
ときは、その半導体装置の使用が不可能な状態とするよ
うにしてもよい。このようにすることで、この半導体装
置が接続されている機器の故障などを防ぐことができ
る。
【００１８】ところで、上記実施の形態においては、保
護配線層を構成する個々の配線が、同一方向に長く形成
するようにしているが、これに限るものではなく、図２
（ａ）に示すように、螺旋状とした保護配線層２０１を
形成するようにしてもよい。ここで、上述したように、
この保護配線層２０１の一端に電源を接続し、他端は故
障検出回路へと接続する必要がある。従って、図２
（ａ）に示すように、保護配線層２０１はその中心部よ
り、絶縁膜を介して形成されている配線２０２を引き出
す必要がある。
護配線層を構成する個々の配線が、同一方向に長く形成
するようにしているが、これに限るものではなく、図２
（ａ）に示すように、螺旋状とした保護配線層２０１を
形成するようにしてもよい。ここで、上述したように、
この保護配線層２０１の一端に電源を接続し、他端は故
障検出回路へと接続する必要がある。従って、図２
（ａ）に示すように、保護配線層２０１はその中心部よ
り、絶縁膜を介して形成されている配線２０２を引き出
す必要がある。
【００１９】また、図２（ｂ）に示すように、保護配線
層２０３が、配線の方向が直行するように配置した２層
構成となっていてもよい。この場合、この保護配線層２
０３は、下層に配置する保護配線層２０３ａと、その上
層に絶縁膜を介して配置する保護配線層２０３ｂとが、
コンタクト２０３ｃを介して接続された構造となってい
る。このように保護配線層２０３を構成することで、よ
り遮光性を高めることが可能となる。
層２０３が、配線の方向が直行するように配置した２層
構成となっていてもよい。この場合、この保護配線層２
０３は、下層に配置する保護配線層２０３ａと、その上
層に絶縁膜を介して配置する保護配線層２０３ｂとが、
コンタクト２０３ｃを介して接続された構造となってい
る。このように保護配線層２０３を構成することで、よ
り遮光性を高めることが可能となる。
【００２０】
【発明の効果】以上説明したように、この発明では、集
積回路が形成された半導体チップと、その半導体チップ
上に配置して集積回路が動作するときには電源が供給さ
れ、光を遮断して導電性を有する材料から構成された保
護配線層と、その保護配線層に印加されている電圧を検
出し、その電圧が保護配線層が所望の状態に形成された
状態で保護配線層に電源による電圧が印加されていると
きとは異なる状態を異常信号として検出する故障検出回
路とを備え、保護配線層は、連続している配線が、半導
体チップ上の所定領域に微細な間隔で敷き詰められた状
態となっているようにした。すなわち、この発明によれ
ば、集積回路への光の進入が、保護配線層により遮られ
る構成となっている。従って、この発明によれば、保護
配線層が破損などすると、それが故障検出回路に検出さ
れるので、保護配線層の破損により集積回路へ光が照射
された状態などが、電気的に検出することができる。
積回路が形成された半導体チップと、その半導体チップ
上に配置して集積回路が動作するときには電源が供給さ
れ、光を遮断して導電性を有する材料から構成された保
護配線層と、その保護配線層に印加されている電圧を検
出し、その電圧が保護配線層が所望の状態に形成された
状態で保護配線層に電源による電圧が印加されていると
きとは異なる状態を異常信号として検出する故障検出回
路とを備え、保護配線層は、連続している配線が、半導
体チップ上の所定領域に微細な間隔で敷き詰められた状
態となっているようにした。すなわち、この発明によれ
ば、集積回路への光の進入が、保護配線層により遮られ
る構成となっている。従って、この発明によれば、保護
配線層が破損などすると、それが故障検出回路に検出さ
れるので、保護配線層の破損により集積回路へ光が照射
された状態などが、電気的に検出することができる。
【図１】 この発明の第１の実施の形態における半導体
装置の構成を示す構成図である。
装置の構成を示す構成図である。
【図２】 保護配線層の構成を示す平面図である。
【図３】 ＥＥＰＲＯＭの基本的なセルの一部を示す断
面図である。
面図である。
【図４】 ＥＥＰＲＯＭ上に遮光膜が配置された状態の
１例を示す平面図である。
１例を示す平面図である。
１０１…半導体基板、１０２…フィールド酸化膜、１０
３…ソース、１０４…ドレイン、１０５…ゲート絶縁
膜、１０６…フローティングゲート、１０７…絶縁膜、
１０８…制御ゲート、１０９，１１０…層間絶縁膜。
３…ソース、１０４…ドレイン、１０５…ゲート絶縁
膜、１０６…フローティングゲート、１０７…絶縁膜、
１０８…制御ゲート、１０９，１１０…層間絶縁膜。
Claims (6)
- 【請求項１】 集積回路が形成された半導体チップと、 前記半導体チップ上に配置して前記集積回路が動作する
ときには電源が供給され、光を遮断して導電性を有する
材料から構成された保護配線層と、 前記保護配線層に印加されている電圧を検出し、その電
圧が、前記保護配線層が所望の状態に形成された状態で
前記保護配線層に前記電源による電圧が印加されている
ときとは異なる状態を異常信号として検出する故障検出
回路と、 を備え、 前記保護配線層は、連続している配線が、前記半導体チ
ップ上の所定領域に微細な間隔で敷き詰められた状態で
あることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記故障検出回路が検出した異常信号を記憶する故障状
態記憶部を備えたことを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 異常信号が前記故障検出回路により検出されると、前記
集積回路の動作が停止されることを特徴とする半導体装
置。 - 【請求項４】 請求項２記載の半導体装置において、 前記故障状態記憶部に異常信号が記憶されていると、前
記集積回路の動作が停止されることを特徴とする半導体
装置。 - 【請求項５】 請求項１記載の半導体装置において、 前記保護配線層は、絶縁膜を介して配置して２層以上備
え、それぞれの層における配線の延びる方向が互いに異
なっていることを特徴とする半導体装置。 - 【請求項６】 請求項１〜５いずれか１項記載の半導体
装置において、 前記集積回路中に電気的に書き込み及び消去可能な不揮
発性メモリが備えられていることを特徴とする半導体装
置。
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|---|---|---|---|
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| KR1019980014189A KR100281206B1 (ko) | 1997-04-22 | 1998-04-21 | 반도체 장치 |
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| JPH10294444A true JPH10294444A (ja) | 1998-11-04 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100718622B1 (ko) * | 2004-09-10 | 2007-05-16 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| JP2007535022A (ja) * | 2003-12-29 | 2007-11-29 | コミツサリア タ レネルジー アトミーク | 機密データを含む集積回路チップの保護 |
Families Citing this family (14)
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|---|---|---|---|---|
| US6879340B1 (en) * | 1998-08-19 | 2005-04-12 | Micron Technology Inc. | CMOS imager with integrated non-volatile memory |
| US6289455B1 (en) * | 1999-09-02 | 2001-09-11 | Crypotography Research, Inc. | Method and apparatus for preventing piracy of digital content |
| FR2801999A1 (fr) * | 1999-12-01 | 2001-06-08 | Gemplus Card Int | Procede de protection physique de puces electroniques et dispositifs electroniques ainsi proteges |
| JP4212255B2 (ja) * | 2001-03-30 | 2009-01-21 | 株式会社東芝 | 半導体パッケージ |
| DE10140045B4 (de) | 2001-08-16 | 2006-05-04 | Infineon Technologies Ag | IC-Chip mit Schutzstruktur |
| KR20040060993A (ko) * | 2001-11-28 | 2004-07-06 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 장치, 시스템, 카드, 반도체 장치 초기화 방법,반도체 장치 신뢰성 조사 방법, 반도체 장치 식별 방법 |
| US6940111B2 (en) * | 2002-11-29 | 2005-09-06 | Infineon Technologies Aktiengesellschaft | Radiation protection in integrated circuits |
| CN100365786C (zh) * | 2002-12-31 | 2008-01-30 | 上海贝岭股份有限公司 | 双极集成电路中硅材料质量的检测方法 |
| JP2004221234A (ja) * | 2003-01-14 | 2004-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6998654B2 (en) * | 2003-02-04 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device |
| JP4748929B2 (ja) * | 2003-08-28 | 2011-08-17 | パナソニック株式会社 | 保護回路および半導体装置 |
| JP4758621B2 (ja) * | 2003-08-28 | 2011-08-31 | パナソニック株式会社 | 基本セル、端部セル、配線形状、配線方法、シールド線の配線構造 |
| JP2006228910A (ja) * | 2005-02-16 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| CN103779334B (zh) * | 2012-10-23 | 2016-12-21 | 北京同方微电子有限公司 | 一种用于智能卡的有源防护装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856355A (ja) * | 1981-09-30 | 1983-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| US4519050A (en) * | 1982-06-17 | 1985-05-21 | Intel Corporation | Radiation shield for an integrated circuit memory with redundant elements |
| JPS62143476A (ja) * | 1985-12-18 | 1987-06-26 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0691176B2 (ja) * | 1989-12-07 | 1994-11-14 | 株式会社東芝 | 大電力用半導体装置 |
| JPH0538915A (ja) * | 1991-02-13 | 1993-02-19 | Atsugi Unisia Corp | 電磁サスペンシヨン装置 |
| US5818095A (en) * | 1992-08-11 | 1998-10-06 | Texas Instruments Incorporated | High-yield spatial light modulator with light blocking layer |
| DE4434894C2 (de) * | 1994-09-29 | 1998-07-02 | Siemens Ag | Leistungshalbleiterbauelement mit monolithisch integrierter Sensoranordnung sowie seine Herstellung und Verwendung |
| US5889410A (en) * | 1996-05-22 | 1999-03-30 | International Business Machines Corporation | Floating gate interlevel defect monitor and method |
| KR100227625B1 (ko) * | 1996-11-04 | 1999-11-01 | 김영환 | 반도체 소자의 테스트 패턴 제조방법 |
-
1997
- 1997-04-22 JP JP9104531A patent/JP3037191B2/ja not_active Expired - Fee Related
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- 1998-04-21 KR KR1019980014189A patent/KR100281206B1/ko not_active Expired - Fee Related
- 1998-04-22 DE DE69830867T patent/DE69830867T2/de not_active Expired - Fee Related
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- 1998-04-22 US US09/064,867 patent/US5986284A/en not_active Expired - Lifetime
- 1998-04-22 CN CNB981074588A patent/CN1157787C/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535022A (ja) * | 2003-12-29 | 2007-11-29 | コミツサリア タ レネルジー アトミーク | 機密データを含む集積回路チップの保護 |
| US8110894B2 (en) | 2003-12-29 | 2012-02-07 | Commissariat A L'energie Atomique | Protection for an integrated circuit chip containing confidential data |
| KR100718622B1 (ko) * | 2004-09-10 | 2007-05-16 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
| US7285817B2 (en) | 2004-09-10 | 2007-10-23 | Seiko Epson Corporation | Semiconductor device |
Also Published As
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