JPH10294471A

JPH10294471A - 炭化けい素半導体装置及びその製造方法

Info

Publication number: JPH10294471A
Application number: JP9100026A
Authority: JP
Inventors: Takayuki Iwasaki; 貴之岩崎; Toshiyuki Ono; 俊之大野; Tsutomu Yao; 勉八尾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-04-17
Filing date: 1997-04-17
Publication date: 1998-11-04
Anticipated expiration: 2017-04-17
Also published as: JP3454076B2

Abstract

(57)【要約】【課題】本発明の課題は、炭化けい素を高耐圧静電誘導
トランジスタに適用するにあたり、高ゲート耐圧，高製
造歩留りを実現できるソース，ゲート構造及びその製造
方法を提供することである。【解決手段】炭化けい素静電誘導トランジスタにおい
て、半導体基体の表面にｎ型ソース領域４と一部重なる
よう、ｐ型ゲート領域３を形成する。【効果】ソース領域とゲート領域の合わせ精度が不要と
なり、かつ炭化けい素によりゲート耐圧を高耐圧にでき
るので、製造歩留りが大幅に向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は炭化けい素半導体装
置の構造およびその製造方法に関する。

【０００２】

【従来の技術】半導体装置の一つとして静電誘導トラン
ジスタがある。このトランジスタは、半導体基板の表面
にソース領域を備えるとともに、裏面にドレイン領域を
備え、かつ、ソース領域とドレイン領域の間に電流通路
となる高比抵抗領域を備えている。静電誘導トランジス
タにおいては、高比抵抗領域を流れる電流が、半導体表
面のゲート領域に加える電圧をコントロールすることに
より、オン・オフされる。

【０００３】図２は従来の静電誘導トランジスタの基本
構成を示すもので、高不純物濃度ｎ型ソース領域４と高
不純物濃度ｎ型ドレイン領域２を備え、両領域２，４の
間に低不純物濃度ｎ型ドリフト領域１を備えている。高
不純物濃度ｎ型ソース領域４と同じ側に高不純物濃度ｐ
型ゲート領域３を備え、ゲート領域３の働きにより電流
がオン・オフされる。

【０００４】上記の如き静電誘導トランジスタにおい
て、高不純物濃度ｎ型ソース領域４と高不純物濃度ｎ型
ドレイン領域２の間の低不純物濃度ｎ型ドリフト領域１
を流れる電流は、高不純物濃度ｐ型ゲート領域３に加え
る電圧による空乏層の拡がりによって、オン・オフされ
る。静電誘導トランジスタを高耐圧化するに従い、ソー
ス，ドレイン間電圧をブロッキングするために、高不純
物濃度ｐ型ゲート領域３に加える電圧が大きくなるの
で、高不純物濃度ｐ型ゲート領域３と高不純物濃度ｎ型
ソース領域４の耐圧を高くする必要があるが、高不純物
濃度ｐ型ゲート領域３と高不純物濃度ｎ型ソース領域４
の直接接合ではゲート，ソース間耐圧を確保することが
出来ない。そこで高不純物濃度ｐ型ゲート領域３と高不
純物濃度ｎ型ソース領域４の間に低不純物濃度ｎ型ドリ
フト領域１を設け、高不純物濃度ｐ型ゲート領域３，高
不純物濃度ｎ型ソース領域４間の耐圧を確保する。

【０００５】

【発明が解決しようとする課題】従来のゲート，ソース
構造はゲート側の合わせ精度，仕上がり寸法精度が厳し
く要求される。まず、静電誘導トランジスタはソース，
ドレイン間に印加される規定電圧をゲート，ソース間逆
バイアス電圧でブロックする。ここで電圧増幅率μは制
御されるベきソース，ドレイン間電圧に対するゲート電
圧として定義される。耐圧５ｋＶクラスの静電誘導トラ
ンジスタで、電圧増幅率μを１００とするとゲート，ソ
ース間耐圧は５０Ｖとなる。これをシリコンで作製した
場合ゲート領域３，ソース領域４間距離は２.５μｍ以
上とする必要がある。従来のゲート構造では、非常に厳
しい加工精度が要求され、ステッパー露光法やセルファ
ライメント等の技術を駆使しても歩留りが上がらない。

【０００６】ところで、最近、シリコン以外の半導体材
料として炭化けい素が注目を集めている。炭化けい素
は、最大電界強度が、シリコンと比べて一桁以上大き
く、バンドギャップが大きいため、高耐圧素子や高温用
半導体素子に最適と考えられている。炭化けい素で耐圧
５ｋＶ，電圧増幅率μ１００の静電誘導トランジスタを
作製した場合、ゲート，ソース間距離は０.２５μｍと
なる。したがって、シリコンプロセスの１０倍以上の微
細加工が要求され、既存のデバイスプロセス技術ではこ
のような加工精度を達成することは極めて困難である。

【０００７】ゲート，ソース間距離を０.２５μｍより
広くとり、実現可能な加工技術で作製した場合、以下の
問題が生じる。耐圧５ｋＶクラスの静電誘導トランジス
タのドリフト領域濃度はシリコンが１０¹³cm~³であるの
に対して、炭化けい素では１０¹⁵cm~³となる。よって、
炭化けい素の空乏層の伸びはシリコンの約１／１０とな
る。加工精度に余裕をとるとブロックするために必要な
ゲート電圧が高くなり、ブロッキング特性が悪化する。

【０００８】他の手段として空乏層が拡がりやすいよ
う、ドリフト領域濃度を低くすることが考えられる。し
かし、この手段をとると、ドリフト領域の比抵抗が大き
くなり、炭化けい素を用いた静電誘導トランジスタの利
点である低オン抵抗が犠牲となる。

【０００９】本発明は、上記問題に鑑みなされたもので
その目的とするところは、炭化けい素を静電誘導トラン
ジスタに適用するにあたり、高ゲート耐圧，高製造歩留
りを実現できる構造及び製造方法を提供するものであ
る。

【００１０】

【課題を解決するための手段】本発明による半導体装置
は、炭化けい素（ＳｉＣ）を主材料とする炭化けい素半
導体基体を有する。この炭化けい素半導体基体は、第１
導電型のドリフト領域と、炭化けい素半導体基体の表面
から内部に伸び、ドリフト領域と隣接し、かつドリフト
領域よりも不純物濃度が高い、第１導電型のソース領域
および第２導電型のゲート領域と、を備える。さらに、
ドリフト領域にはドレイン電極が電気的に接続され、ソ
ース領域及びゲート領域にはそれぞれソース電極及びゲ
ート電極が接触する。ここで、ドレイン電極とソース電
極間には主電流が流れ、ゲート電極に印加される電圧に
よって主電流のオン・オフが制御される。ここで、本発
明の主たる特徴の１つは、ソース領域とゲート領域とが
接触するように設けられることである。

【００１１】上記本発明による半導体装置においては、
ソース領域とゲート領域とが接触するように設けられる
ので、これらの領域をパターンニングする際のマスク合
わせにそれほど高い精度を必要としない。しかも、炭化
けい素を主材料としているので、ともに高不純物濃度の
ソース領域とゲート領域とを接触させても高いゲート耐
圧を得ることができる。従って、高い製造歩留まりで高
ゲート耐圧が得られる。

【００１２】さらに、電圧増幅率μを大きくするために
は、ソース領域を挾んで対向するゲート領域間の距離の
最も狭い位置が、炭化けい素半導体基体内におけるソー
ス領域よりも深い位置に在ることが好ましい。

【００１３】なお、ドレイン電極とドリフト層の間に
は、ドリフト領域よりも不純物濃度が高い第１導電型ま
たは第２導電型の半導体層が介在してもよい。第１導電
型の半導体層の場合には、本発明による半導体装置は静
電誘導トランジスタ（ＳＩＴ）として動作し、他方、第
２導電型の半導体層の場合には、静電誘導サイリスタ
（ＳＩサイリスタ）として動作する。

【００１４】上記本発明による構成を含む炭化けい素半
導体装置のゲート領域を形成するには、高エネルギーに
よるあるいは高温状態のもとでのイオン注入が好適であ
る。高エネルギーのイオン注入に好適なマスクとして、
本発明による炭化けい素半導体の製造方法においては、
有機膜，無機膜、及びレジスタが順次積層される多層膜
が用いられる。また、高温状態のもとでのイオン注入に
好適なマスクとして、窒化けい素、及び高融点金属シリ
サイドが順次積層される多層膜が用いられる。なお、本
発明において、第１導電型及び第２導電型は、ｐ型及び
ｎ型のいずれかであり、互いに反対の導電型である。

【００１５】

【発明の実施の形態】本発明の実施例について説明す
る。以後の構造では、１チャンネル分だけを示すことに
する。大電流にするにはこれらを多数並列に並べたマル
チチャンネル構造にすればよい。

【００１６】図１は、本発明の実施例である表面ゲート
構造の静電誘導トランジスタの断面構造を示す。

【００１７】炭化けい素を材料とする半導体基体におい
て、比較的不純物濃度が高いｎ型ドレイン領域２が半導
体基体の一方の表面（図の下側）から半導体基体内部に
伸び、ｎ型ドレイン領域２に、この領域よりも不純物濃
度が低いｎ型ドリフト領域１が隣接する。さらに、半導
体基体の他方の表面（図の上側）から、ｎ型ドリフト領
域１よりも不純物濃度が高いｎ型ソース領域４が、半導
体基体内かつｎ型ドリフト領域１内に伸びる。ｎ型ソー
ス領域４の両端には、半導体基体の他方の表面から半導
体基体内かつｎ型ドリフト領域１内に伸びｎ型ドリフト
領域１よりも不純物濃度が高いｐ型ゲート領域３が、ｎ
型ソース領域４に部分的に接触して両領域が重なるよう
に設けられる。ｐ型ゲート領域３は、ｎ型ソース領域４
よりも半導体基体内に深く伸びている。すなわち、ｐ型
ゲート領域３とｎ型ドリフト領域１とのｐｎ接合の深さ
は、ｎ型ソース領域４とｎ型ドリフト領域１との接合部
の深さよりも深い。半導体基体の一方の表面において、
ドレイン電極２２がｎ型ドレイン領域２と接触して、ｎ
型ドリフト領域１と電気的に接続される。半導体基体の
他方の表面においては、ソース電極２１がｎ型ソース領
域４と接触し、かつゲート電極２０が、ｎ型ソース領域
４の両端においてｐ型ゲート領域３と接触する。ドレイ
ン電極２２，ソース電極２１及びゲート電極２０は、そ
れぞれドレイン端子３２，ソース端子３１及びゲート端
子３０に接続される。これらの端子を介して本実施例の
静電誘導トランジスタは、外部回路と接続される。

【００１８】本実施例においては、高不純物濃度のｐ型
ゲート領域３と高不純物濃度のｎ型ソース領域とが接触
しているが、半導体基体の材料が炭化けい素であるた
め、ｐ型ゲート領域３とｎ型ソース領域４とのｐｎ接合
の耐圧すなわちゲート耐圧を高くできる。このように、
ｐ型ゲート領域３とｎ型ソース領域４とが接触してもゲ
ート耐圧を高くできること、すなわちｐ型ゲート領域３
とｎ型ソース領域４との間にこれらの領域よりも不純物
濃度が低い半導体領域を設けなくても高いゲート耐圧が
得られることにより、製造工程において、ｐ型ゲート領
域３のパターンとｎ型ソース領域４のパターンとを位置
合わせするためのマスク合わせに高い精度が要求されな
い。パターン形状によっては、マスク合わせを不要にす
ることも可能である。従って、製造工程においてゲート
耐圧の大きさのバラツキが小さくできるので、製造歩留
まりが向上する。さらに、ソース領域の面積を広くでき
るので、大電流化が可能になる。

【００１９】図３に図１の静電誘導トランジスタの製造
方法の断面構造図を示す。（ａ）は高不純物濃度ｎ型半
導体基板からなるｎ型ドレイン領域２上に、エピタキシ
ャル成長を用いて低不純物濃度ｎ型ドリフト領域１を形
成したものである。続いて、（ｂ）に示すようにイオン
遮蔽用マスクであるゲート領域形成用マスク１０を用い
て、低不純物濃度ｎ型ドリフト領域１の表面にアルミニ
ウムなどｐ型不純物のイオン注入により、高不純物濃度
ｐ型ゲート領域３を形成する。さらに、（ｃ）に示すよ
うにマスク１１を用いて、窒素などのｎ型不純物のイオ
ン注入により、高不純物濃度ｎ型ソース領域４を形成す
る。この時、高不純物濃度ｎ型ソース領域４は高不純物
濃度ｐ型ゲート領域３と接触し互いに重なるようにす
る。続いて（ｄ）のように、ゲート電極２０，ソース電
極２１，ドレイン電極２２を形成する。

【００２０】炭化けい素の不純物拡散係数はシリコンの
約１／１００００と小さいことから、熱拡散は実用的で
はない。そこで、イオン注入法が炭化けい素静電誘導ト
ランジスタの高不純物濃度ｐ型ゲート領域３形成のため
の好ましい手段である。そこで、イオン注入法で高耐圧
静電誘導トランジスタの高不純物濃度ｐ型ゲート領域３
の形成に関する本発明者の検討について以下に述べる。

【００２１】従来、シリコン半導体の分野では静電誘導
トランジスタの高不純物濃度ｐ型ゲート領域３は深く形
成する必要があるので、不純物の熱拡散が用いられてい
る。通常、耐圧５ｋＶクラスの静電誘導トランジスタで
は、高不純物濃度ｐ型ゲート領域３の深さは６０μｍが
必要である。イオン注入では１０Ｍｅｖの高エネルギー
で注入しても、注入深さは１０μｍであり、６０μｍの
深さまで注入することは困難である。

【００２２】炭化けい素は高不純物濃度ｐ型ゲート領域
３の深さを５μｍ程度にすることができる。この深さは
５ＭｅＶ程度のイオン注入で形成可能である。したがっ
て、炭化けい素の場合、高不純物濃度ｐ型ゲート領域３
の形成にイオン注入を用いることができる。

【００２３】ゲート逆バイアス時に、高不純物濃度ｐ型
ゲート領域３と高不純物濃度ｎ型ソース領域４の間に生
じる空乏層は主に、高不純物濃度ｐ型ゲート領域３方向
に伸びるよう、高不純物濃度ｎ型ソース領域４に比べ
て、高不純物濃度ｐ型ゲート領域３の不純物濃度を低く
する方が望ましい。その理由１，２，３を以下に述べ
る。

【００２４】１．炭化けい素は不純物準位がシリコンに
比べて深く、特にアクセプタ準位において顕著である。
アクセプタとしてボロンを用いる場合、シリコン中での
ボロンのアクセプタ準位が４５ｍｅＶであるのに対し
て、炭化けい素では約300meVと深い。よって、格子位置
にあるアクセプタのうち、室温で活性化するものの割合
は数％である。したがって、高不純物濃度ｐ型ゲート領
域３を空乏層が拡がらないような高キャリア濃度にする
には、多量のイオンを注入しなければならず、欠陥の原
因となる。

【００２５】２．電圧増幅率μを高くするため、高不純
物濃度ｐ型ゲート領域３は高不純物濃度ｎ型ソース領域
４と比べて、深いｐｎ接合を形成する必要がある。その
ため、高不純物濃度ｐ型ゲート領域３の形成時、高エネ
ルギーでイオン注入しなければならない。しかし、深
く、多量のイオンを注入することは欠陥の原因となる。３．高不純物濃度ｎ型ソース領域４が高濃度であると、
オン状態で電流が流れる際、ソースから電子が注入され
る。注入された電子によって、伝導度変調が生じ、基板
抵抗は低下する。

【００２６】図４は炭化けい素の不純物拡散係数が小さ
いことを利用して、イオン注入法により形成した静電誘
導トランジスタの断面構造例である。図１と同様に高不
純物濃度ｎ型ソース領域４は高不純物濃度ｐ型ゲート領
域３と重なるように形成されているが、ｎ型ソース領域
４の両端に位置する複数の（本実施例では２個の）高不
純物濃度ｐ型ゲート領域３の距離の最も狭い位置が高不
純物濃度ｎ型ソース領域４よりも深い位置にあり、本実
施例ではｐ型ゲート領域の深さ方向の略中央部にある。
図４の高不純物濃度ｐ型ゲート領域３の如き形状可能と
なる理由について以下、説明する。

【００２７】図５はイオン注入直後の炭化けい素基板を
横方向から見た場合の、注入イオン濃度の等高線を示し
たものである。等高線４０，４１，４２の順でイオン濃
度は低下する。マスクの裏側まで、注入イオンがまわり
込むのは、注入イオンと基板原子の核衝突により注入イ
オンが横方向に散乱されるためである。シリコンでも注
入直後は、イオン濃度分布がこのように中央部が横方向
に膨らんだ形状をしている。しかし、欠陥回復及び不純
物イオン活性化のためのアニールにより、注入イオンが
再分布するので、この分布形状は保たれない。炭化けい
素では不純物拡散係数がシリコンの１／１００００と極
めて小さいことから、アニールによる再分布が起こらず
注入直後の形状が保たれる。

【００２８】上記構造とすることで、オフする時、高不
純物濃度ｎ型ソース領域４から離れた位置で、高不純物
濃度ｐ型ゲート領域３と低不純物濃度ｎ型ドリフト領域
１よりなるｐｎ接合から低不純物濃度ｎ型ドリフト領域
１に拡がる空乏層が接触するので、電圧増幅率μが高く
なる。また、イオン注入により高不純物濃度ｐ型ゲート
領域３を形成すれば、図５に示すように、チャンネル幅
の最も狭い位置と不純物濃度が最も高い位置が一致す
る。このため、チャンネル幅の最も狭い位置で空乏層が
低不純物濃度ｎ型ドリフト領域１方向に最も拡がる。よ
って、小さなゲート電圧でソース，ドレイン間電圧をブ
ロックできる。

【００２９】電圧増幅率μを大きくするため、図４の高
不純物濃度ｐ型ゲート領域３は数μｍ程度の深さが必要
である。そのため、高エネルギーでイオン注入しなけれ
ばならない。高エネルギーのイオンを遮蔽するためには
厚いマスクが必要となる。図５の分布形状を実現するに
は、マスク側壁での注入イオンの散乱を避けなければな
らない。そのために、マスクはできるだけ薄い方が有利
である。マスク１０の材料としては、有機膜，レジス
ト，メタル，シリサイド，ＳｉＯ₂等が考えられる。

【００３０】また、多層レジスト法により、マスク側面
を半導体基板表面に対して垂直に加工することが可能と
なり、マスク側壁でのイオン散乱が防止できる。図６に
多層レジストの加工方法を示す。（ａ）に示すように、
半導体基板表面に有機膜１２，無機中間層１３，レジス
ト１４の積層構造を形成する。無機中間層１３は有機膜
１２とレジスト１４が混合することを避けるために用い
る。続いて、（ｂ）に示すように、露光処理によりレジ
スト１４を加工する。次に、（ｃ）に示すように、無機
中間層１３の加工は、レジスト１４をマスクとしてエッ
チングで行う。最後に、（ｄ）に示すように、有機膜１
２のパターン形成はレジスト１４と無機中間層１３をマ
スクにＯ₂−ＲＩＥによるドライエッチングで行う。有
機膜１２として具体的にポリイミド樹脂がある。工程
（ｃ）の後、本多層マスクを用いてイオン注入を行う。

【００３１】シリサイドは注入イオンの遮蔽効果が大き
いことから、マスクを薄くでき、マスク側壁での注入イ
オンの散乱を抑制できる。また、メタルは注入イオンが
マスクを透過するチャネリングという現象が生じる。よ
って、メタルを用いる場合、チャネリング防止のためメ
タルと半導体基板表面の間に非晶質膜を形成する必要が
ある。

【００３２】炭化けい素では高温で加熱しながらイオン
注入することで、注入時の欠陥を低減できる。マスク材
料に耐熱性があれば、高温のイオン注入で用いることが
できる。図７は耐熱性が高く、薄くてもイオンの遮蔽効
果が大きく、かつ、イオン注入後の除去が容易なマスク
材料を用いた実施例を示したものである。マスクは窒化
けい素１５の上に高融点金属シリサイド１６の積層構造
とする。高融点金属シリサイドは耐熱性と遮蔽効果を満
たす。半導体基板と接触する部分を窒素けい素とするこ
とでイオン注入後のマスクの除去を容易にする。なお、
高融点金属シリサイドとしてはタングステンシリサイ
ド，モリブデンシリサイドなどがある。

【００３３】図８は図４と較べて、ゲート電極と高不純
物濃度ｐ型ゲート領域３の接触抵抗を低減した他の実施
例を示す。ゲート電極と接触する高不純物濃度ｐ型ゲー
ト領域３表面をさらに高不純物濃度のｐ型領域５として
いる。前図５に示す通り、一段階のイオン注入では表面
濃度が小さくなる。そこで、高不純物濃度ｐ型ゲート領
域３の形成時と同じマスクを用いて、ｐ型不純物を第一
段階と比べて、低エネルギーでイオン注入する。このと
き、注入するイオン種は第一段階と同じでも、異なって
いてもよい。この注入はゲート電極の接触抵抗低減が目
的であるから、浅い接合で十分である。

【００３４】図９は図４よりさらに電圧増幅率μを向上
した静電誘導トランジスタの他の実施例を示す。図９は
図４と同様にｎ型ソース領域４の両端の高不純物濃度ｐ
型ゲート領域３間の距離の最も狭い位置が高不純物濃度
ｎ型ソース領域４より深い位置にあるが、その位置が図
４より更に深いところにあることが特徴的である。

【００３５】図１０には図９に示す静電誘導トランジス
タの製造方法を示す。高不純物濃度ｎ型半導体基板から
なるｎ型ドレイン領域２上に、エピタキシャル成長を用
いて低不純物濃度のｎ型ドリフト領域１を形成する。続
いて、図１０（ａ）に示すように、低不純物濃度ｎ型ド
リフト領域１の表面にアルミニウムなどｐ型不純物のイ
オン注入により、第一段階イオン注入領域６を形成す
る。イオン注入時のマスクの側壁が基板表面に対して直
角に近いものであれば、第一段階イオン注入領域６の形
状は注入イオンの横方向散乱の効果を反映して、図５の
如く、チャンネル幅の最も狭い位置が基板表面より内側
になる。次に、図１０（ｂ）に示すように、第一段階よ
り高エネルギーでイオン注入し、第二段階イオン注入領
域７を形成する。横方向への散乱は注入イオンと基板原
子との核衝突によるエネルギー損失で決まる。注入エネ
ルギーが増加するに従い、核衝突によるエネルギー損失
は単調に増えることから、横方向散乱距離は大きくな
る。以上のように、同一のイオン又は異なるイオンをエ
ネルギーを変えて多段階注入することにより、図１０
（ｃ）の如き形状を形成できる。

【００３６】核衝突によるエネルギー損失は質量の重い
元素ほど大きい。したがって、重い元素ほど下が膨らん
だ形状になる。最後に、図１０（ｅ）に示すように、窒
素などのｎ型不純物のイオン注入により、ｎ型ソース領
域４を形成する。次に、電極を形成する。

【００３７】図１１は図１の炭化けい素静電誘導トラン
ジスタの斜視図である。上記の如く、炭化けい素の不純
物準位、特にアクセプタ準位は深い。アクセプタとし
て、ボロンを用いた場合、不純物濃度が１０¹⁸cm~³オー
ダであっても、そのうち活性化するものは数％であるの
で、実質的なキャリア濃度は約１０¹⁶cm~³となる。この
場合、ｐ型ゲート領域３の抵抗率は数百ｍΩ・cmで、ゲ
ート領域に沿った電圧降下が無視できない。よって、炭
化けい素静電誘導トランジスタは高不純物濃度ｐ型ゲー
ト領域３に沿ってゲート電極を形成する必要がある。図
１１において、２０はゲート電極、２１はソース電極、
３０はゲート端子、３１はソース端子である。図１１に
示すような表面ゲート構造ならば、高不純物濃度ｐ型ゲ
ート領域３に沿ってゲート電極２０を這わせることがで
きる。よって、表面ゲート構造が炭化けい素静電誘導ト
ランジスタに適したゲート構造である。

【００３８】図１２はゲート電極にポリシリコンを用い
た実施例を示したものである。炭化けい素静電誘導トラ
ンジスタにおいて、高不純物濃度ｎ型ソース領域４と高
不純物濃度ｎ型ドレイン領域２の間の低不純物濃度ｎ型
ドリフト領域１を流れる電流は、高不純物濃度ｐ型ゲー
ト領域３に加える電圧による空乏層の拡がりによって、
オン・オフされる。したがって、ゲート電極に流れる電
流はオン・オフ時に形成される空乏層の容量分だけなの
で、アルミニウムなどの金属よりも抵抗率が大きいにも
かかわらず、ポリシリコンはゲート電極として機能す
る。ゲート電極をポリシリコンとすることで、アルミニ
ウムなどの金属電極に比べて高温特性が安定する。ま
た、酸化膜などによる絶縁が容易になることから多層配
線が可能となり、ソース電極を一面に蒸着できる。よっ
て、ソース電極蒸着時の合わせ精度が不要となり、製造
歩留りを向上できる。ゲート電極として、ポリシリコン
の他にシリサイド，サリサイドが使用できる。

【００３９】なお、本発明は上記実施例に限定されるも
のではなく、ｐ，ｎの伝導型が異なってもよい。また、
本発明は静電誘導サイリスタにも適用できる。静電誘導
サイリスタの場合、図１において、ｎ型ドレイン領域２
の導電型をｐ型に替えればよい。

【００４０】

【発明の効果】以上説明したように、本発明によれば、
ソース領域とゲート領域の合わせ精度が不要となり、高
耐圧静電誘導トランジスタの作製が容易になる。また、
ソース面積が大きくとれ、大電流化が可能となる。さら
に、チャンネル幅が最も狭い位置を基板内部に設けるこ
とで、小さなゲート電圧で大きなソース，ドレイン間電
圧をブロッキングでき、電圧増幅率μが向上する。

【図面の簡単な説明】

【図１】本発明の実施例の炭化けい素静電誘導トランジ
スタの断面図。

【図２】従来のシリコン静電誘導トランジスタの断面
図。

【図３】図１の炭化けい素静電誘導トランジスタの製造
工程を（ａ）から（ｄ）の順に示す断面図。

【図４】本発明の他の実施例によるブロッキング特性を
更に改善した炭化けい素静電誘導トランジスタの断面
図。

【図５】半導体基板にマスクを用いてイオン注入した直
後のイオン濃度の等高線。

【図６】多層レジスト加工方法を（ａ）から（ｃ）の順
に示す断面図。

【図７】図４の構造を形成するためのマスクを示す断面
図。

【図８】図４よりゲート電極との接触抵抗を低減した炭
化けい素静電誘導トランジスタの断面図。

【図９】本発明の他の実施例によるブロッキング特性を
更に改善した炭化けい素静電誘導トランジスタの断面
図。

【図１０】図８の炭化けい素静電誘導トランジスタの製
造工程を（ａ）から（ｅ）の順に示す断面図。

【図１１】本発明の実施例の電極形成後の炭化けい素静
電誘導トランジスタの斜視図。

【図１２】本発明の実施例の電極形成後の炭化けい素静
電誘導トランジスタの断面図。

【符号の説明】

１…ｎ型ドリフト領域、２…ｎ型ドレイン領域、３…ｐ
型ゲート領域、４…ｎ型ソース領域、５…ｐ型領域、６
…第一段階イオン注入領域、７…第二段階イオン注入領
域、１０…ゲート領域形成用マスク、１１…ソース領域
形成用マスク、１２…有機膜、１３…無機中間層、１４
…レジスト、１５…窒化けい素、１６…高融点金属シリ
サイド、２０…ゲート電極、２１…ソース電極、２２…
ドレイン電極、２３…ゲート用ポリシリコン電極、２４
…ソース用金属電極、２５…酸化膜、３０…ゲート端
子、３１…ソース端子、３２…ドレイン端子、４０…イ
オン濃度の等高線（高）、４１…イオン濃度の等高線
（中）、４２…イオン濃度の等高線（低）。

Claims

【特許請求の範囲】

【請求項１】炭化けい素半導体基体が、第１導電型のドリフト領域と、前記炭化けい素半導体基体の表面から内部に伸び、前記
ドリフト領域と隣接し、かつ前記ドリフト領域よりも不
純物濃度が高い、第１導電型のソース領域および第２導
電型のゲート領域と、を備え、前記ドリフト領域にはドレイン電極が電気的に接続さ
れ、前記ソース領域にはソース電極が接触し、前記ゲート領域にはゲート電極が接触し、前記ソース領域と前記ゲート領域とが接触することを特
徴とする炭化けい素半導体装置。
【請求項２】請求項１に記載の炭化けい素半導体装置に
おいて、前記ゲート領域の不純物濃度が、前記ソース領
域の不純物濃度よりも低いことを特徴とする炭化けい素
半導体装置。
【請求項３】請求項１に記載の炭化けい素半導体装置に
おいて、前記ゲート領域を複数個備え、前記複数個のゲ
ート領域は前記ソース領域を挾んで対向し、対向する前
記複数個のゲート領域間の距離の最も狭い位置が前記炭
化けい素半導体基体内における前記ソース領域よりも深
い位置に在ることを特徴とする炭化けい素半導体装置。
【請求項４】請求項３に記載の炭化けい素半導体装置に
おいて、前記ゲート領域の、前記炭化けい素半導体基体
の前記表面における部分の不純物濃度が、前記炭化けい
素半導体基体の前記内部における部分の不純物濃度より
も高いことを特徴とする炭化けい素半導体装置。
【請求項５】請求項１に記載の炭化けい素半導体装置に
おいて、前記ゲート電極の材料が、少なくとも、ポリシ
リコン，シリサイド、及びサリサイドの内から選ばれる
１材料からなることを特徴とする炭化けい素半導体装
置。
【請求項６】請求項１に記載の炭化けい素半導体装置に
おいて、前記ドレイン電極が、前記ドリフト領域よりも
不純物濃度が高い第１導電型半導体層を介して前記ドリ
フト領域に電気的に接続されることを特徴とする炭化け
い素半導体装置。
【請求項７】請求項１に記載の炭化けい素半導体装置に
おいて、前記ドレイン電極が、前記ドリフト領域よりも
不純物濃度が高い第２導電型の半導体層を介して前記ド
リフト領域に電気的に接続されることを特徴とする炭化
けい素半導体装置。
【請求項８】第１導電型の炭化けい素半導体基体上に、
基体表面側から有機膜，無機膜、及びレジストが順次積
層される多層膜を形成する第１の工程と、前記多層膜を部分的に開口し、前記炭化けい素半導体基
体の表面を露出させる第２の工程と、前記第２の工程後、前記多層膜をマスクとして第２導電
型の不純物イオンを注入する第３の工程と、を含む炭化
けい素半導体装置の製造方法。
【請求項９】第１導電型の炭化けい素半導体基体上に、
基体表面側から窒化けい素、及び高融点金属シリサイド
が順次積層される多層膜を形成する第１の工程と、前記多層膜を部分的に開口し、前記炭化けい素半導体基
体の表面を露出させる第２の工程と、前記第２の工程後、前記多層膜をマスクとして第２導電
型の不純物イオンを注入する第３の工程と、を含むこと
を特徴とする炭化けい素半導体装置の製造方法。
【請求項１０】請求項９に記載の炭化けい素半導体装置
の製造方法において、前記高融点金属シリサイドを、タ
ングステンシリサイドまたはモリブデンシリサイドとす
ることを特徴とする炭化けい素半導体装置の製造方法。