JPH10302054A - フレームバッファメモリ - Google Patents
フレームバッファメモリInfo
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- JPH10302054A JPH10302054A JP9107418A JP10741897A JPH10302054A JP H10302054 A JPH10302054 A JP H10302054A JP 9107418 A JP9107418 A JP 9107418A JP 10741897 A JP10741897 A JP 10741897A JP H10302054 A JPH10302054 A JP H10302054A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
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Abstract
(57)【要約】
【課題】 １画素当りの情報ビット数が多い場合でも、
必要とされる出力端子数がより少ないフレームバッファ
メモリを提供する。 【解決手段】 フレーム情報ＲＧＢ，ＯＶＬとウィンド
ウ情報ＷＩＤを含む画像情報が記憶されるＤＲＡＭアレ
イ１０００と、ＤＲＡＭアレイ１０００から読出された
画像情報をインタリーブ方式によりシリアルに出力する
シリアルアクセスメモリＡ２０１，シリアルアクセスメ
モリＢ２０３と、入力されるウィンドウ情報ＷＩＤに応
じて選択信号を出力するルックアップテーブル３００
と、入力されるフレーム情報ＲＧＢ，ＯＶＬを上記選択
信号に応じて選択的に出力するマルチプレクサ５００と
を１つの半導体基板１０５上に備える。
必要とされる出力端子数がより少ないフレームバッファ
メモリを提供する。 【解決手段】 フレーム情報ＲＧＢ，ＯＶＬとウィンド
ウ情報ＷＩＤを含む画像情報が記憶されるＤＲＡＭアレ
イ１０００と、ＤＲＡＭアレイ１０００から読出された
画像情報をインタリーブ方式によりシリアルに出力する
シリアルアクセスメモリＡ２０１，シリアルアクセスメ
モリＢ２０３と、入力されるウィンドウ情報ＷＩＤに応
じて選択信号を出力するルックアップテーブル３００
と、入力されるフレーム情報ＲＧＢ，ＯＶＬを上記選択
信号に応じて選択的に出力するマルチプレクサ５００と
を１つの半導体基板１０５上に備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、さらに詳しくは、画像処理に用いられるフレームバ
ッファメモリ（以下、単に「フレームバッファ」ともい
う。）に関するものである。
し、さらに詳しくは、画像処理に用いられるフレームバ
ッファメモリ（以下、単に「フレームバッファ」ともい
う。）に関するものである。
【０００２】
【従来の技術】図６は、従来からの一般的なグラフィッ
クスシステムの構成を示すブロック図である。図６に示
されるように、このグラフィックスシステムは、システ
ムバス１００と、システムバス１００に接続されるＣＰ
Ｕ１０と、システムバス１００に接続される主メモリ１
１と、システムバス１００に接続されるとともに、コン
トローラチップ上に形成され、主メモリ１１に記憶され
たデータを転送するレンダリングコントローラ１０１
と、レンダリングコントローラ１０１に接続され、転送
されてきた画像データを記憶するフレームバッファ１０
２と、フレームバッファ１０２に接続され、レンダリン
グコントローラ１０１から受取った制御信号に応答し
て、フレームバッファ１０２から供給された画像データ
を選択的に出力するＲＡＭデジタルアナログコンバータ
（ＲＤＡＣ）１０３と、ＲＤＡＣ１０３に接続され、受
取った画像データに応じて画像を表示するスクリーン１
０４とを備える。
クスシステムの構成を示すブロック図である。図６に示
されるように、このグラフィックスシステムは、システ
ムバス１００と、システムバス１００に接続されるＣＰ
Ｕ１０と、システムバス１００に接続される主メモリ１
１と、システムバス１００に接続されるとともに、コン
トローラチップ上に形成され、主メモリ１１に記憶され
たデータを転送するレンダリングコントローラ１０１
と、レンダリングコントローラ１０１に接続され、転送
されてきた画像データを記憶するフレームバッファ１０
２と、フレームバッファ１０２に接続され、レンダリン
グコントローラ１０１から受取った制御信号に応答し
て、フレームバッファ１０２から供給された画像データ
を選択的に出力するＲＡＭデジタルアナログコンバータ
（ＲＤＡＣ）１０３と、ＲＤＡＣ１０３に接続され、受
取った画像データに応じて画像を表示するスクリーン１
０４とを備える。
【０００３】ここで、フレームバッファ１０２は、たと
えば、チップ１０２−１〜１０２−４で構成される。
えば、チップ１０２−１〜１０２−４で構成される。
【０００４】
【発明が解決しようとする課題】しかしながら、近年、
グラフィックスアプリケーションに要求される性能の向
上とメモリの低価格化から、１画素（ピクセル）当りの
情報ビット数は、８ビットで２５６色を解像するものか
ら、１６ビットによるインデックスカラー、２４ビット
によるトゥルーカラーへと増加している。
グラフィックスアプリケーションに要求される性能の向
上とメモリの低価格化から、１画素（ピクセル）当りの
情報ビット数は、８ビットで２５６色を解像するものか
ら、１６ビットによるインデックスカラー、２４ビット
によるトゥルーカラーへと増加している。
【０００５】さらには、フレームバッファからＲＤＡＣ
へデータを送るＣＲＴリフレッシュ動作と、フレームバ
ッファへのデータの書込（レンダリング）動作を同時に
行うことを可能にするためのタブルバッファ構造を採用
するとともに、オーバレイ画面とＲＧＢとの切替を行う
必要性などから、１ピクセル当りの情報ビット数はより
増加する傾向にある。
へデータを送るＣＲＴリフレッシュ動作と、フレームバ
ッファへのデータの書込（レンダリング）動作を同時に
行うことを可能にするためのタブルバッファ構造を採用
するとともに、オーバレイ画面とＲＧＢとの切替を行う
必要性などから、１ピクセル当りの情報ビット数はより
増加する傾向にある。
【０００６】したがって、図６に示される従来のグラフ
ィックスシステムでは、そのフレームバッファ１０２に
おいて、１ピクセル当りの情報ビット数の増加に応じ
て、必要な出力端子数が増加し、パッケージやボード配
線などにおける製造上の困難性や製造コストの上昇を生
じるという問題がある。
ィックスシステムでは、そのフレームバッファ１０２に
おいて、１ピクセル当りの情報ビット数の増加に応じ
て、必要な出力端子数が増加し、パッケージやボード配
線などにおける製造上の困難性や製造コストの上昇を生
じるという問題がある。
【０００７】本発明は、このような問題を解消するため
になされたもので、１ピクセル当りの情報ビット数が多
い場合でも、必要とする出力端子の数がより少ないフレ
ームバッファを提供することを目的とする。
になされたもので、１ピクセル当りの情報ビット数が多
い場合でも、必要とする出力端子の数がより少ないフレ
ームバッファを提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に係るフレーム
バッファメモリは、半導体基板と、その半導体基板上に
形成され、画像情報を記憶する第１の記憶手段と、上記
半導体基板上に形成され、第１の記憶手段に記憶された
画像情報をシリアル出力するシリアルアクセスメモリ
と、上記半導体基板上に形成されるとともに、シリアル
アクセスメモリに接続され、画像情報を選択的に出力す
る選択手段とを備えるものである。
バッファメモリは、半導体基板と、その半導体基板上に
形成され、画像情報を記憶する第１の記憶手段と、上記
半導体基板上に形成され、第１の記憶手段に記憶された
画像情報をシリアル出力するシリアルアクセスメモリ
と、上記半導体基板上に形成されるとともに、シリアル
アクセスメモリに接続され、画像情報を選択的に出力す
る選択手段とを備えるものである。
【０００９】請求項２に係るフレームバッファメモリ
は、請求項１に記載のフレームバッファメモリであっ
て、選択手段は、シリアルアクセスメモリに接続され、
入力されるデータに１対１に対応して所定のデータを出
力するよう予め所定のデータを記憶する第２の記憶手段
と、シリアルアクセスメモリに接続され、画像情報を第
２の記憶手段から出力された所定のデータに応じて選択
的に出力する選択出力手段とを含むものである。
は、請求項１に記載のフレームバッファメモリであっ
て、選択手段は、シリアルアクセスメモリに接続され、
入力されるデータに１対１に対応して所定のデータを出
力するよう予め所定のデータを記憶する第２の記憶手段
と、シリアルアクセスメモリに接続され、画像情報を第
２の記憶手段から出力された所定のデータに応じて選択
的に出力する選択出力手段とを含むものである。
【００１０】請求項３に係るフレームバッファメモリ
は、請求項２に記載のフレームバッファメモリであっ
て、画像情報は、フレーム情報とウィンドウ情報とを含
み、第２の記憶手段は、上記ウィンドウ情報を受け、選
択出力手段は、上記フレーム情報を受けるものである。
は、請求項２に記載のフレームバッファメモリであっ
て、画像情報は、フレーム情報とウィンドウ情報とを含
み、第２の記憶手段は、上記ウィンドウ情報を受け、選
択出力手段は、上記フレーム情報を受けるものである。
【００１１】請求項４に係るフレームバッファメモリ
は、請求項２または３に記載のフレームバッファメモリ
であって、第２の記憶手段は、ルックアップテーブルで
あるものである。
は、請求項２または３に記載のフレームバッファメモリ
であって、第２の記憶手段は、ルックアップテーブルで
あるものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００１３】図５は、１ピクセル当りの情報ビット数が
増加した場合の、図６に示される従来のグラフィックス
システムにおけるフレームバッファ１０２の一例を示す
図である。この例では、フレームバッファ１０２は、Ｒ
信号、Ｇ信号、Ｂ信号のそれぞれに対するダブルバッフ
ァと、オーバレイ（ＯＶＬ）信号に対するダブルバッフ
ァと、ウィンドウ（スクリーン上の領域）識別信号ＷＩ
Ｄに対するバッファとを含む。そして、これらの各バッ
ファからは、１０ビットの信号ＲＡ，ＲＢ，ＧＡ，Ｇ
Ｂ，ＢＡ，ＢＢ、または８ビットの信号ＯＶＬＡ、ＯＶ
ＬＢ、または１０ビットのウィンドウ識別信号ＷＩＤが
出力され、フレームバッファ１０２全体として１ピクセ
ル毎に８６ビットの情報がＲＤＡＣ１０３へ出力され
る。
増加した場合の、図６に示される従来のグラフィックス
システムにおけるフレームバッファ１０２の一例を示す
図である。この例では、フレームバッファ１０２は、Ｒ
信号、Ｇ信号、Ｂ信号のそれぞれに対するダブルバッフ
ァと、オーバレイ（ＯＶＬ）信号に対するダブルバッフ
ァと、ウィンドウ（スクリーン上の領域）識別信号ＷＩ
Ｄに対するバッファとを含む。そして、これらの各バッ
ファからは、１０ビットの信号ＲＡ，ＲＢ，ＧＡ，Ｇ
Ｂ，ＢＡ，ＢＢ、または８ビットの信号ＯＶＬＡ、ＯＶ
ＬＢ、または１０ビットのウィンドウ識別信号ＷＩＤが
出力され、フレームバッファ１０２全体として１ピクセ
ル毎に８６ビットの情報がＲＤＡＣ１０３へ出力され
る。
【００１４】また、これら８６ビットの情報は、１２８
０×１０２４ピクセルのスクリーンに対しては、約６．
４ｎｓｅｃ刻みでＲＤＡＣ１０３へ転送されることが必
要であり、４つのチップ１０２−１〜１０２−４でフレ
ームバッファが構成されるとした場合、８６ビット／２
５．６ｎｓｅｃのデータ出力レートとなる。ここで、仮
に、フレームバッファ１０２の各出力端子に２０ｐＦの
負荷があったとして、これらが１サイクル毎に０Ｖ〜
３．３Ｖの間でスイングする信号を出力すると（８６×
２０ｐＦ×３．３Ｖ×３．３Ｖ／２×２５．６ｎｓｅｃ
＝）０．８Ｗもの電力が消費されることとなる。
０×１０２４ピクセルのスクリーンに対しては、約６．
４ｎｓｅｃ刻みでＲＤＡＣ１０３へ転送されることが必
要であり、４つのチップ１０２−１〜１０２−４でフレ
ームバッファが構成されるとした場合、８６ビット／２
５．６ｎｓｅｃのデータ出力レートとなる。ここで、仮
に、フレームバッファ１０２の各出力端子に２０ｐＦの
負荷があったとして、これらが１サイクル毎に０Ｖ〜
３．３Ｖの間でスイングする信号を出力すると（８６×
２０ｐＦ×３．３Ｖ×３．３Ｖ／２×２５．６ｎｓｅｃ
＝）０．８Ｗもの電力が消費されることとなる。
【００１５】したがって、本発明は、フレームバッファ
１０２の出力端子の数を減らすことを目的としてなされ
たものである。
１０２の出力端子の数を減らすことを目的としてなされ
たものである。
【００１６】図１は、本発明の実施の形態に係るフレー
ムバッファの全体構成を示す図である。図１に示される
ように、このフレームバッファは、１つの半導体基板１
０５上に形成され、制御信号や画像信号などが供給され
る複数の外部端子８００と、外部端子８００に接続され
る制御回路７００と、制御回路７００に接続され、外部
端子８００に供給された画像信号を記憶するダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）アレイ１０００
とを備える。
ムバッファの全体構成を示す図である。図１に示される
ように、このフレームバッファは、１つの半導体基板１
０５上に形成され、制御信号や画像信号などが供給され
る複数の外部端子８００と、外部端子８００に接続され
る制御回路７００と、制御回路７００に接続され、外部
端子８００に供給された画像信号を記憶するダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）アレイ１０００
とを備える。
【００１７】ここで、上記画像信号には、ＲＧＢ信号や
ＯＶＬ信号といったフレーム情報と、データがスクリー
ン上のどのウィンドウに属するものかを示すウィンドウ
識別信号ＷＩＤ（ウィンドウ情報）とが含まれる。
ＯＶＬ信号といったフレーム情報と、データがスクリー
ン上のどのウィンドウに属するものかを示すウィンドウ
識別信号ＷＩＤ（ウィンドウ情報）とが含まれる。
【００１８】また、図１に示されるフレームバッファ
は、ＤＲＡＭアレイ１０００に接続され、ＤＲＡＭアレ
イ１０００から読出されたデータをシリアルに出力する
シリアルアクセスメモリ（ビデオメモリ）Ａ２０１，シ
リアルアクセスメモリＢ２０３と、シリアルアクセスメ
モリＡ２０１，シリアルアクセスメモリＢ２０３に接続
されるレジスタ９０と、制御回路７００に接続される書
込バッファ４００と、レジスタ９０および書込バッファ
４００に接続されるルックアップテーブル３００と、ル
ックアップテーブル３００に接続されるレジスタ９１
と、レジスタ９０に接続されるレジスタ９２と、レジス
タ９１およびレジスタ９２に接続されるマルチプレクサ
５００と、マルチプレクサ５００に接続されるレジスタ
９３と、レジスタ９３に接続される複数の出力端子６０
０（図では１つか示していない。）とを備える。
は、ＤＲＡＭアレイ１０００に接続され、ＤＲＡＭアレ
イ１０００から読出されたデータをシリアルに出力する
シリアルアクセスメモリ（ビデオメモリ）Ａ２０１，シ
リアルアクセスメモリＢ２０３と、シリアルアクセスメ
モリＡ２０１，シリアルアクセスメモリＢ２０３に接続
されるレジスタ９０と、制御回路７００に接続される書
込バッファ４００と、レジスタ９０および書込バッファ
４００に接続されるルックアップテーブル３００と、ル
ックアップテーブル３００に接続されるレジスタ９１
と、レジスタ９０に接続されるレジスタ９２と、レジス
タ９１およびレジスタ９２に接続されるマルチプレクサ
５００と、マルチプレクサ５００に接続されるレジスタ
９３と、レジスタ９３に接続される複数の出力端子６０
０（図では１つか示していない。）とを備える。
【００１９】図２は、図１に示されるルックアップテー
ブル３００の構成を示すブロック図である。図２に示さ
れるように、ルックアップテーブル３００は、書込バッ
ファ４００とレジスタ９１の間に接続される２ポートメ
モリであり、ルックアップテーブルデコード回路３０２
と、ルックアップテーブルデコード回路３０２に接続さ
れるルックアップテーブル３０１とを含む。
ブル３００の構成を示すブロック図である。図２に示さ
れるように、ルックアップテーブル３００は、書込バッ
ファ４００とレジスタ９１の間に接続される２ポートメ
モリであり、ルックアップテーブルデコード回路３０２
と、ルックアップテーブルデコード回路３０２に接続さ
れるルックアップテーブル３０１とを含む。
【００２０】ここで、ルックアップテーブル３０１は、
６４ワード×２ビットの記憶容量を有するルックアップ
テーブル３と、１６ワード×２ビットの記憶容量を有す
るルックアップテーブル５とを含む。
６４ワード×２ビットの記憶容量を有するルックアップ
テーブル３と、１６ワード×２ビットの記憶容量を有す
るルックアップテーブル５とを含む。
【００２１】図３は、図１に示されるマルチプレクサ５
００の構成を示す図である。図３に示されるように、マ
ルチプレクサ５００は、各々が、シリアルアクセスメモ
リＡ２０１およびシリアルアクセスメモリＢ２０３に接
続され、レジスタ９１から供給される信号ＲＧＢＡ／Ｂ
sel.に応答して、信号ＲＡ，ＧＡ，ＢＡか信号ＲＢ，Ｇ
Ｂ，ＢＢのいずれか一方の組合せを選択的に出力する３
つのマルチプレクサ５０１，５０３，５０４と、シリア
ルアクセスメモリＡ２０１およびシリアルアクセスメモ
リＢ２０３に接続され、レジスタ９１から供給される信
号ＯＶＬＡ／Ｂsel.に応答して、信号ＯＶＬＡ，ＯＶＬ
Ｂのいずれか一方を選択的に出力するマルチプレクサ５
０２と、マルチプレクサ５０２に接続される透明モード
判定回路５０６と、マルチプレクサ５０１およびマルチ
プレクサ５０２に接続され、透明モード判定回路５０６
から供給される信号ＯＶＬena.に応答して、Ｒ信号かＯ
ＶＬ信号のいずれか一方を選択的に出力するマルチプレ
クサ５０５とを含む。
００の構成を示す図である。図３に示されるように、マ
ルチプレクサ５００は、各々が、シリアルアクセスメモ
リＡ２０１およびシリアルアクセスメモリＢ２０３に接
続され、レジスタ９１から供給される信号ＲＧＢＡ／Ｂ
sel.に応答して、信号ＲＡ，ＧＡ，ＢＡか信号ＲＢ，Ｇ
Ｂ，ＢＢのいずれか一方の組合せを選択的に出力する３
つのマルチプレクサ５０１，５０３，５０４と、シリア
ルアクセスメモリＡ２０１およびシリアルアクセスメモ
リＢ２０３に接続され、レジスタ９１から供給される信
号ＯＶＬＡ／Ｂsel.に応答して、信号ＯＶＬＡ，ＯＶＬ
Ｂのいずれか一方を選択的に出力するマルチプレクサ５
０２と、マルチプレクサ５０２に接続される透明モード
判定回路５０６と、マルチプレクサ５０１およびマルチ
プレクサ５０２に接続され、透明モード判定回路５０６
から供給される信号ＯＶＬena.に応答して、Ｒ信号かＯ
ＶＬ信号のいずれか一方を選択的に出力するマルチプレ
クサ５０５とを含む。
【００２２】ここで、透明モード判定回路５０６は、Ｏ
ＶＬカラーキー５０７と、ＯＶＬマスク５０８と、マル
チプレクサ５０２およびＯＶＬマスク５０８に入力端が
接続されるＡＮＤ回路５１０と、ＯＶＬカラーキー５０
７およびＯＶＬマスク５０８に入力端が接続されるＡＮ
Ｄ回路５０９と、ＡＮＤ回路５０９，５１０の出力端に
接続され、レジスタ９１から入力される信号ＯＶＬ eff
ective sel. に応答して信号ＯＶＬena.を出力する比較
回路５１１とを含む。
ＶＬカラーキー５０７と、ＯＶＬマスク５０８と、マル
チプレクサ５０２およびＯＶＬマスク５０８に入力端が
接続されるＡＮＤ回路５１０と、ＯＶＬカラーキー５０
７およびＯＶＬマスク５０８に入力端が接続されるＡＮ
Ｄ回路５０９と、ＡＮＤ回路５０９，５１０の出力端に
接続され、レジスタ９１から入力される信号ＯＶＬ eff
ective sel. に応答して信号ＯＶＬena.を出力する比較
回路５１１とを含む。
【００２３】次に、この発明の実施の形態に係る上記フ
レームバッファの動作を説明する。まず最初に、ルック
アップテーブル３００に書込むデータが、外部端子８０
０に供給される。このデータは、制御回路７００から書
込バッファ４００を介してルックアップテーブル３００
に書込まれる。
レームバッファの動作を説明する。まず最初に、ルック
アップテーブル３００に書込むデータが、外部端子８０
０に供給される。このデータは、制御回路７００から書
込バッファ４００を介してルックアップテーブル３００
に書込まれる。
【００２４】次に、画像信号、すなわち、ＲＧＢ信号や
ＯＶＬ信号などのフレーム情報とウィンドウ情報が外部
端子８００に供給され、制御回路７００を介してＤＲＡ
Ｍアレイ１０００に記憶される。
ＯＶＬ信号などのフレーム情報とウィンドウ情報が外部
端子８００に供給され、制御回路７００を介してＤＲＡ
Ｍアレイ１０００に記憶される。
【００２５】以上が、本実施の形態に係るフレームバッ
ファへのデータの書込動作であるが、以下に、このＤＲ
ＡＭアレイ１０００に書込まれた画像信号の読出動作を
説明する。
ファへのデータの書込動作であるが、以下に、このＤＲ
ＡＭアレイ１０００に書込まれた画像信号の読出動作を
説明する。
【００２６】外部端子８００に制御信号／アドレス信号
が供給されると、ＤＲＡＭアレイ１０００に記憶された
上記アドレスに対応する画像信号が、シリアルアクセス
メモリＡ２０１またはシリアルアクセスメモリＢ２０３
へ読出され、シリアルアクセスメモリＡ２０１またはシ
リアルアクセスメモリＢ２０３からは画像信号がシリア
ルにレジスタ９０へ出力される。
が供給されると、ＤＲＡＭアレイ１０００に記憶された
上記アドレスに対応する画像信号が、シリアルアクセス
メモリＡ２０１またはシリアルアクセスメモリＢ２０３
へ読出され、シリアルアクセスメモリＡ２０１またはシ
リアルアクセスメモリＢ２０３からは画像信号がシリア
ルにレジスタ９０へ出力される。
【００２７】ここで、シリアルアクセスメモリＡ２０１
とシリアルアクセスメモリＢ２０３は、インタリーブ方
式により、シリアルアクセスメモリＡ２０１が画像信号
を出力しているときはシリアルアクセスメモリＢ２０３
へ画像信号が書込まれ、シリアルアクセスメモリＢ２０
３が画像信号を出力しているときは、シリアルアクセス
メモリＡ２０１へ画像信号が書込まれるという動作を交
互に繰返す。
とシリアルアクセスメモリＢ２０３は、インタリーブ方
式により、シリアルアクセスメモリＡ２０１が画像信号
を出力しているときはシリアルアクセスメモリＢ２０３
へ画像信号が書込まれ、シリアルアクセスメモリＢ２０
３が画像信号を出力しているときは、シリアルアクセス
メモリＡ２０１へ画像信号が書込まれるという動作を交
互に繰返す。
【００２８】また、レジスタ９０からルックアップテー
ブル３００へはウィンドウ識別信号ＷＩＤが供給される
と共に、レジスタ９０からレジスタ９２を介してマルチ
プレクサ５００へは、シリアルアクセスメモリＡ２０１
から出力される信号ＲＡ，ＧＡ，ＢＡ，ＯＶＬＡおよび
シリアルアクセスメモリＢ２０３から出力される信号Ｒ
Ｂ，ＧＢ，ＢＢ，ＯＶＬＢが供給される。
ブル３００へはウィンドウ識別信号ＷＩＤが供給される
と共に、レジスタ９０からレジスタ９２を介してマルチ
プレクサ５００へは、シリアルアクセスメモリＡ２０１
から出力される信号ＲＡ，ＧＡ，ＢＡ，ＯＶＬＡおよび
シリアルアクセスメモリＢ２０３から出力される信号Ｒ
Ｂ，ＧＢ，ＢＢ，ＯＶＬＢが供給される。
【００２９】ウィンドウ識別信号ＷＩＤは、ルックアッ
プテーブルデコード回路３０２に入力されるが、このウ
ィンドウ識別信号ＷＩＤは１０ビットを有し、そのうち
６ビットはＲＧＢに対する情報として６４ワード×２ビ
ットの記憶容量を有するルックアップテーブル３に入力
される。また、残りの４ビットはＯＶＬに対する情報と
して１６ワード×２ビットの記憶容量を有するルックア
ップテーブル５へ入力される。
プテーブルデコード回路３０２に入力されるが、このウ
ィンドウ識別信号ＷＩＤは１０ビットを有し、そのうち
６ビットはＲＧＢに対する情報として６４ワード×２ビ
ットの記憶容量を有するルックアップテーブル３に入力
される。また、残りの４ビットはＯＶＬに対する情報と
して１６ワード×２ビットの記憶容量を有するルックア
ップテーブル５へ入力される。
【００３０】そして、ルックアップテーブル３からは１
ワード×２ビットの信号ＲＧＢＡ／Ｂsel., true／inde
x colorsel. が、ルックアップテーブル５からは１ワー
ド×２ビットの信号ＯＶＬＡ／Ｂsel., ＯＶＬeffectiv
e sel.がレジスタ９１を介してマルチプレクサ５００へ
供給される。
ワード×２ビットの信号ＲＧＢＡ／Ｂsel., true／inde
x colorsel. が、ルックアップテーブル５からは１ワー
ド×２ビットの信号ＯＶＬＡ／Ｂsel., ＯＶＬeffectiv
e sel.がレジスタ９１を介してマルチプレクサ５００へ
供給される。
【００３１】ここで、信号ＲＧＢＡ／Ｂsel.は、シリア
ルアクセスメモリＡ２０１かシリアルアクセスメモリＢ
２０３のいずれか一方から出力されるＲＧＢ信号のみを
選択する信号であり、信号true／index colorsel. は画
像信号がトゥルーカラーに対応するものであるかインデ
ックスカラーに対応するものであるかを識別する信号で
ある。画像信号のカラーがトゥルーカラーである場合に
は、γ補正が必要なため、信号true／index colorsel.
は、マルチプレクサ５００からレジスタ９３を介して出
力端子６００より外部へ出力される。
ルアクセスメモリＡ２０１かシリアルアクセスメモリＢ
２０３のいずれか一方から出力されるＲＧＢ信号のみを
選択する信号であり、信号true／index colorsel. は画
像信号がトゥルーカラーに対応するものであるかインデ
ックスカラーに対応するものであるかを識別する信号で
ある。画像信号のカラーがトゥルーカラーである場合に
は、γ補正が必要なため、信号true／index colorsel.
は、マルチプレクサ５００からレジスタ９３を介して出
力端子６００より外部へ出力される。
【００３２】一方、信号ＯＶＬＡ／Ｂsel.は、シリアル
アクセスメモリＡ２０１とシリアルアクセスメモリＢ２
０３のいずれか一方から出力されるＯＶＬ信号を選択す
るものであり、信号ＯＶＬeffective sel.はオーバレイ
カラーモードを有効状態にする信号である。
アクセスメモリＡ２０１とシリアルアクセスメモリＢ２
０３のいずれか一方から出力されるＯＶＬ信号を選択す
るものであり、信号ＯＶＬeffective sel.はオーバレイ
カラーモードを有効状態にする信号である。
【００３３】マルチプレクサ５００に入力された１０ビ
ットを有する信号ＲＡ，ＲＢ，ＧＡ，ＧＢ，ＢＡ，ＢＢ
は、信号ＲＧＢＡ／Ｂsel.により、マルチプレクサ５０
１，５０３，５０４において、信号ＲＡ，ＧＡ，ＢＡま
たは信号ＲＢ，ＧＢ，ＢＢのいずれかの組合せとして選
択され、マルチプレクサ５０１，５０３，５０４からは
それぞれ１０ビットの信号が出力される。
ットを有する信号ＲＡ，ＲＢ，ＧＡ，ＧＢ，ＢＡ，ＢＢ
は、信号ＲＧＢＡ／Ｂsel.により、マルチプレクサ５０
１，５０３，５０４において、信号ＲＡ，ＧＡ，ＢＡま
たは信号ＲＢ，ＧＢ，ＢＢのいずれかの組合せとして選
択され、マルチプレクサ５０１，５０３，５０４からは
それぞれ１０ビットの信号が出力される。
【００３４】また、８ビットを有する信号ＯＶＬＡ，Ｏ
ＶＬＢは、マルチプレクサ５０２において、信号ＯＶＬ
Ａ／Ｂsel.により、いずれか一方が選択的に出力され
る。
ＶＬＢは、マルチプレクサ５０２において、信号ＯＶＬ
Ａ／Ｂsel.により、いずれか一方が選択的に出力され
る。
【００３５】また、活性化された信号ＯＶＬeffective
sel.が比較回路５１１へ入力されると、マルチプレクサ
５０２から選択的に出力された８ビットの信号ＯＶＬＡ
または信号ＯＶＬＢが、オーバレイ（ＯＶＬ）カラーキ
ー５０７と比較回路５１１で比較される。この比較の結
果、両者が一致すると判定された場合には、オーバレイ
は透明を意味することとなり、比較回路５１１からは、
不活性化された信号ＯＶＬena.が出力される。そして、
信号ＯＶＬena.が不活性化されたときは、マルチプレク
サ５０５は、マルチプレクサ５０１から出力された１０
ビットの信号ＲＡまたは信号ＲＢを選択的に出力する。
sel.が比較回路５１１へ入力されると、マルチプレクサ
５０２から選択的に出力された８ビットの信号ＯＶＬＡ
または信号ＯＶＬＢが、オーバレイ（ＯＶＬ）カラーキ
ー５０７と比較回路５１１で比較される。この比較の結
果、両者が一致すると判定された場合には、オーバレイ
は透明を意味することとなり、比較回路５１１からは、
不活性化された信号ＯＶＬena.が出力される。そして、
信号ＯＶＬena.が不活性化されたときは、マルチプレク
サ５０５は、マルチプレクサ５０１から出力された１０
ビットの信号ＲＡまたは信号ＲＢを選択的に出力する。
【００３６】なお、マルチプレクサ５０２から出力され
た８ビットの信号ＯＶＬＡまたは信号ＯＶＬＢのうち、
何ビットをＯＶＬカラーキー５０７と比較するかについ
ては、ＯＶＬマスク５０８が決定する。
た８ビットの信号ＯＶＬＡまたは信号ＯＶＬＢのうち、
何ビットをＯＶＬカラーキー５０７と比較するかについ
ては、ＯＶＬマスク５０８が決定する。
【００３７】以上のような読出動作によれば、結果的に
は、図４に示されるように、フレームバッファからは、
各ピクセル毎に、１０ビットまたは８ビットのＲ／ＯＶ
Ｌ信号、１０ビットのＧ信号、Ｂ信号と、１ビットの信
号ＯＶＬena.、信号true／index colorsel. が出力され
るため、最大で３２ビットの情報がＲＤＡＣ１０６へ転
送される。
は、図４に示されるように、フレームバッファからは、
各ピクセル毎に、１０ビットまたは８ビットのＲ／ＯＶ
Ｌ信号、１０ビットのＧ信号、Ｂ信号と、１ビットの信
号ＯＶＬena.、信号true／index colorsel. が出力され
るため、最大で３２ビットの情報がＲＤＡＣ１０６へ転
送される。
【００３８】したがって、本発明の実施の形態に係る上
記フレームバッファによれば、出力端子６００は３２本
あれば足りるため、出力端子数の低減によって、低消費
電力化、ボード上の配線の容易化、低コスト化などが可
能となるという効果を得ることができる。
記フレームバッファによれば、出力端子６００は３２本
あれば足りるため、出力端子数の低減によって、低消費
電力化、ボード上の配線の容易化、低コスト化などが可
能となるという効果を得ることができる。
【００３９】
【発明の効果】請求項１および２に係るフレームバッフ
ァメモリによれば、フレームバッファメモリの出力端子
数を低減することができるため、低消費電力化などを図
ることができる。
ァメモリによれば、フレームバッファメモリの出力端子
数を低減することができるため、低消費電力化などを図
ることができる。
【００４０】請求項３に係るフレームバッファメモリに
よれば、さらに、画像情報が複数のウィンドウにわたる
ものである場合にも、適正な画像情報の選択的出力が可
能となる。
よれば、さらに、画像情報が複数のウィンドウにわたる
ものである場合にも、適正な画像情報の選択的出力が可
能となる。
【００４１】請求項４に係るフレームバッファメモリに
よれば、画像情報の選択を容易に実現することができ
る。
よれば、画像情報の選択を容易に実現することができ
る。
【図１】 本発明の実施の形態に係るフレームバッファ
の全体構成を示す図である。
の全体構成を示す図である。
【図２】 図１に示されるルックアップテーブルの構成
を示す図である。
を示す図である。
【図３】 図１に示されるマルチプレクサの構成を示す
図である。
図である。
【図４】 図１に示されるフレームバッファとＲＤＡＣ
との接続関係を示す図である。
との接続関係を示す図である。
【図５】 本発明が解決しようとする課題を説明するた
めの図である。
めの図である。
【図６】 従来のグラフィックスシステムを示すブロッ
ク図である。
ク図である。
１０５ 半導体基板、２０１ シリアルアクセスメモリ
Ａ、２０３ シリアルアクセスメモリＢ、３００ ルッ
クアップテーブル、５００ マルチプレクサ、１０００
ＤＲＡＭアレイ。
Ａ、２０３ シリアルアクセスメモリＢ、３００ ルッ
クアップテーブル、５００ マルチプレクサ、１０００
ＤＲＡＭアレイ。
Claims (4)
- 【請求項１】 半導体基板と、前記半導体基板上に形成
され、画像情報を記憶する第１の記憶手段と、 前記半導体基板上に形成され、前記第１の記憶手段に記
憶された前記画像情報をシリアル出力するシリアルアク
セスメモリと、 前記半導体基板上に形成されるとともに、前記シリアル
アクセスメモリに接続され、前記画像情報を選択的に出
力する選択手段とを備えるフレームバッファメモリ。 - 【請求項２】 前記選択手段は、 前記シリアルアクセスメモリに接続され、入力されるデ
ータに１対１に対応して所定のデータを出力するよう予
め前記所定のデータを記憶する第２の記憶手段と、 前記シリアルアクセスメモリに接続され、前記画像情報
を前記第２の記憶手段から出力された前記所定のデータ
に応じて選択的に出力する選択出力手段とを含む、請求
項１に記載のフレームバッファメモリ。 - 【請求項３】 前記画像情報は、フレーム情報とウィン
ドウ情報とを含み、 前記第２の記憶手段は、前記ウィンドウ情報を受け、 前記選択出力手段は、前記フレーム情報を受ける、請求
項２に記載のフレームバッファメモリ。 - 【請求項４】 前記第２の記憶手段は、ルックアップテ
ーブルである、請求項２または３に記載のフレームバッ
ファメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107418A JPH10302054A (ja) | 1997-04-24 | 1997-04-24 | フレームバッファメモリ |
| TW086113790A TW338157B (en) | 1997-04-24 | 1997-09-23 | Frame buffer memory |
| US08/959,260 US6043829A (en) | 1997-04-24 | 1997-10-28 | Frame buffer memory with look-up table |
| KR1019970065527A KR100295924B1 (ko) | 1997-04-24 | 1997-12-03 | 프레임버퍼메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107418A JPH10302054A (ja) | 1997-04-24 | 1997-04-24 | フレームバッファメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10302054A true JPH10302054A (ja) | 1998-11-13 |
Family
ID=14458655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9107418A Pending JPH10302054A (ja) | 1997-04-24 | 1997-04-24 | フレームバッファメモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6043829A (ja) |
| JP (1) | JPH10302054A (ja) |
| KR (1) | KR100295924B1 (ja) |
| TW (1) | TW338157B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6151030A (en) * | 1998-05-27 | 2000-11-21 | Intel Corporation | Method of creating transparent graphics |
| JP2995703B1 (ja) * | 1998-10-08 | 1999-12-27 | コナミ株式会社 | 画像作成装置、画像作成装置における表示場面切替方法、画像作成装置における表示場面切替プログラムが記録された可読記録媒体及びビデオゲーム装置 |
| FR2820925A1 (fr) * | 2001-02-13 | 2002-08-16 | Koninkl Philips Electronics Nv | Systeme de traitement de motifs graphiques |
| TW514863B (en) * | 2001-12-14 | 2002-12-21 | Chi Mei Electronics Corp | Overdrive system and method of liquid crystal display |
| CN100350448C (zh) * | 2001-12-27 | 2007-11-21 | 奇美电子股份有限公司 | 液晶显示器的过载驱动系统与方法 |
| US7728461B1 (en) | 2003-06-03 | 2010-06-01 | Cypress Semiconductor Corporation | System for noise reduction in circuits |
| US8154491B2 (en) * | 2004-12-20 | 2012-04-10 | Vastview Technology Inc. | Overdrive method for anti-double edge of LCD |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985848A (en) * | 1987-09-14 | 1991-01-15 | Visual Information Technologies, Inc. | High speed image processing system using separate data processor and address generator |
| JPH0685144B2 (ja) * | 1990-11-15 | 1994-10-26 | インターナショナル・ビジネス・マシーンズ・コーポレイション | オーバレイ及びアンダレイの選択的制御装置 |
| JPH0528089A (ja) * | 1991-07-23 | 1993-02-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR930007260A (ko) * | 1991-09-16 | 1993-04-22 | 강진구 | Tv/ttx 콘트라스트 및 브라이트 공통 제어방법 및 회로 |
| US5289575A (en) * | 1991-11-22 | 1994-02-22 | Nellcor Incorporated | Graphics coprocessor board with hardware scrolling window |
| KR950003399B1 (ko) * | 1992-06-02 | 1995-04-12 | 삼성전자 주식회사 | 입/출력 공통 데이타라인을 가지는 시리얼 액세스 메모리장치 |
| JPH05341753A (ja) * | 1992-06-09 | 1993-12-24 | Toshiba Corp | ビデオメモリ |
| US5712664A (en) * | 1993-10-14 | 1998-01-27 | Alliance Semiconductor Corporation | Shared memory graphics accelerator system |
| US5544306A (en) * | 1994-05-03 | 1996-08-06 | Sun Microsystems, Inc. | Flexible dram access in a frame buffer memory and system |
| US5694143A (en) * | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| US5473566A (en) * | 1994-09-12 | 1995-12-05 | Cirrus Logic, Inc. | Memory architecture and devices, systems and methods utilizing the same |
| US5867180A (en) * | 1997-03-13 | 1999-02-02 | International Business Machines Corporation | Intelligent media memory statically mapped in unified memory architecture |
-
1997
- 1997-04-24 JP JP9107418A patent/JPH10302054A/ja active Pending
- 1997-09-23 TW TW086113790A patent/TW338157B/zh active
- 1997-10-28 US US08/959,260 patent/US6043829A/en not_active Expired - Fee Related
- 1997-12-03 KR KR1019970065527A patent/KR100295924B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6043829A (en) | 2000-03-28 |
| KR19980079511A (ko) | 1998-11-25 |
| KR100295924B1 (ko) | 2001-08-07 |
| TW338157B (en) | 1998-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050902 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050913 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060131 |