JPH05341753A - ビデオメモリ - Google Patents
ビデオメモリInfo
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- JPH05341753A JPH05341753A JP4149454A JP14945492A JPH05341753A JP H05341753 A JPH05341753 A JP H05341753A JP 4149454 A JP4149454 A JP 4149454A JP 14945492 A JP14945492 A JP 14945492A JP H05341753 A JPH05341753 A JP H05341753A
- Authority
- JP
- Japan
- Prior art keywords
- video
- memory
- output
- serial access
- cell array
- Prior art date
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- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ラスタスキャンタイプの高解像度
カラーディスプレイ等にも使用可能な、大容量のフレー
ムバッファを構成するビデオメモリに関し、少ない端子
数で高解像度ディスプレイに対応できる大容量ビデオメ
モリを提供することを目的とする。 【構成】 複数ビット構成のメモリセルアレイ１１と、
メモリセルアレイ１１をランダムにアクセスするＩ／Ｏ
ポートＩＯＰと、メモリセルアレイ１１の一部のデータ
を保持するシリアルアクセスメモリ１３と、シリアルア
クセスメモリ１３の出力データに対して所定の変換を行
なうカラールックアップテーブル１４と、カラールック
アップテーブル１４の出力をディジタルからアナログに
変換するＤＡコンバータ１５とを有して構成し、ＤＡコ
ンバータ１５のアナログ出力をビデオポートＶＳより外
部出力する。
カラーディスプレイ等にも使用可能な、大容量のフレー
ムバッファを構成するビデオメモリに関し、少ない端子
数で高解像度ディスプレイに対応できる大容量ビデオメ
モリを提供することを目的とする。 【構成】 複数ビット構成のメモリセルアレイ１１と、
メモリセルアレイ１１をランダムにアクセスするＩ／Ｏ
ポートＩＯＰと、メモリセルアレイ１１の一部のデータ
を保持するシリアルアクセスメモリ１３と、シリアルア
クセスメモリ１３の出力データに対して所定の変換を行
なうカラールックアップテーブル１４と、カラールック
アップテーブル１４の出力をディジタルからアナログに
変換するＤＡコンバータ１５とを有して構成し、ＤＡコ
ンバータ１５のアナログ出力をビデオポートＶＳより外
部出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ビデオメモリに関し、
特に少ない端子数で、ラスタスキャンタイプの高解像度
カラーディスプレイ等にも使用可能な、大容量のフレー
ムバッファを構成するビデオメモリに関する。
特に少ない端子数で、ラスタスキャンタイプの高解像度
カラーディスプレイ等にも使用可能な、大容量のフレー
ムバッファを構成するビデオメモリに関する。
【０００２】
【従来の技術】従来のラスタスキャンディスプレイの表
示装置に使用されるビデオメモリの周辺の構成を、図２
０に示す。同図において、本従来例は、画像を記憶して
おくフレームバッファ１０１−１〜１０１−４と、フレ
ームバッファ１０１から周期的に画像データを読み出す
ディスプレイコントローラ１０２と、フレームバッファ
１０１から読み出された画像データを色変換し、更にデ
ィジタル信号からアナログ信号に変換するカラールック
アップテーブル１０３から構成されている。
示装置に使用されるビデオメモリの周辺の構成を、図２
０に示す。同図において、本従来例は、画像を記憶して
おくフレームバッファ１０１−１〜１０１−４と、フレ
ームバッファ１０１から周期的に画像データを読み出す
ディスプレイコントローラ１０２と、フレームバッファ
１０１から読み出された画像データを色変換し、更にデ
ィジタル信号からアナログ信号に変換するカラールック
アップテーブル１０３から構成されている。
【０００３】通常、高解像度ディスプレイにおいては、
フレームバッファ１０１はＩ／Ｏポートの他にシリアル
ポートを持つマルチポートＤＲＡＭで構成し、シリアル
ポートを表示のための読み出し専用としている。
フレームバッファ１０１はＩ／Ｏポートの他にシリアル
ポートを持つマルチポートＤＲＡＭで構成し、シリアル
ポートを表示のための読み出し専用としている。
【０００４】ところで、ディスプレイのフレームレイト
は約６０Ｈｚに決まっているので、フレームバッファ１
０１は１／６０秒の時間で１画面分のデータを出力しな
くてはならない。従って、フレームバッファ１０１から
画像データを読み出す速度は、ディスプレイの解像度に
ほぼ比例する。
は約６０Ｈｚに決まっているので、フレームバッファ１
０１は１／６０秒の時間で１画面分のデータを出力しな
くてはならない。従って、フレームバッファ１０１から
画像データを読み出す速度は、ディスプレイの解像度に
ほぼ比例する。
【０００５】これをＥＷＳ（Engneering WorkStation）
等で主流となっている１Ｋ×１Ｋ相当のディスプレイで
見てみると、１画素当たり、 １Ｋ×１Ｋ×６０＝６０ＭＨｚ のレートでの読み出しとなる（実際には、非表示区間が
あるためこれ以上の読み出しレートが要求される）。と
ころが、マルチポートＤＲＡＭのシリアルリードサイク
ルは、スペック上３０ｎｓｅｃ程度であるので、余裕を
見て４バンク程度の並列読み出しをする必要がある。
等で主流となっている１Ｋ×１Ｋ相当のディスプレイで
見てみると、１画素当たり、 １Ｋ×１Ｋ×６０＝６０ＭＨｚ のレートでの読み出しとなる（実際には、非表示区間が
あるためこれ以上の読み出しレートが要求される）。と
ころが、マルチポートＤＲＡＭのシリアルリードサイク
ルは、スペック上３０ｎｓｅｃ程度であるので、余裕を
見て４バンク程度の並列読み出しをする必要がある。
【０００６】つまり、１Ｍ（＝１Ｋ×１Ｋ）画素のフレ
ームバッファ１０１を４バンク（１０１−１〜１０１−
４）で構成する場合、各バンクの記憶容量は、 １Ｍ／４＝２５６Ｋワード となる。これに色情報分のビットを持たせることを考慮
すると、フレームバッファ１０１には２５６Ｋワード×
ｎビット構成のメモリが適しており、これ以上アドレス
の深いメモリは読み出し速度の点で不可となる。
ームバッファ１０１を４バンク（１０１−１〜１０１−
４）で構成する場合、各バンクの記憶容量は、 １Ｍ／４＝２５６Ｋワード となる。これに色情報分のビットを持たせることを考慮
すると、フレームバッファ１０１には２５６Ｋワード×
ｎビット構成のメモリが適しており、これ以上アドレス
の深いメモリは読み出し速度の点で不可となる。
【０００７】ところが、フレームバッファ１０１全体を
１チップ化するような大容量メモリを上述のようなビッ
ト構成で作ると、端子数が多くなってしまう。即ち、２
５６色／１Ｍ画素のフレームバッファ１０１であれば、
８Ｍビットのメモリ１個で構成できるが、この場合シリ
アルポートの端子は、 ８×４＝３２本 となる。また、通常マルチポートと同数のＩ／Ｏポート
端子を持つので、データポートだけで６４本、チップ全
体で８０本以上の端子が必要となる。
１チップ化するような大容量メモリを上述のようなビッ
ト構成で作ると、端子数が多くなってしまう。即ち、２
５６色／１Ｍ画素のフレームバッファ１０１であれば、
８Ｍビットのメモリ１個で構成できるが、この場合シリ
アルポートの端子は、 ８×４＝３２本 となる。また、通常マルチポートと同数のＩ／Ｏポート
端子を持つので、データポートだけで６４本、チップ全
体で８０本以上の端子が必要となる。
【０００８】
【発明が解決しようとする課題】以上のように、従来の
ビデオメモリでは、高解像度ディスプレイに対応できる
ビデオメモリを構成するには、多くの端子数を必要とす
るという問題があった。
ビデオメモリでは、高解像度ディスプレイに対応できる
ビデオメモリを構成するには、多くの端子数を必要とす
るという問題があった。
【０００９】本発明は、上記問題点を解決するもので、
その目的は、少ない端子数で高解像度ディスプレイに対
応できる大容量ビデオメモリを提供することである。
その目的は、少ない端子数で高解像度ディスプレイに対
応できる大容量ビデオメモリを提供することである。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明のビデオメモリの第１の特徴は、図１に示す
如く、複数ビット構成のメモリセルアレイ１１と、前記
メモリセルアレイ１１をランダムにアクセスするＩ／Ｏ
ポートＩＯＰと、前記メモリセルアレイ１１の一部のデ
ータを保持するシリアルアクセスメモリ１３と、前記シ
リアルアクセスメモリ１３の出力データに対して所定の
変換を行なうカラールックアップテーブル１４と、前記
カラールックアップテーブル１４の出力をディジタルか
らアナログに変換するＤＡコンバータ１５とを具備し、
前記ＤＡコンバータ１５のアナログ出力をビデオポート
ＶＳより外部出力することである。
に、本発明のビデオメモリの第１の特徴は、図１に示す
如く、複数ビット構成のメモリセルアレイ１１と、前記
メモリセルアレイ１１をランダムにアクセスするＩ／Ｏ
ポートＩＯＰと、前記メモリセルアレイ１１の一部のデ
ータを保持するシリアルアクセスメモリ１３と、前記シ
リアルアクセスメモリ１３の出力データに対して所定の
変換を行なうカラールックアップテーブル１４と、前記
カラールックアップテーブル１４の出力をディジタルか
らアナログに変換するＤＡコンバータ１５とを具備し、
前記ＤＡコンバータ１５のアナログ出力をビデオポート
ＶＳより外部出力することである。
【００１１】本発明の第２の特徴は、請求項１に記載の
ビデオメモリにおいて、図２に示す如く、前記メモリセ
ルアレイ１１、Ｉ／ＯポートＩＯＰ、シリアルアクセス
メモリ１３、カラールックアップテーブル１４、ＤＡコ
ンバータ１５、及びビデオポートＶＳは、それぞれ赤、
緑、青の３系統を具備することである。
ビデオメモリにおいて、図２に示す如く、前記メモリセ
ルアレイ１１、Ｉ／ＯポートＩＯＰ、シリアルアクセス
メモリ１３、カラールックアップテーブル１４、ＤＡコ
ンバータ１５、及びビデオポートＶＳは、それぞれ赤、
緑、青の３系統を具備することである。
【００１２】本発明の第３の特徴は、請求項１または２
に記載のビデオメモリにおいて、図３及び図４に示す如
く、前記ビデオメモリは、前記メモリセルアレイ１１か
ら前記シリアルアクセスメモリ１３へのデータ転送時の
ロウアドレス、並びに前記シリアルアクセスメモリ１３
内の初期カラムアドレスを、ランダムアクセス用のアド
レス入力ＡＢＵＳにより指定するランダムアクセスユニ
ット１７を具備することである。
に記載のビデオメモリにおいて、図３及び図４に示す如
く、前記ビデオメモリは、前記メモリセルアレイ１１か
ら前記シリアルアクセスメモリ１３へのデータ転送時の
ロウアドレス、並びに前記シリアルアクセスメモリ１３
内の初期カラムアドレスを、ランダムアクセス用のアド
レス入力ＡＢＵＳにより指定するランダムアクセスユニ
ット１７を具備することである。
【００１３】本発明の第４の特徴は、請求項１、２、ま
たは３に記載のビデオメモリにおいて、図５及び図６に
示す如く、前記ビデオメモリは、前記メモリセルアレイ
１１から前記シリアルアクセスメモリ１３へのデータ転
送時のロウアドレス、並びに前記シリアルアクセスメモ
リ１３内の初期カラムアドレスを指定するアドレスカウ
ンタ１９を具備することである。
たは３に記載のビデオメモリにおいて、図５及び図６に
示す如く、前記ビデオメモリは、前記メモリセルアレイ
１１から前記シリアルアクセスメモリ１３へのデータ転
送時のロウアドレス、並びに前記シリアルアクセスメモ
リ１３内の初期カラムアドレスを指定するアドレスカウ
ンタ１９を具備することである。
【００１４】また、本発明の第５の特徴は、請求項１、
２、３、または４に記載のビデオメモリにおいて、図７
及び図８に示す如く、前記ビデオメモリは、前記メモリ
セルアレイ１１から前記シリアルアクセスメモリ１３へ
のデータ転送制御を行ない、外部へデータ転送中である
旨を示すステータス信号ＴＳＴとビデオ同期信号Ｖｓｙ
ｎｃを出力するビデオクロックカウンタ２１を具備する
ことである。
２、３、または４に記載のビデオメモリにおいて、図７
及び図８に示す如く、前記ビデオメモリは、前記メモリ
セルアレイ１１から前記シリアルアクセスメモリ１３へ
のデータ転送制御を行ない、外部へデータ転送中である
旨を示すステータス信号ＴＳＴとビデオ同期信号Ｖｓｙ
ｎｃを出力するビデオクロックカウンタ２１を具備する
ことである。
【００１５】更に、本発明の第６の特徴は、請求項５に
記載のビデオメモリにおいて、図９に示す如く、前記ビ
デオクロックカウンタ２１は、同期信号Ｓｏを外部に出
力すると共に、外部より入力される同期信号Ｓｉに基づ
き制御タイミングを同期させることである。
記載のビデオメモリにおいて、図９に示す如く、前記ビ
デオクロックカウンタ２１は、同期信号Ｓｏを外部に出
力すると共に、外部より入力される同期信号Ｓｉに基づ
き制御タイミングを同期させることである。
【００１６】
【作用】本発明の第１の特徴のビデオメモリでは、図１
に示す如く、メモリセルアレイ１１、Ｉ／ＯポートＩＯ
Ｐ、及びシリアルアクセスメモリ１３を、例えば通常の
ｍ×ｎビット構成のマルチポートＤＲＡＭと同様に構成
し、またカラールックアップテーブル１４をＳＲＡＭで
構成し、記憶容量はフレームバッファ全体が入る大きさ
とする。ｌ×ｎビット構成のシリアルアクセスメモリ１
３からシーケンシャルに出力される画像データ（ｎビッ
ト）は、カラールックアップテーブル１４にアドレスと
して入力され、カラールックアップテーブル１４からｋ
ビットのディジタルビデオデータが出力される。出力さ
れたｋビットのディジタルビデオデータは、ＤＡコンバ
ータ１５によりアナログビデオ信号に変換されてビデオ
ポートＶＳから外部へ出力される。
に示す如く、メモリセルアレイ１１、Ｉ／ＯポートＩＯ
Ｐ、及びシリアルアクセスメモリ１３を、例えば通常の
ｍ×ｎビット構成のマルチポートＤＲＡＭと同様に構成
し、またカラールックアップテーブル１４をＳＲＡＭで
構成し、記憶容量はフレームバッファ全体が入る大きさ
とする。ｌ×ｎビット構成のシリアルアクセスメモリ１
３からシーケンシャルに出力される画像データ（ｎビッ
ト）は、カラールックアップテーブル１４にアドレスと
して入力され、カラールックアップテーブル１４からｋ
ビットのディジタルビデオデータが出力される。出力さ
れたｋビットのディジタルビデオデータは、ＤＡコンバ
ータ１５によりアナログビデオ信号に変換されてビデオ
ポートＶＳから外部へ出力される。
【００１７】以上のように、カラールックアップテーブ
ル１４やＤＡコンバータ１５等のビデオ系をチップに内
蔵するため、ディジタルビデオデータの高速読み出しの
問題がなく、端子数の増大を招かずに大容量化が可能で
ある。またこれにより、フレームバッファを１チップ若
しくは少ないチップ数で構成することができ、結果とし
て、グラフィックシステムの実装規模を縮小できる。
ル１４やＤＡコンバータ１５等のビデオ系をチップに内
蔵するため、ディジタルビデオデータの高速読み出しの
問題がなく、端子数の増大を招かずに大容量化が可能で
ある。またこれにより、フレームバッファを１チップ若
しくは少ないチップ数で構成することができ、結果とし
て、グラフィックシステムの実装規模を縮小できる。
【００１８】また、本発明の第２の特徴のビデオメモリ
では、図２に示す如く、メモリセルアレイ１１−１〜１
１−３、Ｉ／ＯポートＩＯＰ１〜ＩＯＰ３、シリアルア
クセスメモリ１３−１〜１３−３、カラールックアップ
テーブル１４−１〜１４−３、ＤＡコンバータ１５−１
〜１５−３、及びビデオポートＶＳ１〜ＶＳ３を、それ
ぞれ赤、緑、青の３系統とする。
では、図２に示す如く、メモリセルアレイ１１−１〜１
１−３、Ｉ／ＯポートＩＯＰ１〜ＩＯＰ３、シリアルア
クセスメモリ１３−１〜１３−３、カラールックアップ
テーブル１４−１〜１４−３、ＤＡコンバータ１５−１
〜１５−３、及びビデオポートＶＳ１〜ＶＳ３を、それ
ぞれ赤、緑、青の３系統とする。
【００１９】これにより、カラーＣＲＴ等のフレームバ
ッファを１チップで構成することができる。
ッファを１チップで構成することができる。
【００２０】また、本発明の第３の特徴のビデオメモリ
では、図３に示す如く、ランダムアクセスユニット１７
において、メモリセルアレイ１１からシリアルアクセス
メモリ１３へのデータ転送時のロウアドレス、並びにシ
リアルアクセスメモリ１３内の初期カラムアドレスを、
ランダムアクセス用のアドレス入力ＡＢＵＳ及び制御信
号ＲＡＣにより指定して、通常のマルチポートＤＲＡＭ
と同様に行なう。また、図４に示す如く、赤、緑、青に
対応した３系統の構成となっている。
では、図３に示す如く、ランダムアクセスユニット１７
において、メモリセルアレイ１１からシリアルアクセス
メモリ１３へのデータ転送時のロウアドレス、並びにシ
リアルアクセスメモリ１３内の初期カラムアドレスを、
ランダムアクセス用のアドレス入力ＡＢＵＳ及び制御信
号ＲＡＣにより指定して、通常のマルチポートＤＲＡＭ
と同様に行なう。また、図４に示す如く、赤、緑、青に
対応した３系統の構成となっている。
【００２１】このように通常のマルチポートＤＲＡＭと
同様の制御によってデータ転送処理を行なうことによ
り、既存システムからの置き換えが容易となる。
同様の制御によってデータ転送処理を行なうことによ
り、既存システムからの置き換えが容易となる。
【００２２】また、本発明の第４の特徴のビデオメモリ
では、図５に示す如く、アドレスカウンタ１９におい
て、メモリセルアレイ１１からシリアルアクセスメモリ
１３へのデータ転送時のロウアドレス、並びにシリアル
アクセスメモリ１３内の初期カラムアドレスを、外部か
らのデータ転送要求信号ＤＲＥＱで起動して指定する。
また、図６に示す如く、赤、緑、青に対応した３系統の
構成となっている。
では、図５に示す如く、アドレスカウンタ１９におい
て、メモリセルアレイ１１からシリアルアクセスメモリ
１３へのデータ転送時のロウアドレス、並びにシリアル
アクセスメモリ１３内の初期カラムアドレスを、外部か
らのデータ転送要求信号ＤＲＥＱで起動して指定する。
また、図６に示す如く、赤、緑、青に対応した３系統の
構成となっている。
【００２３】従って、データ転送時に外部からアドレス
を与える必要がないため、ランダムアクセスのためのＩ
／ＯポートＩＯＰ及び制御信号ＲＡＣはフレームバッフ
ァへ描画するためのアクセスに占有できる。
を与える必要がないため、ランダムアクセスのためのＩ
／ＯポートＩＯＰ及び制御信号ＲＡＣはフレームバッフ
ァへ描画するためのアクセスに占有できる。
【００２４】また、本発明の第５の特徴のビデオメモリ
では、図７に示す如く、ビデオクロックカウンタ２１に
おいて、メモリセルアレイ１１からシリアルアクセスメ
モリ１３へのデータ転送制御を自動的に行ない、外部へ
データ転送中である旨を示すステータス信号ＴＳＴとビ
デオ同期信号ｓｙｎｃを出力する。また、図８に示す如
く、赤、緑、青に対応した３系統の構成となっている。
では、図７に示す如く、ビデオクロックカウンタ２１に
おいて、メモリセルアレイ１１からシリアルアクセスメ
モリ１３へのデータ転送制御を自動的に行ない、外部へ
データ転送中である旨を示すステータス信号ＴＳＴとビ
デオ同期信号ｓｙｎｃを出力する。また、図８に示す如
く、赤、緑、青に対応した３系統の構成となっている。
【００２５】従って、自動的にデータ転送制御を行な
い、且つディスプレイ制御のためのビデオ同期信号ｓｙ
ｎｃを出力するので、ディスプレイコントローラを外部
に持つ必要がない。
い、且つディスプレイ制御のためのビデオ同期信号ｓｙ
ｎｃを出力するので、ディスプレイコントローラを外部
に持つ必要がない。
【００２６】更に、本発明の第６の特徴のビデオメモリ
では、図９に示す如く、ビデオクロックカウンタ２１
は、同期信号Ｓｏを外部に出力すると共に、外部より入
力される同期信号Ｓｉに基づき制御タイミングを同期さ
せる。
では、図９に示す如く、ビデオクロックカウンタ２１
は、同期信号Ｓｏを外部に出力すると共に、外部より入
力される同期信号Ｓｉに基づき制御タイミングを同期さ
せる。
【００２７】従って、同期信号Ｓｏ及びＳｉを相互に接
続することにより、複数のチップで内蔵するビデオクロ
ックカウンタの同期をとることができ、１チップの容量
を越える大きさのフレームバッファも複数チップで構成
することができる。
続することにより、複数のチップで内蔵するビデオクロ
ックカウンタの同期をとることができ、１チップの容量
を越える大きさのフレームバッファも複数チップで構成
することができる。
【００２８】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００２９】図１０に本発明の第１の実施例に係るビデ
オメモリの構成図を示す。
オメモリの構成図を示す。
【００３０】同図において、本実施例のビデオメモリ
は、２５６Ｋワード×３２ビットのビット構成で８Ｍビ
ットの容量を持つメモリセルアレイ１１、カラムアドレ
スデコーダ１２Ｃ、ロウアドレスデコーダ１２Ｒ、５１
２ワード×３２ビットのビット構成を持つシリアルアク
セスメモリ１３、２５６ワード×２４ビットのビット構
成のＳＲＡＭで構成されるカラールックアップテーブル
１４、８ビット入力のＤＡコンバータ１５−１〜１５−
３、３２ビットから８ビットへマルチプレクスするマル
チプレクサ１６、及びランダムアクセスユニット１７か
ら構成されている。
は、２５６Ｋワード×３２ビットのビット構成で８Ｍビ
ットの容量を持つメモリセルアレイ１１、カラムアドレ
スデコーダ１２Ｃ、ロウアドレスデコーダ１２Ｒ、５１
２ワード×３２ビットのビット構成を持つシリアルアク
セスメモリ１３、２５６ワード×２４ビットのビット構
成のＳＲＡＭで構成されるカラールックアップテーブル
１４、８ビット入力のＤＡコンバータ１５−１〜１５−
３、３２ビットから８ビットへマルチプレクスするマル
チプレクサ１６、及びランダムアクセスユニット１７か
ら構成されている。
【００３１】また、ランダムアクセスのためのＩ／Ｏポ
ートＩＯＰは３２ビットであり、アドレス入力ＡＢＵＳ
は９ビット、ランダムアクセス制御信号ＲＡＣは５ビッ
トである。
ートＩＯＰは３２ビットであり、アドレス入力ＡＢＵＳ
は９ビット、ランダムアクセス制御信号ＲＡＣは５ビッ
トである。
【００３２】データ転送によって、メモリセルアレイ１
１から１ロウ分のデータがシリアルアクセスメモリ１３
に送られ、シリアルアクセスメモリ１３からの３２ビッ
ト出力がマルチプレクサ１６で８ビットにマルチプレク
スされ、これがカラールックアップテーブル１４のアド
レス入力となる。
１から１ロウ分のデータがシリアルアクセスメモリ１３
に送られ、シリアルアクセスメモリ１３からの３２ビッ
ト出力がマルチプレクサ１６で８ビットにマルチプレク
スされ、これがカラールックアップテーブル１４のアド
レス入力となる。
【００３３】この際、シリアルアクセスメモリ１３から
の読み出しサイクルは、ビデオレートを１００ＭＨｚと
して４０ｎｓｅｃとなる。３個のＤＡコンバータ１５−
１〜１５−３は、カラールックアップテーブル１４の出
力を８ビットずつアナログ信号に変換して、それぞれの
アナログ信号はビデオ信号ＶＳ１〜ＶＳ３としてチップ
外部へ出力される。但し、外部からブランキング信号Ｂ
Ｓが入力されている時は、ＤＡコンバータ１５−１〜１
５−３への入力はマスクされる。尚、カラールックアッ
プテーブル１４のＳＲＡＭへの書き込みは、ＳＲＡＭ選
択信号を用いてランダムアクセスのためのアドレス入力
ＡＢＵＳとＩ／ＯポートＩＯＰによって行なう。
の読み出しサイクルは、ビデオレートを１００ＭＨｚと
して４０ｎｓｅｃとなる。３個のＤＡコンバータ１５−
１〜１５−３は、カラールックアップテーブル１４の出
力を８ビットずつアナログ信号に変換して、それぞれの
アナログ信号はビデオ信号ＶＳ１〜ＶＳ３としてチップ
外部へ出力される。但し、外部からブランキング信号Ｂ
Ｓが入力されている時は、ＤＡコンバータ１５−１〜１
５−３への入力はマスクされる。尚、カラールックアッ
プテーブル１４のＳＲＡＭへの書き込みは、ＳＲＡＭ選
択信号を用いてランダムアクセスのためのアドレス入力
ＡＢＵＳとＩ／ＯポートＩＯＰによって行なう。
【００３４】以上のように、本実施例では、ＥＷＳ等で
一般的な、１Ｋ×１Ｋピクセル、１６Ｍ色中２５６色同
時表示仕様のフレームバッファを１チップで構成する。
また、本実施例のビデオメモリの端子構成は、 アドレス入力ＡＢＵＳ： ９本 Ｉ／Ｏポート端子： ３２本 ビデオ信号出力端子： ３本 ブランキング信号入力端子： １本 ＳＲＡＭ選択信号入力端子： １本 制御信号入力端子： ７本 となり、電源を除いて合計５３本となる。ここで、制御
信号は、信号ＲＡＳ、信号ＣＡＳ、信号ＤＴ／ＯＥ、信
号ＷＢ／ＷＥ、信号ＤＳＦ、信号ＱＳＦ、及び信号ＳＣ
である。
一般的な、１Ｋ×１Ｋピクセル、１６Ｍ色中２５６色同
時表示仕様のフレームバッファを１チップで構成する。
また、本実施例のビデオメモリの端子構成は、 アドレス入力ＡＢＵＳ： ９本 Ｉ／Ｏポート端子： ３２本 ビデオ信号出力端子： ３本 ブランキング信号入力端子： １本 ＳＲＡＭ選択信号入力端子： １本 制御信号入力端子： ７本 となり、電源を除いて合計５３本となる。ここで、制御
信号は、信号ＲＡＳ、信号ＣＡＳ、信号ＤＴ／ＯＥ、信
号ＷＢ／ＷＥ、信号ＤＳＦ、信号ＱＳＦ、及び信号ＳＣ
である。
【００３５】尚、外部よりビデオクロックＶＣＬＫとし
てシリアルアクセスメモリ１３のシフトクロック（２５
ＭＨｚ）を入力し、これをＰＬＬを用いて１００ＭＨｚ
にしてシリアルアクセスメモリ１３の出力をマルチプレ
クスするようにすれば、外部回路の高周波数部を削減で
きる。
てシリアルアクセスメモリ１３のシフトクロック（２５
ＭＨｚ）を入力し、これをＰＬＬを用いて１００ＭＨｚ
にしてシリアルアクセスメモリ１３の出力をマルチプレ
クスするようにすれば、外部回路の高周波数部を削減で
きる。
【００３６】次に、図１１に本発明の第２の実施例に係
るビデオメモリの構成図を示す。
るビデオメモリの構成図を示す。
【００３７】同図において、本実施例のビデオメモリ
は、５１２Ｋワード×２４ビットのビット構成で１２Ｍ
ビットの容量を持つメモリセルアレイ１１−１〜１１−
３、カラムアドレスデコーダ１２Ｃ、ロウアドレスデコ
ーダ１２Ｒ、５１２ワード×２４ビットのビット構成を
持つシリアルアクセスメモリ１３−１〜１３−３、２５
６ワード×８ビットのビット構成のＳＲＡＭで構成され
るカラールックアップテーブル１４−１〜１４−３、及
びランダムアクセスユニット１７から構成されている。
は、５１２Ｋワード×２４ビットのビット構成で１２Ｍ
ビットの容量を持つメモリセルアレイ１１−１〜１１−
３、カラムアドレスデコーダ１２Ｃ、ロウアドレスデコ
ーダ１２Ｒ、５１２ワード×２４ビットのビット構成を
持つシリアルアクセスメモリ１３−１〜１３−３、２５
６ワード×８ビットのビット構成のＳＲＡＭで構成され
るカラールックアップテーブル１４−１〜１４−３、及
びランダムアクセスユニット１７から構成されている。
【００３８】また、ランダムアクセスのためのＩ／Ｏポ
ートＩＯＰ１〜ＩＯＰ３は３２ビットであり、アドレス
入力ＡＢＵＳは１０ビット、ランダムアクセス制御信号
ＲＡＣは５ビットである。
ートＩＯＰ１〜ＩＯＰ３は３２ビットであり、アドレス
入力ＡＢＵＳは１０ビット、ランダムアクセス制御信号
ＲＡＣは５ビットである。
【００３９】データ転送によって、メモリセルアレイ１
１−１〜１１−３から１ロウ分のデータがシリアルアク
セスメモリ１３−１〜１３−３に送られ、シリアルアク
セスメモリ１３−１〜１３−３からの出力を８ビットず
つカラールックアップテーブル１４のアドレス入力とす
る。
１−１〜１１−３から１ロウ分のデータがシリアルアク
セスメモリ１３−１〜１３−３に送られ、シリアルアク
セスメモリ１３−１〜１３−３からの出力を８ビットず
つカラールックアップテーブル１４のアドレス入力とす
る。
【００４０】この際、シリアルアクセスメモリ１３−１
〜１３−３からの読み出しサイクルは、ビデオレートを
２５ＭＨｚとして４０ｎｓｅｃとなる。３個のＤＡコン
バータ１５−１１５−３は、それぞれカラールックアッ
プテーブル１４−１〜１４−３の出力８ビットをアナロ
グ信号に変換して、それぞれのアナログ信号はビデオ信
号ＶＳ１〜ＶＳ３としてチップ外部へ出力される。但
し、外部からブランキング信号ＢＳが入力されている時
は、ＤＡコンバータ１５−１〜１５−３への入力はマス
クされる。尚、カラールックアップテーブル１４−１〜
１４−３のＳＲＡＭへの書き込みは、ＳＲＡＭ選択信号
を用いてランダムアクセスのためのアドレス入力ＡＢＵ
ＳとＩ／ＯポートＩＯＰ１〜ＩＯＰ３によって行なう。
〜１３−３からの読み出しサイクルは、ビデオレートを
２５ＭＨｚとして４０ｎｓｅｃとなる。３個のＤＡコン
バータ１５−１１５−３は、それぞれカラールックアッ
プテーブル１４−１〜１４−３の出力８ビットをアナロ
グ信号に変換して、それぞれのアナログ信号はビデオ信
号ＶＳ１〜ＶＳ３としてチップ外部へ出力される。但
し、外部からブランキング信号ＢＳが入力されている時
は、ＤＡコンバータ１５−１〜１５−３への入力はマス
クされる。尚、カラールックアップテーブル１４−１〜
１４−３のＳＲＡＭへの書き込みは、ＳＲＡＭ選択信号
を用いてランダムアクセスのためのアドレス入力ＡＢＵ
ＳとＩ／ＯポートＩＯＰ１〜ＩＯＰ３によって行なう。
【００４１】以上のように、本実施例では、パソコン等
で用いられる、６４０×４８０ピクセル、１６Ｍ同時表
示仕様のフレームバッファを１チップで構成する。ま
た、本実施例のビデオメモリの端子構成は、 アドレス入力ＡＢＵＳ： １０本 Ｉ／Ｏポート端子： ２４本 ビデオ信号出力端子： ３本 ブランキング信号入力端子： １本 ＳＲＡＭ選択信号入力端子： １本 制御信号入力端子： ７本 となり、電源を除いて合計４６本となる。
で用いられる、６４０×４８０ピクセル、１６Ｍ同時表
示仕様のフレームバッファを１チップで構成する。ま
た、本実施例のビデオメモリの端子構成は、 アドレス入力ＡＢＵＳ： １０本 Ｉ／Ｏポート端子： ２４本 ビデオ信号出力端子： ３本 ブランキング信号入力端子： １本 ＳＲＡＭ選択信号入力端子： １本 制御信号入力端子： ７本 となり、電源を除いて合計４６本となる。
【００４２】次に、図１２に本発明の第３の実施例に係
るビデオメモリの構成図を示す。
るビデオメモリの構成図を示す。
【００４３】本実施例のビデオメモリは、第１の実施例
の構成と同等である。
の構成と同等である。
【００４４】メモリセルアレイ１１からシリアルアクセ
スメモリ１３へのデータ転送は、信号ＲＡＳの立ち下が
りの際に信号ＤＴ／ＯＥを”Ｌ”レベルにすることによ
り起動される。また、データ転送時の転送ロウアドレス
は、信号ＲＡＳの立ち下がりの際のアドレス入力とな
り、シリアルアクセスメモリ１３のシリアル出力開始カ
ラムアドレスは、信号ＲＡＳに続く信号ＣＡＳの立ち下
がりの際のアドレス入力が用いられる。
スメモリ１３へのデータ転送は、信号ＲＡＳの立ち下が
りの際に信号ＤＴ／ＯＥを”Ｌ”レベルにすることによ
り起動される。また、データ転送時の転送ロウアドレス
は、信号ＲＡＳの立ち下がりの際のアドレス入力とな
り、シリアルアクセスメモリ１３のシリアル出力開始カ
ラムアドレスは、信号ＲＡＳに続く信号ＣＡＳの立ち下
がりの際のアドレス入力が用いられる。
【００４５】次に、図１３に本発明の第４の実施例に係
るビデオメモリの構成図を示す。
るビデオメモリの構成図を示す。
【００４６】本実施例のビデオメモリは、第２の実施例
の構成と同等である。
の構成と同等である。
【００４７】メモリセルアレイ１１−１〜１１−３から
シリアルアクセスメモリ１３−１〜１３−３へのデータ
転送は、信号ＲＡＳの立ち下がりの際に信号ＤＴ／ＯＥ
を”Ｌ”レベルにすることにより起動される。また、デ
ータ転送時の転送ロウアドレスは、信号ＲＡＳの立ち下
がりの際のアドレス入力となり、シリアルアクセスメモ
リ１３−１〜１３−３のシリアル出力開始カラムアドレ
スは、信号ＲＡＳに続く信号ＣＡＳの立ち下がりの際の
アドレス入力が用いられる。
シリアルアクセスメモリ１３−１〜１３−３へのデータ
転送は、信号ＲＡＳの立ち下がりの際に信号ＤＴ／ＯＥ
を”Ｌ”レベルにすることにより起動される。また、デ
ータ転送時の転送ロウアドレスは、信号ＲＡＳの立ち下
がりの際のアドレス入力となり、シリアルアクセスメモ
リ１３−１〜１３−３のシリアル出力開始カラムアドレ
スは、信号ＲＡＳに続く信号ＣＡＳの立ち下がりの際の
アドレス入力が用いられる。
【００４８】次に、図１４に本発明の第５の実施例に係
るビデオメモリの構成図を示す。
るビデオメモリの構成図を示す。
【００４９】本実施例のビデオメモリは、第１の実施例
の構成に対して、データ転送アドレスカウンタ１９を付
加した構成となっている。
の構成に対して、データ転送アドレスカウンタ１９を付
加した構成となっている。
【００５０】メモリセルアレイ１１からシリアルアクセ
スメモリ１３へのデータ転送は、データ転送要求信号Ｄ
ＲＥＱが入力されることにより起動される。また、デー
タ転送時の転送ロウアドレスとシリアルアクセスメモリ
１３のシリアル出力開始カラムアドレスは、データ転送
要求信号ＤＲＥＱが入力される度に５１２（スプリット
バッファモードの時は２５６）ずつインクリメントさ
れ、データ転送アドレスリセット要求信号ＲＲＥＱが入
力されるとリセットされる。
スメモリ１３へのデータ転送は、データ転送要求信号Ｄ
ＲＥＱが入力されることにより起動される。また、デー
タ転送時の転送ロウアドレスとシリアルアクセスメモリ
１３のシリアル出力開始カラムアドレスは、データ転送
要求信号ＤＲＥＱが入力される度に５１２（スプリット
バッファモードの時は２５６）ずつインクリメントさ
れ、データ転送アドレスリセット要求信号ＲＲＥＱが入
力されるとリセットされる。
【００５１】次に、図１５に本発明の第６の実施例に係
るビデオメモリの構成図を示す。
るビデオメモリの構成図を示す。
【００５２】本実施例のビデオメモリは、第２の実施例
の構成に対して、データ転送アドレスカウンタ１９を付
加した構成となっている。
の構成に対して、データ転送アドレスカウンタ１９を付
加した構成となっている。
【００５３】メモリセルアレイ１１−１〜１１−３から
シリアルアクセスメモリ１３−１〜１３−３へのデータ
転送は、データ転送要求信号ＤＲＥＱが入力されること
により起動される。また、データ転送時の転送ロウアド
レスは、データ転送アドレスカウンタ１９の出力が用い
られる。データ転送アドレスカウンタ１９は、データ転
送要求信号ＤＲＥＱが入力される度に５１２（スプリッ
トバッファモードの時は２５６）ずつインクリメントさ
れ、データ転送アドレスリセット要求信号ＲＲＥＱが入
力されるとリセットされる。
シリアルアクセスメモリ１３−１〜１３−３へのデータ
転送は、データ転送要求信号ＤＲＥＱが入力されること
により起動される。また、データ転送時の転送ロウアド
レスは、データ転送アドレスカウンタ１９の出力が用い
られる。データ転送アドレスカウンタ１９は、データ転
送要求信号ＤＲＥＱが入力される度に５１２（スプリッ
トバッファモードの時は２５６）ずつインクリメントさ
れ、データ転送アドレスリセット要求信号ＲＲＥＱが入
力されるとリセットされる。
【００５４】次に、図１６に本発明の第７の実施例に係
るビデオメモリの構成図を示す。
るビデオメモリの構成図を示す。
【００５５】本実施例のビデオメモリは、第５の実施例
の構成に対して、ビデオクロックカウンタ２１を付加し
た構成となっている。
の構成に対して、ビデオクロックカウンタ２１を付加し
た構成となっている。
【００５６】メモリセルアレイ１１からシリアルアクセ
スメモリ１３へのデータ転送は、ビデオクロックカウン
タ２１よりデータ転送要求信号ＤＲＥＱが出力されるこ
とにより起動される。また、データ転送時の転送ロウア
ドレスとシリアルアクセスメモリ１３のシリアル出力開
始カラムアドレスは、データ転送アドレスカウンタ１９
の出力が用いられる。データ転送アドレスカウンタ１９
は、データ転送要求信号ＤＲＥＱが出力される度に５１
２（スプリットバッファモードの時は２５６）ずつイン
クリメントされ、ビデオクロックカウンタ２１よりデー
タ転送アドレスリセット要求信号ＲＲＥＱが出力される
とリセットされる。
スメモリ１３へのデータ転送は、ビデオクロックカウン
タ２１よりデータ転送要求信号ＤＲＥＱが出力されるこ
とにより起動される。また、データ転送時の転送ロウア
ドレスとシリアルアクセスメモリ１３のシリアル出力開
始カラムアドレスは、データ転送アドレスカウンタ１９
の出力が用いられる。データ転送アドレスカウンタ１９
は、データ転送要求信号ＤＲＥＱが出力される度に５１
２（スプリットバッファモードの時は２５６）ずつイン
クリメントされ、ビデオクロックカウンタ２１よりデー
タ転送アドレスリセット要求信号ＲＲＥＱが出力される
とリセットされる。
【００５７】ビデオクロックカウンタ２１は、外部より
入力されるビデオクロックＶＣＬＫによってインクリメ
ントし、５１２（スプリットバッファモードの時は２５
６）クロック毎にデータ転送要求信号ＤＲＥＱを、ディ
スプレイのドット数分のクロック毎にデータ転送アドレ
スリセット要求信号ＲＲＥＱを、ディスプレイの水平ド
ット数分のクロック毎に水平同期信号Ｈｓｙｎｃを、そ
れぞれ出力する。尚、データ転送要求信号ＤＲＥＱはデ
ータ転送ステータス信号ＴＳＴとして外部出力され、デ
ータ転送アドレスリセット要求信号ＲＲＥＱは垂直同期
信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃと共に
ビデオ同期信号ｓｙｎｃとして外部出力される。
入力されるビデオクロックＶＣＬＫによってインクリメ
ントし、５１２（スプリットバッファモードの時は２５
６）クロック毎にデータ転送要求信号ＤＲＥＱを、ディ
スプレイのドット数分のクロック毎にデータ転送アドレ
スリセット要求信号ＲＲＥＱを、ディスプレイの水平ド
ット数分のクロック毎に水平同期信号Ｈｓｙｎｃを、そ
れぞれ出力する。尚、データ転送要求信号ＤＲＥＱはデ
ータ転送ステータス信号ＴＳＴとして外部出力され、デ
ータ転送アドレスリセット要求信号ＲＲＥＱは垂直同期
信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃと共に
ビデオ同期信号ｓｙｎｃとして外部出力される。
【００５８】次に、図１７に本発明の第８の実施例に係
るビデオメモリの構成図を示す。
るビデオメモリの構成図を示す。
【００５９】本実施例のビデオメモリは、第６の実施例
の構成に対して、ビデオクロックカウンタ２１を付加し
た構成となっている。
の構成に対して、ビデオクロックカウンタ２１を付加し
た構成となっている。
【００６０】メモリセルアレイ１１−１〜１１−３から
シリアルアクセスメモリ１３−１〜１３−３へのデータ
転送は、ビデオクロックカウンタ２１よりデータ転送要
求信号ＤＲＥＱが出力されることにより起動される。ま
た、データ転送時の転送ロウアドレスとシリアルアクセ
スメモリ１３−１〜１３−３のシリアル出力開始カラム
アドレスは、データ転送アドレスカウンタ１９の出力が
用いられる。データ転送アドレスカウンタ１９は、デー
タ転送要求信号ＤＲＥＱが出力される度に５１２（スプ
リットバッファモードの時は２５６）ずつインクリメン
トされ、ビデオクロックカウンタ２１よりデータ転送ア
ドレスリセット要求信号ＲＲＥＱが出力されるとリセッ
トされる。
シリアルアクセスメモリ１３−１〜１３−３へのデータ
転送は、ビデオクロックカウンタ２１よりデータ転送要
求信号ＤＲＥＱが出力されることにより起動される。ま
た、データ転送時の転送ロウアドレスとシリアルアクセ
スメモリ１３−１〜１３−３のシリアル出力開始カラム
アドレスは、データ転送アドレスカウンタ１９の出力が
用いられる。データ転送アドレスカウンタ１９は、デー
タ転送要求信号ＤＲＥＱが出力される度に５１２（スプ
リットバッファモードの時は２５６）ずつインクリメン
トされ、ビデオクロックカウンタ２１よりデータ転送ア
ドレスリセット要求信号ＲＲＥＱが出力されるとリセッ
トされる。
【００６１】ビデオクロックカウンタ２１は、外部より
入力されるビデオクロックＶＣＬＫによってインクリメ
ントし、５１２（スプリットバッファモードの時は２５
６）クロック毎にデータ転送要求信号ＤＲＥＱを、ディ
スプレイのドット数分のクロック毎にデータ転送アドレ
スリセット要求信号ＲＲＥＱを、ディスプレイの水平ド
ット数分のクロック毎に水平同期信号Ｈｓｙｎｃを、そ
れぞれ出力する。尚、データ転送要求信号ＤＲＥＱはデ
ータ転送ステータス信号ＴＳＴとして外部出力され、デ
ータ転送アドレスリセット要求信号ＲＲＥＱは垂直同期
信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃと共に
ビデオ同期信号ｓｙｎｃとして外部出力される。
入力されるビデオクロックＶＣＬＫによってインクリメ
ントし、５１２（スプリットバッファモードの時は２５
６）クロック毎にデータ転送要求信号ＤＲＥＱを、ディ
スプレイのドット数分のクロック毎にデータ転送アドレ
スリセット要求信号ＲＲＥＱを、ディスプレイの水平ド
ット数分のクロック毎に水平同期信号Ｈｓｙｎｃを、そ
れぞれ出力する。尚、データ転送要求信号ＤＲＥＱはデ
ータ転送ステータス信号ＴＳＴとして外部出力され、デ
ータ転送アドレスリセット要求信号ＲＲＥＱは垂直同期
信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃと共に
ビデオ同期信号ｓｙｎｃとして外部出力される。
【００６２】図１８に本発明の第９の実施例に係るビデ
オメモリの構成図を示す。
オメモリの構成図を示す。
【００６３】同図において、本実施例のビデオメモリ
は、２５６Ｋワード×３２ビットのビット構成で８Ｍビ
ットの容量を持つメモリセルアレイ１１、メモリセルア
レイ１１の入出力を下位アドレスで選択するデータセレ
クタ２３、カラムアドレスデコーダ１２Ｃ、ロウアドレ
スデコーダ１２Ｒ、５１２ワード×３２ビットのビット
構成を持つシリアルアクセスメモリ１３、２５６ワード
×８ビットのビット構成のＳＲＡＭで構成されるカラー
ルックアップテーブル１４、８ビット入力のＤＡコンバ
ータ１５、３２ビットから８ビットへマルチプレクスす
るマルチプレクサ１６、ランダムアクセスユニット１
７、データ転送アドレスカウンタ１９、及びビデオクロ
ックカウンタ２１から構成されている。
は、２５６Ｋワード×３２ビットのビット構成で８Ｍビ
ットの容量を持つメモリセルアレイ１１、メモリセルア
レイ１１の入出力を下位アドレスで選択するデータセレ
クタ２３、カラムアドレスデコーダ１２Ｃ、ロウアドレ
スデコーダ１２Ｒ、５１２ワード×３２ビットのビット
構成を持つシリアルアクセスメモリ１３、２５６ワード
×８ビットのビット構成のＳＲＡＭで構成されるカラー
ルックアップテーブル１４、８ビット入力のＤＡコンバ
ータ１５、３２ビットから８ビットへマルチプレクスす
るマルチプレクサ１６、ランダムアクセスユニット１
７、データ転送アドレスカウンタ１９、及びビデオクロ
ックカウンタ２１から構成されている。
【００６４】また、ランダムアクセスのためのＩ／Ｏポ
ートＩＯＰは８ビットであり、アドレス入力ＡＢＵＳは
９ビット、ランダムアクセス制御信号ＲＡＣは５ビット
である。
ートＩＯＰは８ビットであり、アドレス入力ＡＢＵＳは
９ビット、ランダムアクセス制御信号ＲＡＣは５ビット
である。
【００６５】データ転送によって、メモリセルアレイ１
１から１ロウ分のデータがシリアルアクセスメモリ１３
に送られ、シリアルアクセスメモリ１３からの３２ビッ
ト出力がマルチプレクサ１６で８ビットにマルチプレク
スされ、これがカラールックアップテーブル１４のアド
レス入力となる。
１から１ロウ分のデータがシリアルアクセスメモリ１３
に送られ、シリアルアクセスメモリ１３からの３２ビッ
ト出力がマルチプレクサ１６で８ビットにマルチプレク
スされ、これがカラールックアップテーブル１４のアド
レス入力となる。
【００６６】この際、シリアルアクセスメモリ１３から
の読み出しサイクルは、ビデオレートを１００ＭＨｚと
して４０ｎｓｅｃとなる。ＤＡコンバータ１５は、カラ
ールックアップテーブル１４の出力をアナログ信号に変
換して、アナログ信号はビデオ信号ＶＳとしてチップ外
部へ出力される。但し、外部からブランキング信号ＢＳ
が入力されている時は、ＤＡコンバータ１５への入力は
マスクされる。尚、カラールックアップテーブル１４の
ＳＲＡＭへの書き込みは、ＳＲＡＭ選択信号を用いてラ
ンダムアクセスのためのアドレス入力ＡＢＵＳとＩ／Ｏ
ポートＩＯＰによって行なう。
の読み出しサイクルは、ビデオレートを１００ＭＨｚと
して４０ｎｓｅｃとなる。ＤＡコンバータ１５は、カラ
ールックアップテーブル１４の出力をアナログ信号に変
換して、アナログ信号はビデオ信号ＶＳとしてチップ外
部へ出力される。但し、外部からブランキング信号ＢＳ
が入力されている時は、ＤＡコンバータ１５への入力は
マスクされる。尚、カラールックアップテーブル１４の
ＳＲＡＭへの書き込みは、ＳＲＡＭ選択信号を用いてラ
ンダムアクセスのためのアドレス入力ＡＢＵＳとＩ／Ｏ
ポートＩＯＰによって行なう。
【００６７】メモリセルアレイ１１からシリアルアクセ
スメモリ１３へのデータ転送は、ビデオクロックカウン
タ２１よりデータ転送要求信号ＤＲＥＱが出力されるこ
とにより起動される。また、データ転送時の転送ロウア
ドレスとシリアルアクセスメモリ１３のシリアル出力開
始カラムアドレスは、データ転送アドレスカウンタ１９
の出力が用いられる。データ転送アドレスカウンタ１９
は、データ転送要求信号ＤＲＥＱが出力される度に５１
２（スプリットバッファモードの時は２５６）ずつイン
クリメントされ、ビデオクロックカウンタ２１よりデー
タ転送アドレスリセット要求信号ＲＲＥＱが出力される
とリセットされる。
スメモリ１３へのデータ転送は、ビデオクロックカウン
タ２１よりデータ転送要求信号ＤＲＥＱが出力されるこ
とにより起動される。また、データ転送時の転送ロウア
ドレスとシリアルアクセスメモリ１３のシリアル出力開
始カラムアドレスは、データ転送アドレスカウンタ１９
の出力が用いられる。データ転送アドレスカウンタ１９
は、データ転送要求信号ＤＲＥＱが出力される度に５１
２（スプリットバッファモードの時は２５６）ずつイン
クリメントされ、ビデオクロックカウンタ２１よりデー
タ転送アドレスリセット要求信号ＲＲＥＱが出力される
とリセットされる。
【００６８】ビデオクロックカウンタ２１は、外部より
入力されるビデオクロックＶＣＬＫによってインクリメ
ントし、５１２（スプリットバッファモードの時は２５
６）クロック毎にデータ転送要求信号ＤＲＥＱを、ディ
スプレイのドット数分のクロック毎にデータ転送アドレ
スリセット要求信号ＲＲＥＱを、ディスプレイの水平ド
ット数分のクロック毎に水平同期信号Ｈｓｙｎｃを、そ
れぞれ出力する。尚、データ転送要求信号ＤＲＥＱはデ
ータ転送ステータス信号ＴＳＴとして外部出力され、デ
ータ転送アドレスリセット要求信号ＲＲＥＱは垂直同期
信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃと共に
ビデオ同期信号ｓｙｎｃとして外部出力される。更に、
ビデオクロックカウンタ２１は外部より入力される同期
信号入力Ｓｉによってリセットされる。
入力されるビデオクロックＶＣＬＫによってインクリメ
ントし、５１２（スプリットバッファモードの時は２５
６）クロック毎にデータ転送要求信号ＤＲＥＱを、ディ
スプレイのドット数分のクロック毎にデータ転送アドレ
スリセット要求信号ＲＲＥＱを、ディスプレイの水平ド
ット数分のクロック毎に水平同期信号Ｈｓｙｎｃを、そ
れぞれ出力する。尚、データ転送要求信号ＤＲＥＱはデ
ータ転送ステータス信号ＴＳＴとして外部出力され、デ
ータ転送アドレスリセット要求信号ＲＲＥＱは垂直同期
信号Ｖｓｙｎｃとして、水平同期信号Ｈｓｙｎｃと共に
ビデオ同期信号ｓｙｎｃとして外部出力される。更に、
ビデオクロックカウンタ２１は外部より入力される同期
信号入力Ｓｉによってリセットされる。
【００６９】本実施例のビデオメモリの全体構成図を図
１９に示す。同図に示すように本実施例のビデオメモリ
は、図１８のチップ３個により構成する。
１９に示す。同図に示すように本実施例のビデオメモリ
は、図１８のチップ３個により構成する。
【００７０】即ち、マスタチップ３１のビデオクロック
カウンタ同期信号Ｓｏをスレーブチップ３２及び３３の
同期信号入力端子Ｓｉに接続し、マスタチップ３１から
赤ビデオ信号ＲＶＳ、スレーブチップ３２から緑ビデオ
信号ＧＶＳ、スレーブチップ３３から青ビデオ信号ＧＶ
Ｓをそれぞれ出力する。この構成により、グラフィック
スワークステーション等で一般的な１Ｋ×１Ｋピクセ
ル、１６Ｍ色同時表示仕様のフレームバッファを３チッ
プで構成できる。
カウンタ同期信号Ｓｏをスレーブチップ３２及び３３の
同期信号入力端子Ｓｉに接続し、マスタチップ３１から
赤ビデオ信号ＲＶＳ、スレーブチップ３２から緑ビデオ
信号ＧＶＳ、スレーブチップ３３から青ビデオ信号ＧＶ
Ｓをそれぞれ出力する。この構成により、グラフィック
スワークステーション等で一般的な１Ｋ×１Ｋピクセ
ル、１６Ｍ色同時表示仕様のフレームバッファを３チッ
プで構成できる。
【００７１】
【発明の効果】以上のように本発明のビデオメモリによ
れば、メモリセルアレイ、Ｉ／Ｏポート、及びシリアル
アクセスメモリを、通常のマルチポートＤＲＡＭと同様
に構成し、また、カラールックアップテーブルやＤＡコ
ンバータ等のビデオ系をチップに内蔵するため、ディジ
タルビデオデータの高速読み出しの問題がなく、端子数
の増大を招かずに大容量化が可能である。またこれによ
り、フレームバッファを１チップ若しくは少ないチップ
数で構成することができ、結果として、グラフィックシ
ステムの実装規模を縮小することの可能なビデオメモリ
を提供することができる。
れば、メモリセルアレイ、Ｉ／Ｏポート、及びシリアル
アクセスメモリを、通常のマルチポートＤＲＡＭと同様
に構成し、また、カラールックアップテーブルやＤＡコ
ンバータ等のビデオ系をチップに内蔵するため、ディジ
タルビデオデータの高速読み出しの問題がなく、端子数
の増大を招かずに大容量化が可能である。またこれによ
り、フレームバッファを１チップ若しくは少ないチップ
数で構成することができ、結果として、グラフィックシ
ステムの実装規模を縮小することの可能なビデオメモリ
を提供することができる。
【００７２】また、カラールックアップテーブルやＤＡ
コンバータ等のビデオ系をチップに内蔵するため、ディ
ジタルビデオデータの高速読み出し回路を外部に持つ必
要がなく、これと上述の実装面積の縮小の効果により、
外部回路の実装の難易度が大幅に改善される。
コンバータ等のビデオ系をチップに内蔵するため、ディ
ジタルビデオデータの高速読み出し回路を外部に持つ必
要がなく、これと上述の実装面積の縮小の効果により、
外部回路の実装の難易度が大幅に改善される。
【００７３】本発明の第２の特徴のビデオメモリによれ
ば、構成要素を赤、緑、青の３系統としたので、カラー
ＣＲＴ等のフレームバッファを１チップで構成すること
の可能なビデオメモリを提供することができる。
ば、構成要素を赤、緑、青の３系統としたので、カラー
ＣＲＴ等のフレームバッファを１チップで構成すること
の可能なビデオメモリを提供することができる。
【００７４】本発明の第３の特徴のビデオメモリによれ
ば、通常のマルチポートＤＲＡＭと同様の制御によって
データ転送処理を行なうこととしたので、既存システム
からの置き換えが容易なビデオメモリを提供することが
できる。
ば、通常のマルチポートＤＲＡＭと同様の制御によって
データ転送処理を行なうこととしたので、既存システム
からの置き換えが容易なビデオメモリを提供することが
できる。
【００７５】また、垂直帰線時に外部から与えるデータ
転送アドレスを変更することによりダブルバッファ構成
にも対応できる。
転送アドレスを変更することによりダブルバッファ構成
にも対応できる。
【００７６】本発明の第４の特徴のビデオメモリによれ
ば、アドレスカウンタ１９において、メモリセルアレイ
１１からシリアルアクセスメモリ１３へのデータ転送を
行なうこととしたので、データ転送時に外部からアドレ
スを与える必要がなく、ランダムアクセスのためのＩ／
Ｏポート及び制御信号をフレームバッファへ描画するた
めのアクセスに占有できる。
ば、アドレスカウンタ１９において、メモリセルアレイ
１１からシリアルアクセスメモリ１３へのデータ転送を
行なうこととしたので、データ転送時に外部からアドレ
スを与える必要がなく、ランダムアクセスのためのＩ／
Ｏポート及び制御信号をフレームバッファへ描画するた
めのアクセスに占有できる。
【００７７】本発明の第５の特徴のビデオメモリによれ
ば、ビデオクロックカウンタ２１の内蔵により、自動的
にデータ転送制御を行ない、且つディスプレイ制御のた
めのビデオ同期信号ｓｙｎｃを出力するので、ディスプ
レイコントローラを外部に持つ必要がない。
ば、ビデオクロックカウンタ２１の内蔵により、自動的
にデータ転送制御を行ない、且つディスプレイ制御のた
めのビデオ同期信号ｓｙｎｃを出力するので、ディスプ
レイコントローラを外部に持つ必要がない。
【００７８】また、本発明の第６の特徴のビデオメモリ
によれば、同期信号Ｓｏ及びＳｉを相互に接続すること
により、複数のチップで内蔵するビデオクロックカウン
タの同期をとることができ、１チップの容量を越える大
きさのフレームバッファも複数チップで構成することが
できる。
によれば、同期信号Ｓｏ及びＳｉを相互に接続すること
により、複数のチップで内蔵するビデオクロックカウン
タの同期をとることができ、１チップの容量を越える大
きさのフレームバッファも複数チップで構成することが
できる。
【００７９】更に、第３、第４、第５、及び第６の特徴
のビデオメモリによれば、データ転送アドレスリセット
時にアドレスカウンタにロードするアドレスを変更する
ことにより、ダブルバッファ構成にも対応できる。
のビデオメモリによれば、データ転送アドレスリセット
時にアドレスカウンタにロードするアドレスを変更する
ことにより、ダブルバッファ構成にも対応できる。
【図１】本発明の原理説明図（請求項１）である。
【図２】本発明の原理説明図（請求項２）である。
【図３】本発明の原理説明図（請求項３）である。
【図４】本発明の原理説明図（請求項３）である。
【図５】本発明の原理説明図（請求項４）である。
【図６】本発明の原理説明図（請求項４）である。
【図７】本発明の原理説明図（請求項５）である。
【図８】本発明の原理説明図（請求項５）である。
【図９】本発明の原理説明図（請求項６）である。
【図１０】本発明の第１の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１１】本発明の第２の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１２】本発明の第３の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１３】本発明の第４の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１４】本発明の第５の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１５】本発明の第６の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１６】本発明の第７の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１７】本発明の第８の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１８】本発明の第９の実施例に係るビデオメモリの
構成図である。
構成図である。
【図１９】本発明の第９の実施例に係るビデオメモリの
全体構成図である。
全体構成図である。
【図２０】従来のビデオメモリの構成図である。
１〜９ ビデオメモリ １１，１１−１〜１１−３ メモリセルアレイ １２Ｃ カラムアドレスデコーダ １２Ｒ ロウアドレスデコーダ １３，１３−１〜１３−３ シリアルアクセスメモリ １４，１４−１〜１４−３，１０４ カラールックアッ
プテーブル １５，１５−１〜１５−３，１０５ ＤＡコンバータ １６ マルチプレクサ １７ ランダムアクセスユニット １９ データ転送アドレスカウンタ ２１ ビデオクロックカウンタ ３１ マスタチップ ３２，３３ スレーブチップ ＩＯＰ，ＩＯＰ１〜ＩＯＰ３ Ｉ／Ｏポート ＡＢＵＳ アドレス入力 ＲＡＣ ランダムアクセス制御信号 ＢＳ ブランキング信号 ＶＳ，ＶＳ１〜ＶＳ３ ビデオ信号 ＲＡＳ 信号 ＣＡＳ 信号 ＤＴ／ＯＥ 信号 ＷＢ／ＷＥ 信号 ＤＳＦ 信号 ＱＳＦ 信号 ＳＣ 信号 ＶＣＬＫ ビデオクロック ＤＲＥＱ データ転送要求信号 ＲＲＥＱ データ転送アドレスリセット要求信号 Ｈｓｙｎｃ 水平同期信号 Ｖｓｙｎｃ 垂直同期信号 ＴＳＴ データ転送ステータス信号 ｓｙｎｃ ビデオ同期信号 Ｓｉ 同期信号入力 Ｓｏ 同期信号出力 １０２ ディスプレイコントローラ １０１，１０１−１〜１０１−４ フレームバッファ ＲＢＵＳ 高速読み出しバス
プテーブル １５，１５−１〜１５−３，１０５ ＤＡコンバータ １６ マルチプレクサ １７ ランダムアクセスユニット １９ データ転送アドレスカウンタ ２１ ビデオクロックカウンタ ３１ マスタチップ ３２，３３ スレーブチップ ＩＯＰ，ＩＯＰ１〜ＩＯＰ３ Ｉ／Ｏポート ＡＢＵＳ アドレス入力 ＲＡＣ ランダムアクセス制御信号 ＢＳ ブランキング信号 ＶＳ，ＶＳ１〜ＶＳ３ ビデオ信号 ＲＡＳ 信号 ＣＡＳ 信号 ＤＴ／ＯＥ 信号 ＷＢ／ＷＥ 信号 ＤＳＦ 信号 ＱＳＦ 信号 ＳＣ 信号 ＶＣＬＫ ビデオクロック ＤＲＥＱ データ転送要求信号 ＲＲＥＱ データ転送アドレスリセット要求信号 Ｈｓｙｎｃ 水平同期信号 Ｖｓｙｎｃ 垂直同期信号 ＴＳＴ データ転送ステータス信号 ｓｙｎｃ ビデオ同期信号 Ｓｉ 同期信号入力 Ｓｏ 同期信号出力 １０２ ディスプレイコントローラ １０１，１０１−１〜１０１−４ フレームバッファ ＲＢＵＳ 高速読み出しバス
Claims (6)
- 【請求項１】 複数ビット構成のメモリセルアレイと、
前記メモリセルアレイをランダムにアクセスするＩ／Ｏ
ポートと、前記メモリセルアレイの一部のデータを保持
するシリアルアクセスメモリと、前記シリアルアクセス
メモリの出力データに対して所定の変換を行なうカラー
ルックアップテーブルと、前記カラールックアップテー
ブルの出力をディジタルからアナログに変換するＤＡコ
ンバータとを有し、前記ＤＡコンバータのアナログ出力
をビデオポートより外部出力することを特徴とするビデ
オメモリ。 - 【請求項２】 前記メモリセルアレイ、Ｉ／Ｏポート、
シリアルアクセスメモリ、カラールックアップテーブ
ル、ＤＡコンバータ、及びビデオポートは、それぞれ
赤、緑、青の３系統を備えることを特徴とする請求項１
に記載のビデオメモリ。 - 【請求項３】 前記ビデオメモリは、前記メモリセルア
レイから前記シリアルアクセスメモリへのデータ転送時
のロウアドレス、並びに前記シリアルアクセスメモリ内
の初期カラムアドレスを、ランダムアクセス用のアドレ
ス入力により指定するランダムアクセスユニットを有す
ることを特徴とする請求項１または２に記載のビデオメ
モリ。 - 【請求項４】 前記ビデオメモリは、前記メモリセルア
レイから前記シリアルアクセスメモリへのデータ転送時
のロウアドレス、並びに前記シリアルアクセスメモリ内
の初期カラムアドレスを指定するアドレスカウンタを有
することを特徴とする請求項１、２、または３に記載の
ビデオメモリ。 - 【請求項５】 前記ビデオメモリは、前記メモリセルア
レイから前記シリアルアクセスメモリへのデータ転送制
御を行ない、外部へデータ転送中である旨を示すステー
タス信号とビデオ同期信号を出力するビデオクロックカ
ウンタを有することを特徴とする請求項１、２、３、ま
たは４に記載のビデオメモリ。 - 【請求項６】 前記ビデオクロックカウンタは、同期信
号を外部に出力すると共に、外部より入力される同期信
号に基づき制御タイミングを同期させることを特徴とす
る請求項５に記載のビデオメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149454A JPH05341753A (ja) | 1992-06-09 | 1992-06-09 | ビデオメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149454A JPH05341753A (ja) | 1992-06-09 | 1992-06-09 | ビデオメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05341753A true JPH05341753A (ja) | 1993-12-24 |
Family
ID=15475481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149454A Pending JPH05341753A (ja) | 1992-06-09 | 1992-06-09 | ビデオメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05341753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043829A (en) * | 1997-04-24 | 2000-03-28 | Mitsubishi Denki Kabushiki Kaisha | Frame buffer memory with look-up table |
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
-
1992
- 1992-06-09 JP JP4149454A patent/JPH05341753A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE44589E1 (en) | 1994-06-02 | 2013-11-12 | Mosaid Technologies Incorporated | Single chip frame buffer and graphics accelerator |
| US6043829A (en) * | 1997-04-24 | 2000-03-28 | Mitsubishi Denki Kabushiki Kaisha | Frame buffer memory with look-up table |
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