JPH10303210A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 外部ベース領域と活性ベース領域に分けて形
成される高周波トランジスタは、活性ベース領域の取り
出し電極をポリシリコンで形成している。またエミッタ
領域の取り出し電極を被着させるために、活性ベース領
域を露出する工程が必要となり、この露出工程は、前記
ポリシリコンをドライエッチングして形成される。とこ
ろがグレインとグレインバンダリーのエッチングスピー
ドの違いから、半導体層表面が凸凹に形成されてしま
う。 【解決手段】 ＬＯＣＯＳ酸化膜５７で囲まれた半導体
層５１を露出した後で、全面にａ−Ｓｉ膜６７を形成
し、その後、ａ−ＳｉをポリＳｉに変換させない低温度
成膜が可能な方法で、絶縁膜６８を形成する。従って、
図１１のように、エッチングして半導体層を露出させて
も、ａ−Ｓｉ６７全体のエッチングレートが同じである
ため、凸凹が形成されず、拡散深さの均一な活性ベース
領域７４が形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、予定の外部ベース
領域の拡散源となるシリコン膜を凸凹のない形状でエッ
チングし、凸凹のない活性ベース領域表面を実現する半
導体集積回路の製造方法に関する。

【０００２】

【従来の技術】極く微細なベース・エミッタ接合を得る
ための手法として、例えば特開平７−２３５５４７号公
報や平成８年特許第２５７６３７３号公報に記載された
方法が公知である。これは、スーパーコンピューターに
採用されるほどの高速性を有したＢＩＰ型のトランジス
タである。

【０００３】このトランジスタのベース領域は、後述さ
れるがポリシリコン膜を採用するために、特に活性ベー
ス領域の表面が凸凹となり、特性に影響を与えてしまう
問題があった。図２２〜図２６は、後者の公報を示すも
のであり、以下この図を参照して説明して行く。

【０００４】図２２に示すように、Ｐ型の半導体基板１
の上にはＮ型のエピタキシャル層２が設けられ、間には
Ｎ＋型の埋込み層３が設けられている。また両端には、
絶縁分離層４が設けられている。この絶縁分離層４は、
本願のようにトレンチでも良いし、ＬＯＣＯＳでも良い
し、またＬＯＣＯＳの下にＰＮ分離を形成しても良い。

【０００５】更に全面には、Ｐ＋型のポリシリコン膜５
とシリコン酸化膜６が形成されている。（以上図２２を
参照） 続いて図２３のように、ポリシリコン膜５とシリコン酸
化膜６をドライエッチングによりパターニングする工程
がある。パターニングされたポリシリコン膜は、外部ベ
ース領域７の拡散源となり、しかも外部ベース領域７の
取り出し電極８となる。またこのパターニングにより、
予定の活性ベース領域９が露出される。（以上図２３を
参照） 更にこれからの熱が加わる工程で、取り出し電極８の不
純物が拡散され外部ベース領域７が発生する。また活性
ベース領域９を露出する開口部１１を介して活性ベース
領域９が形成され、図２４のように酸化シリコン膜１０
を全面に形成し、エッチバックを行って図２５のように
スペーサ１２を形成する。

【０００６】最後に、スペーサ１２により形成された開
口部１３を介して、拡散源兼電極となるエミッタ領域の
取り出し電極１４が形成され、これによりエミッタ領域
が形成される。以上の製造方法により微細な高周波トラ
ンジスタを製造することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、図２２
から図２３の工程に於いて、ポリシリコン膜５を採用し
ているために、図２３に示すように予定の活性ベース領
域の表面がデコボコ（凸凹）となる問題があった。絶縁
膜６は、ＣＶＤ酸化膜であり、また下層の膜５は、ポリ
シリコン膜である。ポリシリコンは、グレインとグレイ
ンバンダリーの集まりであり、グレインバンダリーの方
がエッチングレートが大きい。そのため、ドライエッチ
ングを行うと活性ベース領域表面には、グレインが残
り、グレインバンダリーに対応する活性ベース領域がエ
ッチングされ、露出しているシリコン基板表面を凸凹に
する。

【０００８】この領域は、最終的にエミッタ電極１４の
コンタクト部となるため、コンタクト抵抗を上昇させる
問題があった。しかも半導体層表面の凸凹は、色々な結
晶面を露出させることになる。例えば表面は［１，０，
０］面であるが、凸凹面に［１，１，１］面が現れる。
この［１，１，１］面は、拡散スピードが速いため、活
性ベース領域の形状が凸凹となり、トランジスタ特性に
影響を与えてしまう問題も有った。

【０００９】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、半導体層上に予定の外部ベース
領域の不純物が導入されたアモルファスシリコン膜を形
成し、更に前記アモルファスシリコン膜がアモルファス
状態を維持できる温度で第２の絶縁膜を形成することで
解決するものである。

【００１０】先ずアモルファスシリコン（以下ａ−Ｓｉ
と呼ぶ）は、グレイン、グレインバンダリーが無いた
め、エッチングしても凸凹の無い表面が実現できる。し
かしアモルファスシリコン層は、高温の熱が加わると、
ポリシリコン膜に変換される為、図１１の予定の活性ベ
ース領域が露出されるまでは、できる限りａ−Ｓｉのま
まの状態が好ましい。従ってａ−Ｓｉの上に形成される
第２の絶縁膜の成膜温度は、できる限りａ−Ｓｉ状態を
維持できる低温の成膜が好ましい。

【００１１】第２に、半導体層上に予定の外部ベース領
域の不純物が導入されたアモルファスシリコン膜を形成
し、更に前記アモルファスシリコン膜がアモルファス状
態を維持できる温度で第２の絶縁膜を形成し、活性ベー
ス領域が露出するように前記第２の絶縁膜および前記ア
モルファスシリコン膜を除去し、前記外部ベース領域の
取り出し電極の側壁に設けられたスペーサを介してエミ
ッタ電極を形成することで解決するものである。

【００１２】活性ベース領域を露出させるまでは、ａ−
Ｓｉの状態で維持しているので、活性ベース領域の部分
は、平坦になる。そのためエミッタ電極が形成されて
も、コンタクト抵抗は低減される。第３に、第２の絶縁
膜を、ＣＶＤ法より成るシリコン酸化膜で成す事で解決
するものであり、第４として、第２の絶縁膜を、プラズ
マＣＶＤより成るシリコン酸化膜で成すことで解決する
ものである。

【００１３】例えばシリコン酸化膜をＣＶＤで成膜する
場合、圧力により常圧ＣＶＤ、低圧ＣＶＤに分けられ、
励起のタイプにより、高温ＣＶＤ、低温ＣＶＤ、プラズ
マＣＶＤ、光ＣＶＤに分けられる。特にプラズマＣＶＤ
は、約４００度以下で、光ＣＶＤは、約３００度以下で
成膜できる。また減圧低温ＣＶＤでは、シラン単独で約
３８０度で成膜できる。従ってこのシリコン酸化膜の下
層にあるａ−Ｓｉは、アモルファス状態を維持できる。

【００１４】更に第５として、少なくともエミッタ領域
の取り出し電極の形成前まで、アモルファスシリコン膜
を維持する事で解決するものである。スペーサがポリＳ
ｉであると、表面が凸凹な形状となるが、ａ−Ｓｉで維
持できれば、その表面をなだらかにすることができる。
従ってイオン注入によりエミッタ領域を形成しても、エ
ミッタ領域の取り出し電極を拡散源として形成しても、
エミッタ拡散領域は、底面も外周もなだらかな形状とな
り、拡散領域のバラツキを抑えることができる。

【００１５】

【発明の実施の形態】以下に本発明の実施の形態を図１
〜図１６を参照しながら説明する。まず、Ｐ型半導体基
板５０の上にエピタキシャル成長法によってコレクタと
なるＮ型の半導体層５１を形成する。また半導体層５１
と半導体基板５０との間には、全面にＮ＋型の埋込み層
５２が形成されている。更には、トランジスタのコレク
タコンタクト領域５３が拡散やイオン注入により形成さ
れる。

【００１６】また半導体層５１の表面には、５００Å程
度の熱酸化膜５４と１０００Å程度の耐酸化膜であるシ
リコン窒化膜５５がＣＶＤにより形成され、コレクタコ
ンタクト領域５３と予定のベース領域上を被覆したレジ
スト５６を介して、シリコン窒化膜５５がエッチングさ
れる。（以上図１を参照） 続いて、レジスト５６を除いた後で、耐酸化膜５５を使
い、１０００度程度のスチーム酸化により、膜厚５００
０Å程度のＬＯＣＯＳ酸化膜５７を形成し、ＬＯＣＯＳ
酸化膜５７で囲まれた耐酸化膜５５と熱酸化膜５４を取
り除く。（以上図２を参照） 続いて、全面を酸化して、露出している半導体層５１に
４００Å程度の熱酸化膜５８を形成し、更に１０００Å
程度のシリコン窒化膜５９およびＣＶＤによりノンドー
プのシリコングラス膜６０を約３０００程度成膜し、予
定のトレンチ６１に対応する部分が露出するようにレジ
スト６２を被着する。そしてレジスト６２をマスクとし
て、半導体層５１表面までエッチングする。（以上図３
を参照） 続いてレジスト６２を取り除き、シリコングラス膜６０
をマスクとして、半導体基板５０の途中まで、前記トレ
ンチ６１を掘り下げる。（以上図４を参照） 続いて、約１０００度のスチーム酸化でトレンチ内の表
面に１０００Å程度の熱酸化膜６２を形成する。（以上
図５を参照） 続いて、シリコングラス膜６０をフッ酸により取り除
く。この際トレンチ内部の熱酸化膜６２も取り除かれ、
再度の熱酸化により約３０００Åの熱酸化膜を形成す
る。（以上図６を参照） 続いて、トレンチ６１を充填するために全面にトレンチ
膜６４を形成する。ここでトレンチ膜６４は、ポリシリ
コンまたはａ−Ｓｉである。（以上図７を参照） 続い
て、前記トレンチ膜６４をエッチバックする。シリコン
窒化膜５９表面のトレンチ膜６４を完全に取り除き、ト
レンチ６１の上にキャップをするため、若干オーバーエ
ッチングする。（以上図８を参照） 続いて約１０００度のスチーム酸化を行い、トレンチ膜
が酸化され、シリコン酸化膜より成るキャップ６５が形
成される。キャップ６５の部分が上に凸になるため、シ
リコン窒化膜５９をマスクにしてキャップ６５を若干エ
ッチングし、その後、ホットリン酸によりシリコン窒化
膜５９を取り除く。この際熱酸化膜５８も一緒に取り除
かれるので、再度熱酸化により熱酸化膜６６を約６００
Å程度生成させる。（以上図９を参照） 続いて、ＬＯＣＯＳ酸化膜５７で囲まれたコレクタコン
タクト領域５３および予定のベース領域を露出させるた
めに、半導体層上の熱酸化膜６６を取り除き、全面にａ
−Ｓｉ６７を約２０００Åの厚みでＣＶＤにより形成
し、全面にＢＦ2をイオン注入する。ここでは予め、ａ
−Ｓｉ形成ガス（Ｈ2とシリコンより成るガス、例えば
シラン）に不純物を入れても良いし、不純物をデポジー
ションしても良い。またここでは、このａ−Ｓｉを拡散
源として使用すると共に、取り出し電極として活用する
ため、抵抗値の制御や外部ベースの濃度制御を正確に制
御できるイオン注入が好ましい。

【００１７】次は、本発明の特徴であり、全面に絶縁膜
６８を形成する。この絶縁膜６８は、ここではプラズマ
ＴＥＯＳ膜で約２０００Åである。ここでプラズマＴＥ
ＯＳ膜とは、テトラエトキシシラン（ＴＥＯＳ）の有機
材料（Si(OC2H5)4）をプラズマＣＶＤで成膜した膜であ
る。ここのポイントは、ａ−Ｓｉ膜６７がポリシリコン
に変換されないように、低温で絶縁膜を成膜し、図１１
のエッチング終了までａ−Ｓｉの状態で維持することに
ある。詳細な理由は、後述するが、ポリシリコンに一旦
変換されるとグレイン、グレインバンダリーのエッチン
グスピードの違いから図２３のように半導体層が凸凹に
なってしまうためである。言葉を換えて説明すれば、外
部ベース領域の取り出し電極のパターンエッチングが終
了するまで、この取り出し電極がポリシリコンに変換し
ないように維持することがポイントである。ここでポリ
シリコン以外としては、ａ−Ｓｉと単結晶Ｓｉが考えら
れ、後述するがａ−Ｓｉで維持されていても、熱処理に
より単結晶Ｓｉ膜に変換され、この状態で図１１のエッ
チングが行われるのであれば、半導体層表面はエッチン
グにより凸凹を形成しない。

【００１８】ａ−Ｓｉは、約５８０度以上で熱処理をす
るとポリＳｉに変換されてしまうので、絶縁膜５６は、
できるだけ低温で成膜されるべきである。また予定の外
部ベース領域の取り出し電極としてａ−Ｓｉを使い、周
囲を図１２のように絶縁する必要があるため、絶縁膜６
８としてはシリコン酸化膜が好ましい。

【００１９】ここで酸化膜をＣＶＤで成膜使用とすれ
ば、 （形成方法） 反応系 堆積温度 常圧低温酸化 （SiH4-O2) ４００度 減圧低温酸化 （SiH4-O2) ４００度 熱分解 (Si(OC2H5)4) ７５０度 プラズマ (SiH4-N2O) ２５０度 プラズマ (Si(OC2H5)4) ４００度 光 (SiH4-N2O) ２００度 のような色々な方法が考えられる。つまり、熱分解は、
温度が高すぎるがそれ以外は、比較的低温であるため適
している。また後述するが、一旦ａ−Ｓｉを付けた後、
熱処理により、単結晶に変換させても良い。ａ−Ｓｉも
単結晶Ｓｉもグレインとグレインバンダリーが点在した
構造を有さないため、パターニングしても半導体層表面
は滑らかに成るためである。（以上図１０を参照） その後、レジスト６９を使い両膜６７、６８をエッチン
グし、パターン化された膜を予定の外部ベースに対応す
る部分およびこの領域と隣接するＬＯＣＯＳ酸化膜５７
上に延在させる。また延在されたａ−Ｓｉは、外部ベー
ス領域の取り出し電極として活用される。

【００２０】本工程は、本発明の特徴となる所であり、
前述したように、ａ−Ｓｉをポリシリコンに変換させな
いでパターニングするため、外部ベース領域の取り出し
電極７０および予定の活性ベース領域表面は、なだらか
な表面に成る。活性ベース領域になる表面が凸凹でない
ために、拡散後拡散領域は何処をとってもほぼ均一な拡
散深さとなる。また取り出し電極７０の内側側面が凸凹
でないために、この後成長させる酸化膜７１やスペーサ
７２の形状に影響を与えない。（以上図１１を参照） 続いて全面を約８００度のスチーム雰囲気で熱酸化し、
ａ−Ｓｉ表面や半導体層５１表面に１００〜２００Å程
度の熱酸化膜７１を形成する。この時点で、取り出し電
極７０中の不純物が若干拡散され、外部ベース領域７２
が若干形成される。更にイオン注入のマスクとしてレジ
スト７３を使い、前記熱酸化膜７１を介して、ベースの
不純物であるＢＦ2をイオン注入する。この結果、後の
熱処理工程により、活性ベース領域７４が形成される。

【００２１】ここでイオン注入される半導体層表面は、
凸凹ではなくなだらかに形成されるため、活性ベース領
域の底面は、均一な拡散深さとなる。また半導体層表面
に現れる接合部も凸凹に成らず、最初に決めたパターン
通りに形成できる。（以上図１２を参照） 続いて、レジスト７３を取り除いた後で、予定のエミッ
タ電極とベース取り出し電極５７との絶縁を考慮し、全
面にＣＶＤによるシリコン酸化膜が形成され、更に予定
の活性ベース領域に対応する側壁にスペーサ７２が形成
される。

【００２２】このスペーサ７２もａ−Ｓｉで形成され、
異方性エッチングによりエッチバックされて形成され
る。この段階では、活性ベース領域７４表面の熱酸化膜
７１が残存しているので、例えばウェットエッチングに
より取り除かれる。（以上図１３を参照） 続いて予定のエミッタ領域の取り出し電極７５を形成す
るため、ポリシリコンまたはａ−Ｓｉで成るシリコン膜
が被着される。またエミッタ電極の抵抗値、エミッタ領
域の不純物濃度が考慮され全面にＡｓがイオン注入さ
れ、レジスト７６を介してエッチングされる。（以上図
１４を参照） 続いて、外部ベース領域の取り出し電極７０のコンタク
ト７７を形成するために、絶縁膜６８が一部エッチング
され、更に絶縁膜７８、７９が全面に形成される。この
絶縁膜７８は、約１０００Å〜１５００Å程度のノンド
ープのシリコングラス膜であり、絶縁膜７９は、約５０
００Å〜６５００Å程度のＢＰＳＧ膜である。

【００２３】次の工程は、コンタクトホトエッチングで
あり、ドライエッチングで開口される。特にベース電極
のコンタクト８０は、前記コンタクト７７よりも内側に
形成される。またエミッタ電極のコンタクト８１は、エ
ミッタ領域の取り出し電極７５を露出し、コンタクト８
２は、コレクタコンタクト領域５３を露出している。
（以上図１５を参照） 更にコンタクト８０に、イオン注入用のマスクを使い、
ＢＦ2をイオン注入している。これはコンタクト抵抗を
低下させるために行っている。

【００２４】また前記エミッタ拡散のために、マスクを
除去し、基板全体を熱処理する。この結果先にイオン注
入したイオンを拡散して活性ベース領域７４を形成し、
同時にエミッタ取り出し電極７５からの固相拡散により
エミッタ領域８３を形成する。エミッタ領域８３の拡散
深さは０．５μ程度で、エミッタ領域８３はスペーサ７
２よりも外側に形成される。

【００２５】その後、ライトエッチングを経て、ベース
電極８４、エミッタ電極８５およびコレクタ電極８６が
形成される。また電極が形成される前に熱処理が加えら
れ、ステップカバレージをなだらかにする工程がある。
ＢＰＳＧ膜７９は、熱によりダレる膜であり、ノンドー
プのシリコングラス膜７８は、ダレない膜である。従っ
て、コンタクトの部分は、約１０００Å程度の垂直なス
テップが形成されるが、更にこの上の膜７９は、ダレる
ため、ステップカバレージの改善されたコンタクトが形
成できる。

【００２６】よって、電極のステップカバレージが改善
され、且つ微細加工の高周波トランジスタを製造するこ
とができる。ここで本発明の特徴は、図１０、図１１の
説明で述べたように、ベース領域の取り出し電極として
ａ−Ｓｉ膜６７またａ−Ｓｉ膜を被着した後熱処理によ
り単結晶膜に変換した膜を使うことにある。

【００２７】ａ−Ｓｉ膜や単結晶Ｓｉ膜は、ポリシリコ
ン膜と異なり、グレインやグレインバンダリーが存在し
ないため、エッチング表面がなだらかになる特徴を有す
る。図２３で示したように、ポリシリコンをエッチング
すると、グレインバンダリーの方がエッチングスピード
が速いために、表面がとなり、結局活性ベース領域の表
面や界面をにするが、ａ−Ｓｉや単結晶Ｓｉは、このを
無くすことができる。

【００２８】ここで絶縁膜６８が高温度で被着されると
ａ−ＳｉからポリＳｉに変換されてしまう傾向が強いた
め、できるだけ低温で絶縁膜６８を被着し、ａ−Ｓｉの
状態を維持することが重要である。またどうしても高温
の熱処理が加わる場合は、多結晶ではなく、単結晶Ｓｉ
膜に変換させればよい。以下この単結晶化の実験結果
を、図１７〜図２１を使って以下に説明する。

【００２９】図１７から図１９に示すものは、膜の変換
状態を示すもので、左側は従来の方法であり、直接ポリ
シリコンから成長されるものを示し、右側にはアモルフ
ァスシリコン（以下ａ−Ｓｉと呼ぶ）から熱処理後まで
の推移を示した。ここでａ−Ｓｉから単結晶Ｓｉ膜に変
換する実験フローを、説明する。 Ａ：シリコン基板に約１０００Åのシリコン酸化膜を成
長させる。

【００３０】Ｂ：ＬＰＣＶＤ装置に実装し、５４０度、
５８０度、６００度、６２０度で、それぞれ１００％シ
ランガス（ＳｉＨ４）を供給し、Ｓｉ膜を形成する。ま
たこの時の膜厚は、それぞれ２０００Å、３０００Å、
４０００Åである。 Ｃ：全面にＢＦ2をイオン注入する。６０ｅＶ、３×１
０15 Ｄ：９００度、窒素雰囲気で１時間のアニール。

【００３１】Ｅ：シート抵抗ＲSの測定。 前記Ｂまでの工程を図１７に、Ｃの工程が完了した状態
を図１８に、Ｄの工程が完了した状態を図１９に、Ｅの
測定結果を図２０（シート抵抗Ｒs）および図２１（シ
ート抵抗のバラツキ）に示した。また図２０及び図２１
の横軸は、Ｂの工程の成膜温度を示している。

【００３２】測定結果を見ると、成膜温度の低い方が、
シート抵抗が低く且つバラツキも小さいことが判った。
またＢの工程での成膜は、５２０度から５８０度程度
（以下低温領域と呼ぶ）では、アモルファスシリコンに
成っている事も判った。また５９０度から６１０度の間
を越えた領域（以下高温領域と呼ぶ）は、表面状態が大
きく変化し、ポリシリコンに成っている。およそ５８０
度程度から６００度の間（以下中間領域と呼ぶ）は、ポ
リシリコンとアモルファスシリコンの遷移領域であると
考えられる。

【００３３】シリコン膜の表面状態は、低温領域では、
電子顕微鏡（５万倍）で見る限り、図１７や図１８の右
側に示すように表面のは殆ど観察できなく、ａ−Ｓｉ１
０１が形成されている。一方高温領域では、図１７の左
に示すようにやや大きいグレイン１０２として５００Å
（径）のポリシリコン膜１０３が観察できる。またグレ
イン１０２間にはグレインバンダリー１０４が存在して
いる。

【００３４】次にＣの工程のイオン注入では、×印で示
したようにフッ化ボロン（ＢＦ2＋）１０５がイオン注
入されており、右のａ−Ｓｉ膜と左のポリシリコン膜の
不純物分散状態は、実質同じであると考えられる。ここ
でボロンをイオン注入すると、ａ−Ｓｉ膜やポリシリコ
ン膜を突き抜けてしまうため、その表面近傍に入るサイ
ズの大きなフッ化ボロンを採用した。またＡｓイオン
も、フッ化ボロンと同様に、深く入らないため、採用が
可能である。

【００３５】更にＤの工程のアニール工程は、８００度
〜１０００度程度で、好ましくは９００度程度である。
（ここでａ−Ｓｉのままで維持する場合は、このアニー
ル工程は、前述した比較的低温度の成膜、例えば４００
度で絶縁膜６８を成膜する工程が該当する。） ここでの結果は、予想と違う現象となった。図１９の左
側のポリシリコン膜１０３は、熱処理が加わるために若
干グレインの径が大きくなるが、グレインが電子顕微鏡
（５００００倍の倍率）で観察された。しかし図１９の
右側のａ−Ｓｉは、電子顕微鏡（５００００倍の倍率）
で観察しても、グレインがあるのかどうか判断できなか
った。熱処理が加わっているのでａ−Ｓｉのままとは考
えずらく、実質見ている部分が単結晶であり、非常に大
きなグレインの膜であると判断できる。またグレインバ
ンダリーも観察できず、グレインが大きく殆どを１つの
グレインで占め、実質グレインバンダリーが無いと判断
できる。

【００３６】概略、アニール後の膜は、高温領域で、５
００Å程度のグレインが存在しており、表面が荒れてい
るが、低温領域では、表面は高温領域よりも遙かに平坦
な面となっている。従って、高温領域のポリシリコン膜
をエッチングすると、グレインバンダリーの方がエッチ
ングスピードが早いために、電子顕微鏡で観察すると表
面がとなっている。また低温領域のａ−Ｓｉ膜表面は、
殆ど平坦である。またグレインの大きな単結晶は、グレ
インバンダリーは存在しないため、エッチングしても、
平坦であり、形の整ったきれいなパターンを形成できる
ためと考えられる。

【００３７】以上説明したように、まずａ−Ｓｉ膜６７
を被着して、図１１のようにパターニングするまでは、
ａ−Ｓｉの状態で維持すれば、活性ベース領域は平坦に
なり、活性ベース領域の形状は、従来のように凸凹に成
らず、バラツキを低減させることができ、且つコンタク
ト抵抗も低減させることができる。またａ−Ｓｉに高温
が加わる場合は、ａ−Ｓｉを単結晶にすれば、エッチン
グしてもａ−Ｓｉ同様に活性ベース領域を凸凹としな
い。

【００３８】更には、プラズマＣＶＤやＬＰＣＶＤ装置
内に設けられたウェハに、低温領域でシランガスを流し
てａ−Ｓｉ膜を形成し、これに熱処理を加えながら不純
物を拡散させ、この膜を電極および拡散源として活用し
ている。この膜は、前述したようにシート抵抗のバラツ
キが少なく、しかも表面状態が実質ａ−Ｓｉと区別付か
ない程の平坦な膜になるため、所定の形状にエッチング
しても表面にのない精度の高いエッチング加工ができ
る。従ってシート抵抗のバラツキが少ないこと、形状が
正確にエッチングできることの２点により、取り出し電
極として活用でき、図２３のようなな半導体表面、また
凸凹な拡散面を格段に減少させることができる。

【００３９】従って、外部ベース領域の面積、活性ベー
ス領域の面積のバラツキが減少され、また活性ベース領
域の表面が平坦化され、ここのコンタクト抵抗を減少さ
せることができる。更には、ａ−Ｓｉを熱処理した膜、
つまり図１９の膜は、シート抵抗をポリシリコンよりも
下げることができ、取り出し電極の抵抗分を低下させる
ことができる。

【００４０】

【発明の効果】以上説明したように、半導体層上に予定
の外部ベース領域の不純物が導入されたアモルファスシ
リコン膜を形成し、更に前記アモルファスシリコン膜が
アモルファスを維持できる温度で第２の絶縁膜を形成す
ることで、エッチングしても凸凹の無い活性ベース領域
表面を実現できる。

【００４１】第２に、予定の活性ベース領域が露出する
ように第２の絶縁膜および前記アモルファスシリコン膜
を除去し、スペーサで囲まれた開口部を介してエミッタ
電極を形成すると、活性ベース領域を露出させるまで
は、ａ−Ｓｉの状態で維持しているので、活性ベース領
域の部分は、平坦になる。そのためエミッタ電極が形成
されても、コンタクト抵抗は低減される。

【００４２】更に、特にプラズマＣＶＤは、低温で形成
できることが特徴であり、この方法でａ−Ｓｉの上にシ
リコン酸化膜を形成すれば、ａ−Ｓｉ状態のまま維持で
きる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図２】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図３】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図４】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図５】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図６】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図７】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図８】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図９】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図１０】本発明の半導体集積回路の製造方法を説明す
る断面図である。

【図１１】本発明の半導体集積回路の製造方法を説明す
る断面図である。

【図１２】本発明の半導体集積回路の製造方法を説明す
る断面図である。

【図１３】本発明の半導体集積回路の製造方法を説明す
る断面図である。

【図１４】本発明の半導体集積回路の製造方法を説明す
る断面図である。

【図１５】本発明の半導体集積回路の製造方法を説明す
る断面図である。

【図１６】本発明の半導体集積回路の製造方法を説明す
る断面図である。

【図１７】本発明のａ−Ｓｉと従来のポリＳｉ膜が付い
た時の状態を説明する図である。

【図１８】図１７の２種類の膜にイオン注入をした時の
状態を説明する図である。

【図１９】図１８の２種類の膜をアニールしたときの状
態を説明する図である。

【図２０】本発明と従来のシリコン膜のシート抵抗を説
明をする図である。

【図２１】シート抵抗のバラツキを説明する図である。

【図２２】従来例の製造方法を説明する断面図である。

【図２３】従来例の製造方法を説明する断面図である。

【図２４】従来例の製造方法を説明する断面図である。

【図２５】従来例の製造方法を説明する断面図である。

【図２６】従来例の製造方法を説明する断面図である。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 コレクタ領域内の予定のベース領域が露
   出するように半導体層に第１の絶縁膜を形成する工程
   と、 前記半導体層上に予定のベース領域を構成する予定の外
   部ベース領域の不純物が導入されたアモルファスシリコ
   ン膜を形成し、更に前記アモルファスシリコン膜がアモ
   ルファス状態を維持できる温度で第２の絶縁膜を形成す
   る工程と、 前記予定のベース領域を構成する予定の活性ベース領域
   が露出するように前記第２の絶縁膜および前記アモルフ
   ァスシリコン膜を除去する工程と、 前記予定の活性ベース領域に前記不純物を拡散し、前記
   活性ベース領域を形成する工程とを有することを特徴と
   した半導体集積回路の製造方法。
2. 【請求項２】 コレクタ領域内の予定のベース領域が露
   出するように半導体層に第１の絶縁膜を形成する工程
   と、 前記半導体層上に予定のベース領域を構成する予定の外
   部ベース領域の不純物が導入されたアモルファスシリコ
   ン膜を形成し、更に前記アモルファスシリコン膜がアモ
   ルファス状態を維持できる温度で第２の絶縁膜を形成す
   る工程と、 前記予定のベース領域を構成する予定の活性ベース領域
   が露出するように前記第２の絶縁膜および前記アモルフ
   ァスシリコン膜を除去し、拡散源となる外部ベース領域
   の取り出し電極を形成する工程と、 前記予定の活性ベース領域および前記外部ベース領域の
   取り出し電極の露出部に第３の絶縁膜を形成する工程
   と、 前記活性ベース領域を露出している前記外部ベース領域
   の取り出し電極の側壁にスペーサを設ける工程と、 前記外部ベース領域の取り出し電極の側壁に設けられた
   スペーサを介してエミッタ電極を形成する工程とを有
   し、 前記外部ベース領域は、前記外部ベース領域の取り出し
   電極にある不純物により拡散され、前記活性ベース領域
   は、前記外部ベース領域の取り出し電極で囲まれた開口
   部またはこの開口部に形成された第３の絶縁膜で囲まれ
   た開口部を介して導入され、前記活性ベース領域に形成
   されるエミッタ領域は、前記スペーサで囲まれた開口部
   を介して不純物が導入される半導体集積回路の製造方
   法。
3. 【請求項３】 前記第２の絶縁膜は、ＣＶＤ法より成る
   シリコン酸化膜である請求項１または請求項２記載の半
   導体集積回路の製造方法。
4. 【請求項４】 前記第２の絶縁膜は、プラズマＣＶＤよ
   り成るシリコン酸化膜である請求項１または請求項２記
   載の半導体集積回路の製造方法。
5. 【請求項５】 前記スペーサは、少なくとも前記エミッ
   タ領域の取り出し電極の形成前までは、アモルファスシ
   リコン膜を維持している請求項１記載または請求項２記
   載の半導体集積回路の製造方法。
6. 【請求項６】 前記アモルファスシリコン膜は、熱処理
   により単結晶シリコン膜に変換される請求項１または請
   求項２記載の半導体集積回路の製造方法。