JPH10303377A - 電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置 - Google Patents

電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置

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JPH10303377A
JPH10303377A JP9110830A JP11083097A JPH10303377A JP H10303377 A JPH10303377 A JP H10303377A JP 9110830 A JP9110830 A JP 9110830A JP 11083097 A JP11083097 A JP 11083097A JP H10303377 A JPH10303377 A JP H10303377A
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Abstract

(57)【要約】 【課題】 トランジスタと誘電体キャパシタとを縦方向
に並べて配置し、誘電体キャパシタの下部電極をＳｉま
たはＷからなるプラグによりトランジスタの拡散層と接
続する場合、誘電体キャパシタの誘電体膜の材料として
ＰＺＴはもちろん、高温の熱処理が必要なＳＢＴなどを
も用いることを可能とする電子材料、その製造方法、誘
電体キャパシタおよび不揮発性メモリを提供する。ま
た、プラグを形成した後のプロセス温度や時間の自由度
が高い半導体装置を提供する。 【解決手段】 誘電体キャパシタの下部電極の材料とし
て、組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉｒy Ｒ
ｕz ）b Ｏc （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子
％で表した組成）で表され、その組成範囲が７０≧ａ≧
２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝
１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ
≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料を用いる。ま
た、半導体装置における拡散層とその上に設けられるプ
ラグとの間の拡散防止層の材料としてこの材料を用い
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電子材料、その
製造方法、誘電体キャパシタ、不揮発性メモリおよび半
導体装置に関する。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体膜の高速な
分極反転とその残留分極とを利用する高速書き換え可能
な不揮発性メモリである。図１０に従来の強誘電体メモ
リの一例を示す。
【０００３】図１０に示すように、この従来の強誘電体
メモリにおいては、ｐ型Ｓｉ基板１０１の表面にフィー
ルド絶縁膜１０２が選択的に設けられ、これによって素
子分離が行われている。このフィールド絶縁膜１０２に
囲まれた部分の活性領域の表面にはゲート絶縁膜１０３
が設けられている。符号ＷＬはワード線を示す。このワ
ード線ＷＬの両側の部分におけるｐ型Ｓｉ基板１０１中
にはｎ+ 型のソース領域１０４およびドレイン領域１０
５が設けられている。これらのワード線ＷＬ、ソース領
域１０４およびドレイン領域１０５によりトランジスタ
Ｑが構成されている。
【０００４】符号１０６は層間絶縁膜を示す。フィール
ド絶縁膜１０２の上方の部分における層間絶縁膜１０６
上には、接合層としての例えば膜厚３０ｎｍ程度のＴｉ
膜１０７を介して、下部電極としての例えば膜厚２００
ｎｍ程度のＰｔ膜１０８、例えば膜厚２００ｎｍ程度の
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）膜やＳｒＢｉ2 Ｔａ
2 Ｏ9 （ＳＢＴ）膜などの強誘電体膜１０９および上部
電極としての例えば膜厚２００ｎｍ程度のＰｔ膜１１０
が順次積層され、これらのＰｔ膜１０８、強誘電体膜１
０９およびＰｔ膜１１０によりキャパシタＣが構成され
ている。トランジスタＱとこのキャパシタＣとにより、
１個のメモリセルが構成されている。
【０００５】符号１１１は層間絶縁膜を示す。ソース領
域１０４の上の部分における層間絶縁膜１０６および層
間絶縁膜１１１にはコンタクトホール１１２が設けられ
ている。また、Ｐｔ膜１０８の一端部の上の部分におけ
る層間絶縁膜１１１にはコンタクトホール１１３が設け
られている。さらに、Ｐｔ膜１１０の上の部分における
層間絶縁膜１１１にはコンタクトホール１１４が設けら
れている。そして、コンタクトホール１１２およびコン
タクトホール１１３を通じて、トランジスタＱのソース
領域１０４とキャパシタＣの下部電極であるＰｔ膜１０
８とが配線１１５により接続されている。また、コンタ
クトホール１１４を通じて、キャパシタＣの上部電極で
あるＰｔ膜１１０に配線１１６が接続されている。符号
１１７はパッシベーション膜を示す。
【０００６】この図１０に示す従来の強誘電体メモリに
おいては、トランジスタＱとキャパシタＣとが横方向
（基板面に平行な方向）に並べて配置しているが、強誘
電体メモリの情報記録密度を増加させるためには、トラ
ンジスタＱとキャパシタＣとを縦方向（基板面に垂直な
方向）に並べて配置した構造とする必要がある。その一
例を図１１に示す。ここで、図１１においては、図１０
と同一の部分には同一の符号を付す。
【０００７】図１１において、符号ＷＬ１〜ＷＬ４はワ
ード線を示し、１１８は層間絶縁膜を示す。ドレイン領
域１０５の上の部分における層間絶縁膜１１８にはコン
タクトホール１１９が設けられ、このコンタクトホール
１１９を通じてビット線ＢＬがトランジスタＱのドレイ
ン領域１０５に接続されている。符号１２０、１２１は
層間絶縁膜を示す。ソース領域１０４の上の部分におけ
る層間絶縁膜１２１にはコンタクトホール１２２が設け
られ、このコンタクトホール１２２内に多結晶Ｓｉプラ
グ１２３が埋め込まれている。そして、この多結晶Ｓｉ
プラグ１２３を介して、トランジスタＱのソース領域１
０４とキャパシタＣの下部電極であるＰｔ膜１０８とが
電気的に接続されている。
【０００８】さて、強誘電体膜１０９を形成する際には
通常、その結晶化のために６００〜８００℃の高温にお
いて酸化雰囲気中で熱処理を行う必要があるが、このと
き、多結晶Ｓｉプラグ１２３のＳｉがキャパシタＣの下
部電極であるＰｔ膜１０８に熱拡散し、そのＳｉがＰｔ
膜１０８の上層で酸化されることによりこのＰｔ膜１０
８の導電性が失われたり、Ｓｉがさらに強誘電体膜１０
９に拡散し、キャパシタＣの特性を著しく劣化させてし
まうという問題がある。
【０００９】強誘電体膜１０９の材料がＰＺＴである場
合、その焼成温度は６００℃程度であるため、Ｓｉの拡
散防止層としてＴｉＮなどの窒化物系の膜を使用するこ
とができるとの報告がある（応用物理学会講演予稿集、
１９９５年春、３０ｐ−Ｄ−２０、３０ｐ−Ｄ−１
０）。しかしながら、窒化物系の膜は、高温、酸化雰囲
気中の熱処理で酸化され、導電性を失うことから、強誘
電体膜１０９の強誘電体特性をより改善するために、熱
処理の雰囲気に十分な酸素を導入し、より高温で熱処理
を施した場合には、酸化による表面荒れや電気抵抗の上
昇が起きてしまうという問題がある。
【００１０】一方、強誘電体膜１０９の材料として、Ｐ
ＺＴより疲労特性に優れるとされるＳＢＴを用いる場合
には、良好な強誘電体特性を得るための熱処理温度は８
００℃程度とＰＺＴに比べてさらに高温となる。したが
って、強誘電体膜１０９の材料にＳＢＴを用いた場合に
は、上述の窒化物系の膜からなる拡散防止層では耐熱性
が完全に不足し、使用不可能である。
【００１１】これまで、強誘電体膜１０９の材料として
ＳＢＴを用いたスタック型のキャパシタの構造は報告さ
れておらず、このようなキャパシタを用いた高集積の不
揮発性メモリの実現は困難であるとされていた。
【００１２】また、以上と同様な問題は、多結晶Ｓｉプ
ラグの代わりにＷプラグを用いる場合においても起こり
得るものである。
【００１３】一方、従来、最小加工寸法が０．５０〜
０．３５μｍの多層配線構造の超高集積半導体集積回路
装置の一例として図１２に示すようなものがある（例え
ば、日経マイクロデバイス、１９９４年７月号、ｐｐ．
５０−５７および日経マイクロデバイス、１９９５年９
月号、ｐｐ．７０−７７）。
【００１４】図１２に示すように、この従来の半導体集
積回路装置においては、ｎ型Ｓｉ基板２０１中にｐウエ
ル２０２およびｎウエル２０３が設けられている。素子
分離領域となる部分のｎ型Ｓｉ基板２０１の表面にはリ
セス２０４が設けられ、このリセス２０４内にＳｉＯ2
膜からなるフィールド絶縁膜２０５が埋め込まれてい
る。このフィールド絶縁膜２０５に囲まれた活性領域の
表面にはＳｉＯ2 膜からなるゲート絶縁膜２０６が設け
られている。符号２０７は不純物がドープされた多結晶
Ｓｉ膜、２０８はＷＳｉx 膜のような金属シリサイド膜
を示す。これらの多結晶Ｓｉ膜２０７および金属シリサ
イド膜２０８により、ポリサイド構造のゲート電極が形
成されている。これらの多結晶Ｓｉ膜２０７および金属
シリサイド膜２０８の側壁にはＳｉＯ2 からなるサイド
ウォールスペーサ２０９が設けられている。ｎウエル２
０３中には、多結晶Ｓｉ膜２０７および金属シリサイド
膜２０８からなるゲート電極に対して自己整合的に、ソ
ース領域またはドレイン領域として用いられるｐ+ 型の
拡散層２１０、２１１が設けられている。これらのゲー
ト電極および拡散層２１０、２１１によりｐチャネルＭ
ＯＳトランジスタが形成されている。同様に、ｐウエル
２０２にはｎチャネルＭＯＳトランジスタが形成されて
いる。符号２１２、２１３はこのｎチャネルＭＯＳトラ
ンジスタのソース領域またはドレイン領域として用いら
れるｎ+ 型の拡散層を示す。
【００１５】これらのｐチャネルＭＯＳトランジスタお
よびｎチャネルＭＯＳトランジスタを覆うように層間絶
縁膜２１４が設けられている。この層間絶縁膜２１４に
は、ｐチャネルＭＯＳトランジスタの拡散層２１１に対
応する部分およびフィールド絶縁膜２０５上のゲート電
極に対応する部分にそれぞれ接続孔２１５、２１６が設
けられている。これらの接続孔２１５、２１６の内部に
はＴｉ膜２１７およびＴｉＮ膜２１８を介してＷプラグ
２１９が埋め込まれている。
【００１６】接続孔２１５、２１６の上には、Ｔｉ膜２
２０およびＴｉＮ膜２２１を介してＡｌ−Ｃｕ合金配線
２２２が設けられ、その上にＴｉＮ膜２２３が設けられ
ている。符号２２４は層間絶縁膜を示す。この層間絶縁
膜２２４には、Ａｌ−Ｃｕ合金配線２２２に対応する部
分に接続孔２２５、２２６が設けられている。これらの
接続孔２２５、２２６の内部にはＴｉ膜２２７およびＴ
ｉＮ膜２２８を介してＷプラグ２２９が埋め込まれてい
る。
【００１７】さらに、接続孔２２５、２２６の上には、
Ｔｉ膜２３０およびＴｉＮ膜２３１を介してＡｌ−Ｃｕ
合金配線２３２が設けられ、その上にＴｉＮ膜２３３が
設けられている。
【００１８】この図１２に示す半導体集積回路装置にお
いて、接続孔２１５の部分の拡散層２１１上に設けられ
ているＴｉ膜２１７（膜厚は通常５〜５０ｎｍ）は、主
に、Ｗプラグ２１９の拡散層２１１との良好な電気的接
続を得るため、および、下地に対する密着性を向上させ
るために用いられている。これは、拡散層２１１の表面
は化学的に活性であるため、水分や大気にさらされる
と、ごく短時間（２〜３分未満と考えられる）のうちに
表面に膜厚０．５〜５ｎｍの薄いＳｉＯx 膜が形成さ
れ、拡散層２１１との電気的接続および密着性が悪化す
るからである。これに対して、拡散層２１１上にＴｉ膜
２１７が設けられている場合には、このＴｉ膜２１７と
拡散層２１１の表面に形成されたＳｉＯx 膜とが化学反
応を起こす結果、電気的接続性と機械的密着性とを改善
することができる。
【００１９】しかしながら、拡散層２１１上にＴｉ膜２
１７を介してＷプラグ２１９（膜厚は通常５０〜７００
ｎｍ）が形成されると、このＷプラグ２１９の形成時の
熱処理（通常３００〜５００℃）あるいはその後工程で
行われる熱処理（通常３５０〜４５０℃）により拡散層
２１１のＳｉとＷプラグ２１９とが化学反応を起こして
ＷＳｉx が形成される。このとき、物質の移動（主に拡
散層２１１からＳｉがＷプラグ２１９中に移動）が発生
することにより、拡散層２１１とＷプラグ２１９との間
にすき間が形成され、良好な電気的接続が失われる問題
が生じている。そこで、この拡散層２１１とＷプラグ２
１９との化学反応を防止するため、Ｔｉ膜２１７とＷプ
ラグ２１９との間にＴｉＮ膜２１８（膜厚は通常５〜５
０ｎｍ）が設けられている。このため、このＴｉＮ膜２
１８はバリアメタルと呼ばれている。なお、バリアメタ
ルとしては、このＴｉＮ膜のほかにＴｉＯＮ膜もある。
【００２０】次に、Ｗプラグ２１９上に設けられている
Ｔｉ膜２２０は、Ｗプラグ２１９とＡｌ−Ｃｕ合金配線
２２２との良好な電気的接続および機械的接続を行うた
めに用いられている。また、このＴｉ膜２２０上のＴｉ
Ｎ膜２２１は、Ｗプラグ２１９とＡｌ−Ｃｕ合金配線２
２２との間の物質の移動および化学反応を抑制するため
に用いられている。接続孔２２５、２２６の部分におけ
るＷプラグ２２９上に設けられているＴｉ膜２３０およ
びＴｉＮ膜２３１も同様である。
【００２１】しかしながら、上述の半導体集積回路装置
の製造において、Ｔｉ膜２１７およびＴｉＮ膜２１８を
介してＷプラグ２１９を形成した場合、後工程のプロセ
ス温度の上限は、ＴｉＮ膜２１８の耐熱温度以下に制限
されてしまう。このＴｉＮ膜２１８の耐熱温度は、５０
０℃（スパッタリング法により成膜した場合）〜６５０
℃（ＣＶＤ法により成膜した場合）程度であるため、こ
のＷプラグ２１９の形成後のプロセス温度や時間の自由
度はほとんどないと言える。この問題は、Ｗプラグ２１
９の代わりにＳｉプラグやＡｌプラグを用いた場合にも
同様である。
【００２２】
【発明が解決しようとする課題】以上のように、図１１
に示す従来の強誘電体メモリのように、トランジスタＱ
とキャパシタＣとを縦方向に並べて配置し、キャパシタ
Ｃの下部電極、すなわちＰｔ膜１０８を多結晶Ｓｉプラ
グ１２３あるいはＷプラグによりトランジスタＱのソー
ス領域１０４と接続する場合、キャパシタＣの強誘電体
膜１０９の材料として、高温の熱処理が必要なＳＢＴな
どを用いることは困難であった。
【００２３】また、図１２に示すような従来の半導体集
積回路装置においては、Ｗプラグ２１９を形成した後の
工程のプロセス温度や時間の自由度がほとんどなかっ
た。
【００２４】したがって、この発明の目的は、トランジ
スタと誘電体キャパシタとを縦方向に並べて配置し、誘
電体キャパシタの下部電極をＳｉまたはＷからなるプラ
グによりトランジスタの拡散層と接続する場合、その下
部電極の材料として用いて好適な電子材料、その製造方
法、そのような材料を用いて下部電極を形成することに
より誘電体キャパシタの誘電体膜の材料としてＰＺＴは
もちろん、高温の熱処理が必要なＳＢＴなどをも用いる
ことができる誘電体キャパシタおよびそのような誘電体
キャパシタを用いた不揮発性メモリを提供することにあ
る。
【００２５】この発明の他の目的は、半導体集積回路装
置などの半導体装置の製造においてプラグを形成した後
の工程のプロセス温度や時間の自由度を大きくすること
ができる半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、多くの実験に基づいて
鋭意検討を行った。以下にその概要を説明する。
【００２７】本発明者はまず、誘電体キャパシタの下部
電極の材料の候補としてＰｄを考えた。しかしながら、
このＰｄのみからなる下部電極では、Ｓｉの拡散を防止
することはできず、Ｓｉ基板などとの密着性も悪く剥が
れやすい。また、このＰｄのみからなる下部電極上に例
えばＳＢＴ膜を成膜した後、結晶化のための熱処理を施
した場合、ＳＢＴ膜の表面が粗になってしまう。これ
は、この熱処理の際にＰｄからなる下部電極が部分的に
酸化されて体積が変化するためであると考えられる。
【００２８】そこで、本発明者はさらに検討を進めた結
果、下部電極の材料として、Ｐｄに酸素を導入したＰｄ
−Ｏ系材料を用いることにより、これらの欠点をなくす
ことができることを見い出した。すなわち、このＰｄ−
Ｏ系材料で下部電極を形成することにより、Ｓｉの拡散
を防止しつつ、Ｓｉ基板などとの密着性を向上させて剥
がれを防止することができる。また、このＰｄ−Ｏ系材
料からなる下部電極上にＳＢＴ膜を成膜した後、結晶化
のための熱処理を施した場合にも、ＳＢＴ膜の表面を平
滑に保つことができる。
【００２９】しかしながら、その後の研究により、Ｐｄ
−Ｏ系材料は、比抵抗が高いという欠点を有することが
明らかになった。検討の結果、この比抵抗が高いという
欠点は、このＰｄ−Ｏ系材料にさらにＲｈを導入したＰ
ｄ−Ｒｈ−Ｏ系材料を用いることによりなくすことがで
きることを見い出した。
【００３０】図１は（Ｐｄ100-x Ｒｈx ）60Ｏ40（組成
は原子％で表した）の組成ｘによる比抵抗の変化を示
す。図１からわかるように、Ｐｄ−Ｏ系材料（ｘ＝０の
場合）では比抵抗が高いが、このＰｄ−Ｏ系材料にＲｈ
を導入することにより、比抵抗を低下させることができ
る。この場合、比抵抗を十分に低くする観点から、ｘは
１６％以上（比抵抗で２０００μΩｃｍ以下）、Ｐｄ−
Ｒｈ−ＯにおけるＲｈの組成では少なくとも１０原子％
以上であることが望ましい。
【００３１】一方、Ｒｈの導入量を多くし過ぎると、例
えば図２に示すように、ＳＢＴ膜のヒステリシス曲線が
シフトしてしまう。本発明者は、比抵抗が０．００３Ω
ｃｍのｎ+ 型Ｓｉ基板上に形成した（Ｐｄ100-x Ｒ
ｈx ）60Ｏ40からなる下部電極上にゾル−ゲルスピンコ
ート法によりＳＢＴ膜を成膜し、引き続いてその結晶化
のために８００℃において１時間酸素雰囲気中で熱処理
した後、スパッタリング法により上部電極としてＰｔ膜
を成膜し、さらに８００℃において再び熱処理して得ら
れた誘電体キャパシタのヒステリシス曲線を測定し、
（Ｐｄ100-x Ｒｈx ）60Ｏ40の組成ｘによる残留分極Ｐ
r のシフト量、すなわちＰr + とＰr - との差（Ｐr +
−Ｐr - ）の変化を調べた。その結果を図３に示す。図
３からわかるように、この場合、残留分極Ｐr のシフト
量を十分に小さく抑える観点から、ｘは６６％以下（Ｐ
r + −Ｐr - で２μＣ／ｃｍ2 以下）、Ｐｄ−Ｒｈ−Ｏ
におけるＲｈの組成では少なくとも４０原子％以下であ
ることが望ましい。
【００３２】図４は、比抵抗が０．００３Ωｃｍのｎ+
型Ｓｉ基板上に形成した（Ｐｄ70Ｒｈ30）100-z Ｏz か
らなる下部電極上に上述と同様にして、ＳＢＴ膜を成膜
し、熱処理を行い、上部電極としてのＰｔ膜を成膜し、
再度の熱処理を行って得られた誘電体キャパシタのヒス
テリシス曲線を測定し、（Ｐｄ70Ｒｈ30）100-z Ｏzの
組成ｚによる残留分極Ｐr のシフト量（Ｐr + −
Ｐr - ）の変化を調べた結果を示す。図４からわかるよ
うに、この場合、残留分極Ｐr のシフト量を十分に小さ
く抑える観点から、ｚは６０原子％以下（Ｐr + −Ｐr
- で２μＣ／ｃｍ2 以下）であることが望ましい。この
ようにｚを６０原子％以下とすることは、比抵抗を十分
に小さくする観点からも望ましい。
【００３３】図５は、比抵抗が０．００３Ωｃｍのｎ+
型Ｓｉ基板上に形成した（Ｐｄ70Ｒｈ30）100-z Ｏz か
らなる下部電極上に上述と同様にしてＳＢＴ膜の成膜お
よび８００℃の熱処理を行った後、表面粗度計によりＳ
ＢＴ膜の表面状態を調べ、（Ｐｄ70Ｒｈ30）100-z Ｏz
の組成ｚによる表面粗度Ｒa max の変化を調べた結果を
示す。図５からわかるように、この場合、ＳＢＴ膜の表
面粗度を十分に小さく抑える観点から、ｚは１５原子％
以上（Ｒa max で約４ｎｍ以下）であることが望まし
い。
【００３４】以上はＰｄ−Ｒｈ−Ｏ系材料についてであ
るが、このＰｄ−Ｒｈ−Ｏ系材料のＲｈの一部をＰｔ、
ＩｒおよびＲｕのうちの一種または二種以上の貴金属元
素で置換した材料でも同様の特性を得ることができる。
【００３５】この発明は、本発明者が種々の実験を行っ
た結果得た以上の知見に基づいて案出されたものであ
る。
【００３６】すなわち、上記目的を達成するために、こ
の発明の第１の発明による電子材料は、組成式Ｐｄ
a （Ｒｈ100-x-y-z Ｐｔx Ｉｒy Ｒｕz ）b Ｏc （ただ
し、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で
表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１
０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ
≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋
ｙ＋ｚ≧０であることを特徴とする。
【００３７】この発明の第２の発明による電子材料は、
組成式Ｐｄa Ｒｈb Ｏc （ただし、ａ、ｂ、ｃは原子％
で表した組成）で表され、その組成範囲が７０≧ａ≧２
０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１
００であることを特徴とする。
【００３８】この発明の第３の発明による電子材料の製
造方法は、組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉｒy
Ｒｕz ）b Ｏc （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原
子％で表した組成）で表され、その組成範囲が７０≧ａ
≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ
＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞
ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である電子材料の製造
方法であって、電子材料を酸素または水蒸気を用いた反
応性スパッタリング法により成膜するようにしたことを
特徴とする。
【００３９】この発明の第４の発明による誘電体キャパ
シタは、組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉｒy Ｒ
ｕz ）b Ｏc （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子
％で表した組成）で表され、その組成範囲が７０≧ａ≧
２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝
１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ
≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からなる下部
電極と、下部電極上の誘電体膜と、誘電体膜上の上部電
極とを有することを特徴とする。
【００４０】この発明の第５の発明による不揮発性メモ
リは、トランジスタと誘電体キャパシタとからなるメモ
リセルを有する不揮発性メモリにおいて、誘電体キャパ
シタが、組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉｒy Ｒ
ｕz ）b Ｏc （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子
％で表した組成）で表され、その組成範囲が７０≧ａ≧
２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝
１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ
≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からなる下部
電極と、下部電極上の誘電体膜と、誘電体膜上の上部電
極とを有することを特徴とするものである。
【００４１】この発明の第６の発明は、第１の導電層
と、第１の導電層上の第２の導電層とを有する半導体装
置において、第１の導電層と第２の導電層との間に組成
式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉｒy Ｒｕz ）b Ｏc
（ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組
成）で表され、その組成範囲が７０≧ａ≧２０、４０≧
ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１０
０＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００
＞ｘ＋ｙ＋ｚ≧０である材料からなる拡散防止層が設け
られていることを特徴とする。
【００４２】この発明において、Ｐｄa （Ｒｈ
100-x-y-z Ｐｔx Ｉｒy Ｒｕz ）b Ｏc またはＰｄa Ｒ
ｈb Ｏc で表される材料の組成範囲は、図６において斜
線を施した領域で示されるものと実質的に同一である。
【００４３】この発明において、Ｐｄa （Ｒｈ
100-x-y-z Ｐｔx Ｉｒy Ｒｕz ）b Ｏc またはＰｄa Ｒ
ｈb Ｏc で表される材料の組成範囲は、好適には、６０
≧ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ
＋ｃ＝１００である。
【００４４】この発明の第４の発明または第５の発明に
おいて、誘電体膜の材料としては、典型的には、Ｂｉ系
層状構造ペロブスカイト型強誘電体が用いられ、その具
体例を挙げると、組成式Ｂｉx （Ｓｒ，Ｃａ，Ｂａ）y
（Ｔａ，Ｎｂ）2 Ｏz （ただし、２．５０≧ｘ≧１．７
０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ
≧０）で表される結晶層を８５％以上含む強誘電体（若
干のＢｉおよびＴａまたはＮｂの酸化物や複合酸化物を
含有してもよい）や、組成式Ｂｉx Ｓｒy Ｔａ2 Ｏ
z （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧
０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結
晶層を８５％以上含む強誘電体（若干のＢｉおよびＴａ
またはＮｂの酸化物や複合酸化物を含有してもよい）で
ある。後者の代表例はＳｒＢｉ2 Ｔａ2 Ｏ9 である。誘
電体膜の材料としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 で表さ
れる強誘電体を用いてもよい。これらの強誘電体は、強
誘電体メモリの強誘電体膜材料に用いて好適なものであ
る。誘電体膜の材料としては、（Ｂａ，Ｓｒ）ＴｉＯ3
（ＢＳＴ）で表される高誘電体を用いることもでき、こ
れは、例えばＤＲＡＭにおけるキャパシタの誘電体膜材
料に用いて好適なものである。
【００４５】この発明の第５の発明による不揮発性メモ
リにおいては、高集積化を図るためにトランジスタと誘
電体キャパシタとを縦方向に並べて配置する場合、下部
電極は、典型的には、トランジスタの拡散層上に設けら
れたＳｉまたはＷからなるプラグ上に設けられる。
【００４６】上述のように構成されたこの発明の第１の
発明または第２の発明によれば、誘電体キャパシタの下
部電極や拡散防止層などの材料として用いて好適な電子
材料を提供することができる。
【００４７】上述のように構成されたこの発明の第３の
発明によれば、誘電体キャパシタの下部電極や拡散防止
層などの材料として用いて好適な電子材料を高品質で容
易に製造することができる。
【００４８】上述のように構成されたこの発明の第４の
発明または第５の発明によれば、誘電体キャパシタの下
部電極を構成する、組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔ
x Ｉｒy Ｒｕz ）b Ｏc で表される材料はＴｉＮなどに
比べて十分に高い耐熱性を有し、高温でもＳｉなどの拡
散を防止することができることにより、トランジスタと
誘電体キャパシタとを縦方向に並べて配置し、その誘電
体キャパシタの下部電極をＳｉまたはＷからなるプラグ
によりトランジスタの拡散層と接続する場合、誘電体膜
の形成時に結晶化のために酸素雰囲気中で高温熱処理を
行っても、そのプラグから下部電極へのＳｉまたはＷの
拡散を防止することができ、それによってこのＳｉまた
はＷが下部電極の上層に拡散して酸化されることにより
下部電極の導電性が失われたり、ＳｉまたはＷがさらに
誘電体膜に拡散し、キャパシタ特性を劣化させる問題を
防止することができる。
【００４９】上述のように構成されたこの発明の第６の
発明によれば、第１の導電層と第２の導電層との間に設
けられている拡散防止層を構成する、組成式Ｐｄa （Ｒ
ｈ100-x-y-z Ｐｔx Ｉｒy Ｒｕz ）b Ｏc で表される材
料はＴｉＮなどに比べて十分に高い耐熱性を有し、高温
でもＳｉなどの拡散を防止することができる。
【００５０】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
【００５１】図７はこの発明の第１の実施形態による誘
電体キャパシタを示す。図７に示すように、この第１の
実施形態による誘電体キャパシタにおいては、導電性の
Ｓｉ基板１上に、下部電極としてのＰｄa Ｒｈb Ｏc 膜
２、強誘電体膜としてのＳＢＴ膜３および上部電極とし
てのＰｔ膜４が順次積層されている。これらのＰｄaＲ
ｈb Ｏc 膜２、ＳＢＴ膜３およびＰｔ膜４の膜厚は例え
ばそれぞれ２００ｎｍである。また、Ｐｄa Ｒｈb Ｏc
膜２の組成は、７０≧ａ≧２０、４０≧ｂ≧１０、６０
≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、すなわち、図６にお
いて斜線を施した領域で示される範囲に選ばれている。
【００５２】次に、上述のように構成されたこの第１の
実施形態による誘電体キャパシタの製造方法について説
明する。
【００５３】この第１の実施形態による誘電体キャパシ
タを製造するには、まず、Ｓｉ基板１を希フッ酸で処理
して表面のＳｉＯx 膜（図示せず）を除去した後、この
Ｓｉ基板１上に反応性スパッタリング法によりＰｄa Ｒ
ｈb Ｏc 膜２を成膜する。このＰｄa Ｒｈb Ｏc 膜２は
下部電極として用いられる。このＰｄa Ｒｈb Ｏc 膜２
の成膜条件の一例を挙げると、ＤＣマグネトロンスパッ
タリング装置を用い、ターゲットとしては、直径１００
ｍｍのＰｄターゲット上に１０ｍｍ×１０ｍｍ角のＲｈ
チップを８個置いたものを用い、スパッタガスとしては
ＡｒおよびＯ2の混合ガスを用い、それらの流量はそれ
ぞれ２３ＳＣＣＭおよび７ＳＣＣＭ、全圧は１．５ｍＴ
ｏｒｒ、投入電力はＤＣ０．４Ａ、５５０Ｖ、成膜速度
は２００ｎｍ／１３分とする。このようにして成膜され
たＰｄa Ｒｈb Ｏc 膜２の組成をＥＰＭＡ法で分析した
とろ、Ｐｄ42Ｒｈ18Ｏ40（ただし、組成は原子％）であ
った。
【００５４】次に、Ｐｄa Ｒｈb Ｏc 膜２上に例えばゾ
ル−ゲルスピンコート法によりＳＢＴ膜３を成膜する。
次に、ＳＢＴ膜６の結晶化のために８００℃において１
時間酸素雰囲気中で熱処理した後、例えばメタルマスク
を用いてスパッタリング法によりＰｔ膜４を成膜する。
このＰｔ膜４は上部電極として用いられる。この後、さ
らに、８００℃において１時間酸素雰囲気中で熱処理す
る。
【００５５】このようにして製造された誘電体キャパシ
タのＳｉ基板１とＰｔ電極４との間に電圧を印加して蓄
積電荷量を測定した結果を図８に示す。図８から明らか
なように、強誘電体メモリで重要な残留分極値は、２Ｐ
r ＝２０μＣ／ｃｍ2 であった。この残留分極値はＳＢ
Ｔとしては良好な値であり、これがＳｉ基板１を通した
測定で得られた。
【００５６】一方、比較のために、図７におけるＰｄa
Ｒｈb Ｏc 膜２の代わりにＴｉ膜およびＴｉＮ膜の積層
膜を用いた試料を別途作製して同様な電荷量の測定を試
みたが、強誘電体の分極特性は全く得られず、キャパシ
タとして動作しなかった。これは、Ｓｉ基板１からＳｉ
がこの積層膜を突き抜けて拡散したことによる。
【００５７】以上のように、この第１の実施形態によれ
ば、下部電極を、図６において斜線を施した領域で示さ
れる範囲の組成を有するＰｄa Ｒｈb Ｏc 膜２により形
成しているので、ＳＢＴ膜３の形成時に結晶化のために
８００℃程度の高温において酸化性雰囲気中で熱処理を
行っても、Ｓｉ基板１から下部電極にＳｉが熱拡散する
のを防止することができ、したがってＳｉが下部電極の
上層で酸化されてこの下部電極の導電性が失われるのを
防止することができる。このため、この誘電体キャパシ
タは、トランジスタと誘電体キャパシタとを縦方向に配
置し、誘電体キャパシタの下部電極を多結晶Ｓｉプラグ
によりトランジスタの拡散層と接続する強誘電体メモリ
における誘電体キャパシタに用いることができ、それに
よって誘電体キャパシタの誘電体膜としてＳＢＴ膜を用
いた高集積の強誘電体メモリを実現することが可能であ
る。
【００５８】図９は、この発明の第２の実施形態による
多層配線構造の半導体集積回路装置を示す。
【００５９】図９に示すように、この第２の実施形態に
よる半導体集積回路装置においては、ｎ型Ｓｉ基板１１
中にｐウエル１２およびｎウエル１３が設けられてい
る。素子分離領域となる部分のｎ型Ｓｉ基板１１の表面
にはリセス１４が選択的に設けられ、このリセス１４に
ＳｉＯ2 膜からなるフィールド絶縁膜１５が埋め込まれ
ている。このフィールド絶縁膜１５に囲まれた活性領域
の表面にはＳｉＯ2 膜からなるゲート絶縁膜１６が設け
られている。符号１７は不純物がドープされた多結晶Ｓ
ｉ膜、１８はＷＳｉx 膜のような金属シリサイド膜を示
す。これらの多結晶Ｓｉ膜１７および金属シリサイド膜
１８により、ポリサイド構造のゲート電極が形成されて
いる。これらの多結晶Ｓｉ膜１７および金属シリサイド
膜１８の側壁にはＳｉＯ2 からなるサイドウォールスペ
ーサ１９が設けられている。ｎウエル１３中には、多結
晶Ｓｉ膜１７および金属シリサイド膜１８からなるゲー
ト電極に対して自己整合的に、ソース領域またはドレイ
ン領域として用いられるｐ+型の拡散層２０、２１が設
けられている。これらのゲート電極および拡散層２０、
２１によりｐチャネルＭＯＳトランジスタが形成されて
いる。同様に、ｐウエル１２にはｎチャネルＭＯＳトラ
ンジスタが形成されている。符号２２、２３はこのｎチ
ャネルＭＯＳトランジスタのソース領域またはドレイン
領域として用いられるｎ+ 型の拡散層を示す。
【００６０】これらのｐチャネルＭＯＳトランジスタお
よびｎチャネルＭＯＳトランジスタを覆うように例えば
ホウ素リンシリケートガラス（ＢＰＳＧ）膜のような層
間絶縁膜２４が設けられている。この層間絶縁膜２４に
は、ｐチャネルＭＯＳトランジスタの拡散層２１に対応
する部分およびフィールド絶縁膜１５上のゲート電極に
対応する部分にそれぞれ接続孔２５、２６が設けられて
いる。これらの接続孔２５、２６の内部には、Ｐｄa Ｒ
ｈb Ｏc 膜２７を介してＷプラグ２８が埋め込まれてい
る。
【００６１】接続孔２５、２６の上には、Ｐｄa Ｒｈb
Ｏc 膜２９およびＴｉ膜３０を介してＡｌ−Ｃｕ合金配
線３１が設けられ、その上にＴｉ膜３２およびＰｄa Ｒ
ｈbＯc 膜３３が順次設けられている。符号３４は例え
ばＢＰＳＧ膜のような層間絶縁膜を示す。この層間絶縁
膜３４には、Ａｌ−Ｃｕ合金配線３１に対応する部分に
接続孔３５、３６が設けられている。これらの接続孔３
５、３６の内部にはＰｄa Ｒｈb Ｏc 膜３７を介してＷ
プラグ３８が埋め込まれている。
【００６２】さらに、接続孔３５、３６の上には、Ｐｄ
a Ｒｈb Ｏc 膜３９およびＴｉ膜４０を介してＡｌ−Ｃ
ｕ合金配線４１が設けられ、その上にＴｉ膜４２および
Ｐｄa Ｒｈb Ｏc 膜４３が順次設けられている。
【００６３】ここで、Ｐｄa Ｒｈb Ｏc 膜２７、２９、
３３、３７、３９、４３の組成は、図６において斜線を
施した領域で示される範囲に選ばれている。また、Ａｌ
−Ｃｕ合金配線３１の上下に設けられたＴｉ膜３０、３
２は、Ｐｄa Ｒｈb Ｏc 膜２９、３３のＡｌ−Ｃｕ合金
配線３１との密着性を向上させるためなどの目的で設け
られている。Ａｌ−Ｃｕ合金配線４１の上下に設けられ
たＰｄa Ｒｈb Ｏc 膜３９、４３も同様である。
【００６４】以上のように、この第２の実施形態によれ
ば、接続孔２５、２６の内部に、従来バリアメタルとし
て用いられているＴｉＮ膜やＴｉＮＯ膜に比べて耐熱性
が十分に高く、高温でもＳｉなどの拡散を防止すること
ができるＰｄa Ｒｈb Ｏc 膜２７を介してＷプラグ２８
が形成されているので、従来に比べてこのＷプラグ２８
の形成後の工程のプロセス温度の制約が少なくなり、後
工程のプロセス温度や時間の自由度を高くすることがで
きる。また、Ｗプラグ２８とその上のＡｌ−Ｃｕ合金配
線３１との間にＰｄa Ｒｈb Ｏc 膜２９が設けられ、こ
のＡｌ−Ｃｕ合金配線３１とその上のＷプラグ３８との
間にＰｄa Ｒｈb Ｏc 膜３３が設けられていることによ
り、Ｗプラグ２８、３８とＡｌ−Ｃｕ合金配線３１との
間での拡散を防止することができる。同様に、Ｗプラグ
３８とその上のＡｌ−Ｃｕ合金配線４１との間にＰｄa
Ｒｈb Ｏc 膜３９が設けられていることにより、Ｗプラ
グ３８とＡｌ−Ｃｕ合金配線４１との間での拡散を防止
することができる。
【００６５】この第２の実施形態による半導体集積回路
装置は、ＤＲＡＭやＭＰＵなどの各種の半導体集積回路
装置に適用して好適なものである。
【００６６】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００６７】例えば、上述の第１の実施形態において
は、誘電体キャパシタの誘電体膜の材料としてＳＢＴを
用いた場合について説明したが、この誘電体膜の材料と
しては必要に応じて他の強誘電体または高誘電体を用い
ることができ、具体的には例えばＰＺＴやＢＳＴを用い
てもよい。
【００６８】また、上述の第２の実施形態においては、
Ａｌ−Ｃｕ合金配線３１とＰｄa Ｒｈb Ｏc 膜２９、３
３との間にそれぞれＴｉ膜３０、３２を設け、Ａｌ−Ｃ
ｕ合金配線４１とＰｄa Ｒｈb Ｏc 膜３９、４３との間
にそれぞれＴｉ膜４０、４２を設けているが、これらの
Ｔｉ膜３０、３２、４０、４２は、必要に応じて省略し
てもよい。
【００６９】
【発明の効果】以上説明したように、この発明の第１の
発明または第２の発明によれば、誘電体キャパシタの下
部電極や拡散防止層の材料として用いて好適な電子材料
を提供することができる。
【００７０】この発明の第３の発明によれば、誘電体キ
ャパシタの下部電極や拡散防止層の材料として用いて好
適な電子材料を高品質で容易に製造することができる。
【００７１】この発明の第４の発明または第５の発明に
よれば、トランジスタと誘電体キャパシタとを縦方向に
並べて配置し、誘電体キャパシタの下部電極をＳｉまた
はＷからなるプラグによりトランジスタの拡散層と接続
する場合、そのプラグからのＳｉまたはＷの下部電極へ
の拡散を防止することができ、それによって誘電体キャ
パシタの誘電体膜の材料としてＰＺＴはもちろん、高温
の熱処理が必要なＳＢＴなどをも用いることができる。
【００７２】この発明の第６の発明によれば、プラグを
形成した後の工程のプロセス温度や時間の自由度を大き
くすることができる。
【図面の簡単な説明】
【図１】（Ｐｄ100-x Ｒｈx ）60Ｏ40の組成ｘによる比
抵抗の変化の測定結果を示す略線図である。
【図２】（Ｐｄ100-x Ｒｈx ）60Ｏ40からなる下部電極
を用いた誘電体キャパシタの蓄積電荷量を測定した結果
を示す略線図である。
【図３】（Ｐｄ100-x Ｒｈx ）60Ｏ40の組成ｘによる残
留分極Ｐr のシフト量の変化を調べた結果を示す略線図
である。
【図４】（Ｐｄ70Ｒｈ30）100-z Ｏz の組成ｚによる残
留分極Ｐr のシフト量の変化を調べた結果を示す略線図
である。
【図５】（Ｐｄ70Ｒｈ30）100-z Ｏz の組成ｚによるＳ
ＢＴ膜の表面粗度の変化を調べた結果を示す略線図であ
る。
【図６】この発明における（Ｒｈ100-x-y-z Ｐｔx Ｉｒ
y Ｒｕz ）b Ｏc またはＰｄaRhb Ｏc の組成の範囲を
示す略線図である。
【図７】この発明の第１の実施形態による誘電体キャパ
シタを示す断面図である。
【図８】この発明の第１の実施形態による誘電体キャパ
シタの蓄積電荷量を測定した結果を示す略線図である。
【図９】この発明の第２の実施形態による半導体集積回
路装置を示す断面図である。
【図１０】トランジスタとキャパシタとを横方向に配置
した従来の強誘電体メモリを示す断面図である。
【図１１】トランジスタとキャパシタとを縦方向に配置
した従来の強誘電体メモリを示す断面図である。
【図１２】従来の半導体集積回路装置を示す断面図であ
る。
【符号の説明】
１・・・Ｓｉ基板、２、２７、２９、３３、３９、４３
・・・Ｐｄa Ｒｈb Ｏc 膜、３・・・ＳＢＴ膜、４・・
・Ｐｔ膜、２８、３８・・・Ｗプラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｃ 21/822 27/10 ６５１ 27/108 29/78 ３７１ 21/8242 21/8247 29/788 29/792

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉ
    ｒy Ｒｕz ）b Ｏc（ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚ
    は原子％で表した組成）で表され、その組成範囲が７０
    ≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ
    ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１０
    ０＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０であることを特徴
    とする電子材料。
  2. 【請求項２】 上記電子材料の組成範囲が６０≧ａ≧３
    ０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１
    ００であることを特徴とする請求項１記載の電子材料。
  3. 【請求項３】 組成式Ｐｄa Ｒｈb Ｏc （ただし、ａ、
    ｂ、ｃは原子％で表した組成）で表され、その組成範囲
    が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、
    ａ＋ｂ＋ｃ＝１００であることを特徴とする電子材料。
  4. 【請求項４】 上記電子材料の組成範囲が６０≧ａ≧３
    ０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１
    ００であることを特徴とする請求項３記載の電子材料。
  5. 【請求項５】 組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉ
    ｒy Ｒｕz ）b Ｏc（ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚ
    は原子％で表した組成）で表され、その組成範囲が７０
    ≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ
    ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１０
    ０＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である電子材料の
    製造方法であって、 上記電子材料を酸素または水蒸気を用いた反応性スパッ
    タリング法により成膜するようにしたことを特徴とする
    電子材料の製造方法。
  6. 【請求項６】 組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉ
    ｒy Ｒｕz ）b Ｏc（ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚ
    は原子％で表した組成）で表され、その組成範囲が７０
    ≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ
    ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１０
    ０＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からな
    る下部電極と、 上記下部電極上の誘電体膜と、 上記誘電体膜上の上部電極とを有することを特徴とする
    誘電体キャパシタ。
  7. 【請求項７】 上記Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉｒ
    y Ｒｕz ）b Ｏc で表される材料の組成範囲が６０≧ａ
    ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ
    ＝１００であることを特徴とする請求項６記載の誘電体
    キャパシタ。
  8. 【請求項８】 上記下部電極は組成式Ｐｄa Ｒｈb Ｏc
    （ただし、ａ、ｂ、ｃは原子％で表した組成）で表さ
    れ、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、
    ６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００である材料からな
    ることを特徴とする請求項６記載の誘電体キャパシタ。
  9. 【請求項９】 上記下部電極は酸素または水蒸気を用い
    た反応性スパッタリング法により成膜されたものである
    ことを特徴とする請求項６記載の誘電体キャパシタ。
  10. 【請求項１０】 上記誘電体膜はＢｉ系層状構造ペロブ
    スカイト型強誘電体からなることを特徴とする請求項６
    記載の誘電体キャパシタ。
  11. 【請求項１１】 上記誘電体膜は、Ｂｉx （Ｓｒ，Ｃ
    ａ，Ｂａ）y （Ｔａ，Ｎｂ）2 Ｏz （ただし、２．５０
    ≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±
    ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含
    む強誘電体からなることを特徴とする請求項６記載の誘
    電体キャパシタ。
  12. 【請求項１２】 上記誘電体膜は、Ｂｉx Ｓｒy Ｔａ2
    Ｏz （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ
    ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される
    結晶層を８５％以上含む強誘電体からなることを特徴と
    する請求項６記載の誘電体キャパシタ。
  13. 【請求項１３】 上記誘電体膜はＳｒＢｉ2 Ｔａ2 Ｏ9
    で表される強誘電体からなることを特徴とする請求項６
    記載の誘電体キャパシタ。
  14. 【請求項１４】 上記誘電体膜はＰｂ（Ｚｒ，Ｔｉ）Ｏ
    3 で表される強誘電体からなることを特徴とする請求項
    ６記載の誘電体キャパシタ。
  15. 【請求項１５】 上記誘電体膜は（Ｂａ，Ｓｒ）ＴｉＯ
    3 で表される高誘電体からなることを特徴とする請求項
    ６記載の誘電体キャパシタ。
  16. 【請求項１６】 トランジスタと誘電体キャパシタとか
    らなるメモリセルを有する不揮発性メモリにおいて、 上記誘電体キャパシタが、 組成式Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉｒy Ｒｕz ）b
    Ｏc （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表し
    た組成）で表され、その組成範囲が７０≧ａ≧２０、４
    ０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、
    １００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１
    ００＞ｘ＋ｙ＋ｚ≧０である材料からなる下部電極と、 上記下部電極上の誘電体膜と、 上記誘電体膜上の上部電極とを有することを特徴とする
    不揮発性メモリ。
  17. 【請求項１７】 上記Ｐｄa （Ｒｈ100-x-y-z Ｐｔx Ｉ
    ｒy Ｒｕz ）b Ｏcで表される材料の組成範囲が６０≧
    ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋
    ｃ＝１００であることを特徴とする請求項１６記載の不
    揮発性メモリ。
  18. 【請求項１８】 上記下部電極は組成式Ｐｄa Ｒｈb Ｏ
    c （ただし、ａ、ｂ、ｃは原子％で表した組成）で表さ
    れ、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、
    ６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００である材料からな
    ることを特徴とする請求項１６記載の不揮発性メモリ。
  19. 【請求項１９】 上記下部電極は酸素または水蒸気を用
    いた反応性スパッタリング法により成膜されたものであ
    ることを特徴とする請求項１６記載の不揮発性メモリ。
  20. 【請求項２０】 上記誘電体膜はＢｉ系層状構造ペロブ
    スカイト型強誘電体からなることを特徴とする請求項１
    ６記載の不揮発性メモリ。
  21. 【請求項２１】 上記誘電体膜は、Ｂｉx （Ｓｒ，Ｃ
    ａ，Ｂａ）y （Ｔａ，Ｎｂ）2 Ｏz （ただし、２．５０
    ≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±
    ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含
    む強誘電体からなることを特徴とする請求項１６記載の
    不揮発性メモリ。
  22. 【請求項２２】 上記誘電体膜は、Ｂｉx Ｓｒy Ｔａ2
    Ｏz （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ
    ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される
    結晶層を８５％以上含む強誘電体からなることを特徴と
    する請求項１６記載の不揮発性メモリ。
  23. 【請求項２３】 上記誘電体膜はＳｒＢｉ2 Ｔａ2 Ｏ9
    で表される強誘電体からなることを特徴とする請求項１
    ６記載の不揮発性メモリ。
  24. 【請求項２４】 上記誘電体膜はＰｂ（Ｚｒ，Ｔｉ）Ｏ
    3 で表される強誘電体からなることを特徴とする請求項
    １６記載の不揮発性メモリ。
  25. 【請求項２５】 上記誘電体膜は（Ｂａ，Ｓｒ）ＴｉＯ
    3 で表される高誘電体からなることを特徴とする請求項
    １６記載の不揮発性メモリ。
  26. 【請求項２６】 上記下部電極は、上記トランジスタの
    拡散層上に設けられたＳｉまたはＷからなるプラグ上に
    設けられていることを特徴とする請求項１６記載の不揮
    発性メモリ。
  27. 【請求項２７】 第１の導電層と、 上記第１の導電層上の第２の導電層とを有する半導体装
    置において、 上記第１の導電層と上記第２の導電層との間に組成式Ｐ
    ｄa （Ｒｈ100-x-y-zＰｔx Ｉｒy Ｒｕz ）b Ｏc （た
    だし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）
    で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧
    １０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞
    ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ
    ＋ｙ＋ｚ≧０である材料からなる拡散防止層が設けられ
    ていることを特徴とする半導体装置。
  28. 【請求項２８】 上記拡散防止層は組成式Ｐｄa Ｒｈb
    Ｏc （ただし、ａ、ｂ、ｃは原子％で表した組成）で表
    され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１
    ０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００である材料か
    らなることを特徴とする請求項２７記載の半導体装置。
  29. 【請求項２９】 上記第１の導電層はＳｉからなる拡散
    層であり、上記第２の導電層は導電材料からなるプラグ
    であることを特徴とする請求項２７記載の半導体装置。
  30. 【請求項３０】 上記プラグはＳｉ、ＷまたはＡｌから
    なることを特徴とする請求項２９記載の半導体装置。
  31. 【請求項３１】 上記第１の導電層は導電材料からなる
    プラグであり、上記第２の導電層はＡｌ合金配線である
    ことを特徴とする請求項２７記載の半導体装置。
  32. 【請求項３２】 上記プラグはＳｉ、ＷまたはＡｌから
    なることを特徴とする請求項３１記載の半導体装置。
  33. 【請求項３３】 上記第１の導電層はＡｌ合金配線であ
    り、上記第２の導電層は導電材料からなるプラグである
    ことを特徴とする請求項２７記載の半導体装置。
  34. 【請求項３４】 上記プラグはＳｉ、ＷまたはＡｌから
    なることを特徴とする請求項３３記載の半導体装置。
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