JPH10308453A - 縦型ｐｎｐトランジスタを有する電力半導体デバイス構造およびその製造方法 - Google Patents
縦型ｐｎｐトランジスタを有する電力半導体デバイス構造およびその製造方法Info
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- JPH10308453A JPH10308453A JP9137693A JP13769397A JPH10308453A JP H10308453 A JPH10308453 A JP H10308453A JP 9137693 A JP9137693 A JP 9137693A JP 13769397 A JP13769397 A JP 13769397A JP H10308453 A JPH10308453 A JP H10308453A
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- H10D84/0114—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including vertical BJTs and lateral BJTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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Abstract
(57)【要約】
【課題】 ２００Ｖより大きい高降伏電圧を有する縦型
電流伝導ＰＮＰ電力トランジスタを製造することを目的
とする。 【解決手段】 Ｎ型サブストレート１０３およびＮ型エ
ピタキシャル層１１８からなる半導体材料のチップ１０
０に形成されている。この構造は、内部に制御回路部品
が形成されているポケット１２４を形成するＰ型絶縁領
域１０６および１２１と、複数の充分に絶縁されたＰＮ
Ｐ電力トランジスタとを含んでいる。夫々のＰＮＰ電力
トランジスタは、前記サブストレート１０３および前記
エピタキシャル層１１８の間の埋込領域１０９からなる
Ｐ型コレクタ領域１０９と、接触領域１２７とを含んで
いる。前記Ｐ型領域１０９および１２７は、ベースＮ型
領域１３０を境界付け、この中でエミッタのＰ型領域１
４８が形成される。
電流伝導ＰＮＰ電力トランジスタを製造することを目的
とする。 【解決手段】 Ｎ型サブストレート１０３およびＮ型エ
ピタキシャル層１１８からなる半導体材料のチップ１０
０に形成されている。この構造は、内部に制御回路部品
が形成されているポケット１２４を形成するＰ型絶縁領
域１０６および１２１と、複数の充分に絶縁されたＰＮ
Ｐ電力トランジスタとを含んでいる。夫々のＰＮＰ電力
トランジスタは、前記サブストレート１０３および前記
エピタキシャル層１１８の間の埋込領域１０９からなる
Ｐ型コレクタ領域１０９と、接触領域１２７とを含んで
いる。前記Ｐ型領域１０９および１２７は、ベースＮ型
領域１３０を境界付け、この中でエミッタのＰ型領域１
４８が形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、電力用半導体デ
バイスの構造に関し、殊に請求項１の前提事項に係る半
導体デバイスの構造に関するものである。但し、これに
限定されるものではない。
バイスの構造に関し、殊に請求項１の前提事項に係る半
導体デバイスの構造に関するものである。但し、これに
限定されるものではない。
【０００２】
【従来の技術】混合型集積回路の技術において、高電圧
および／または高電流で負荷を駆動し得る電力トランジ
スタを有する信号制御回路または処理回路は、半導体材
料の同一チップ上に集積されている。制御回路部品(con
trol circuitry)のトランジスタは低電圧トランジスタ
であって、典型的には２０〜５０Ｖの降伏電圧(Bvcbo)
に耐えるコレクタ−ベースおよびオープンエミッタを有
している。電力トランジスタは、一般に５０Ｖより大き
い降伏電圧を持ち、かつ数百ミリアンペアから数十アン
ペアの最大電流に耐えるものである。混合型集積回路の
技術における一例として、VIPower技術(VIPowerは、SGS
-Thomson microelectronics S.r.l.の登録商標である)
が挙げられ、これは例えば、SGS-Thomson microelectro
nics S.r.l.の名義で出願されたヨーロッパ特許出願(EP
-322040)に記載されている。
および／または高電流で負荷を駆動し得る電力トランジ
スタを有する信号制御回路または処理回路は、半導体材
料の同一チップ上に集積されている。制御回路部品(con
trol circuitry)のトランジスタは低電圧トランジスタ
であって、典型的には２０〜５０Ｖの降伏電圧(Bvcbo)
に耐えるコレクタ−ベースおよびオープンエミッタを有
している。電力トランジスタは、一般に５０Ｖより大き
い降伏電圧を持ち、かつ数百ミリアンペアから数十アン
ペアの最大電流に耐えるものである。混合型集積回路の
技術における一例として、VIPower技術(VIPowerは、SGS
-Thomson microelectronics S.r.l.の登録商標である)
が挙げられ、これは例えば、SGS-Thomson microelectro
nics S.r.l.の名義で出願されたヨーロッパ特許出願(EP
-322040)に記載されている。
【０００３】或る応用例では、ＰＮＰ型の電力トランジ
スタを、例えば"ハイサイドドライバ(high side drive
r)"型に応用することが必要である。この"ハイサイドド
ライバ"型では、ＰＮＰ電力トランジスタのエミッタ端
子は電源の陽極(Ｖ d.C.)に接続され、一方コレクタ端
子は、電源の陰極端子に接続した参照端子(アース)に他
方の端子を接続させた負荷を駆動するようになってい
る。
スタを、例えば"ハイサイドドライバ(high side drive
r)"型に応用することが必要である。この"ハイサイドド
ライバ"型では、ＰＮＰ電力トランジスタのエミッタ端
子は電源の陽極(Ｖ d.C.)に接続され、一方コレクタ端
子は、電源の陰極端子に接続した参照端子(アース)に他
方の端子を接続させた負荷を駆動するようになってい
る。
【０００４】VIPower技術で製造され、そのような形態
で使用可能なＰＮＰトランジスタの例は、１９９１年に
フローレンスのアール・ザムブロアーノ・エネ・マウエ
ンが著した「高いハイサイドドライバへの応用における
パワーＩＣ用の縦型ＰＮＰトランジスタ」("Vertical PN
P transistors for power ICs in high side driverapp
lications" R.Zambrano-ENE-MAUEN,Florence,1991)に記
載されている。
で使用可能なＰＮＰトランジスタの例は、１９９１年に
フローレンスのアール・ザムブロアーノ・エネ・マウエ
ンが著した「高いハイサイドドライバへの応用における
パワーＩＣ用の縦型ＰＮＰトランジスタ」("Vertical PN
P transistors for power ICs in high side driverapp
lications" R.Zambrano-ENE-MAUEN,Florence,1991)に記
載されている。
【０００５】
【発明が解決しようとする課題】公知の混合型の技術で
は、ＰＮＰトランジスタに印加し得る最大電圧に上限が
課されている。すなわちＰＮＰ電力トランジスタの降伏
電圧は、一般に１００Ｖ以下であり、これは公知のデバ
イスにおける応用範囲をかなり限定するものである。
は、ＰＮＰトランジスタに印加し得る最大電圧に上限が
課されている。すなわちＰＮＰ電力トランジスタの降伏
電圧は、一般に１００Ｖ以下であり、これは公知のデバ
イスにおける応用範囲をかなり限定するものである。
【０００６】公知の技術の欠点は、特許請求に係る本発
明により回避される。
明により回避される。
【０００７】
【課題を解決するための手段】本願発明は、少なくとも
１つのＰＮＰ電力トランジスタおよび該ＰＮＰ電力トラ
ンジスタの制御回路部品を含む電力半導体デバイス構造
であって、この構造は、Ｎ型サブストレートおよびＮ型
エピタキシャル層を第１表面と第２表面との間に含む半
導体材料のチップに形成されるものにおいて、少なくと
も第１Ｐ型領域は、サブストレートとエピタキシャル層
との間の第１埋込領域および前記第２表面から前記第１
埋込領域まで延在する第１接触領域を含み、前記第１領
域および前記第２表面は、制御回路部品を含むエピタキ
シャル層の第１部分を限界付け、少なくとも１つの第２
Ｐ型領域は、サブストレートとエピタキシャル層との間
の第２埋込領域および前記第２表面から前記第２埋込領
域まで延在する第２接触領域を含み、前記第２領域およ
び前記第２表面は、エピタキシャル層の第２部分を境界
付け、第３Ｐ型領域は、前記第２表面から前記エピタキ
シャル層の第２部分の内側まで延在し、前記第２領域、
前記エピタキシャル層の第２部分および前記第３領域
は、ＰＮＰ電力トランジスタのコレクタ領域、ベース領
域およびエミッタ領域を夫々含んでいることを特徴とす
る電力半導体デバイス構造を提供するものである。
１つのＰＮＰ電力トランジスタおよび該ＰＮＰ電力トラ
ンジスタの制御回路部品を含む電力半導体デバイス構造
であって、この構造は、Ｎ型サブストレートおよびＮ型
エピタキシャル層を第１表面と第２表面との間に含む半
導体材料のチップに形成されるものにおいて、少なくと
も第１Ｐ型領域は、サブストレートとエピタキシャル層
との間の第１埋込領域および前記第２表面から前記第１
埋込領域まで延在する第１接触領域を含み、前記第１領
域および前記第２表面は、制御回路部品を含むエピタキ
シャル層の第１部分を限界付け、少なくとも１つの第２
Ｐ型領域は、サブストレートとエピタキシャル層との間
の第２埋込領域および前記第２表面から前記第２埋込領
域まで延在する第２接触領域を含み、前記第２領域およ
び前記第２表面は、エピタキシャル層の第２部分を境界
付け、第３Ｐ型領域は、前記第２表面から前記エピタキ
シャル層の第２部分の内側まで延在し、前記第２領域、
前記エピタキシャル層の第２部分および前記第３領域
は、ＰＮＰ電力トランジスタのコレクタ領域、ベース領
域およびエミッタ領域を夫々含んでいることを特徴とす
る電力半導体デバイス構造を提供するものである。
【０００８】
【発明の目的】この構造は、典型的には２００Ｖより大
きい高降伏電圧を有する縦型電流伝導ＰＮＰ電力トラン
ジスタ(vertical current-conducting PNP power trans
istor)を製造するのに使用される。
きい高降伏電圧を有する縦型電流伝導ＰＮＰ電力トラン
ジスタ(vertical current-conducting PNP power trans
istor)を製造するのに使用される。
【０００９】本発明に係る構造は、例えばVIPowerの技
術で形成される構造に関して、単一のエピタキシャル層
を使用する利点を提供するものであって、これにより対
応の製造工程を大きく簡易化するものである。
術で形成される構造に関して、単一のエピタキシャル層
を使用する利点を提供するものであって、これにより対
応の製造工程を大きく簡易化するものである。
【００１０】また本発明に係る方法は、同一チップ上に
集積されると共に、互いに電気的に充分絶縁された複数
のＰＮＰ電力トランジスタを、簡単な方法で形成するこ
とを可能とする。これは同一チップ上で、複数の独立し
た端子を有する異なる電力段を形成することを可能とす
る。
集積されると共に、互いに電気的に充分絶縁された複数
のＰＮＰ電力トランジスタを、簡単な方法で形成するこ
とを可能とする。これは同一チップ上で、複数の独立し
た端子を有する異なる電力段を形成することを可能とす
る。
【００１１】
【発明の実施の形態】次に、本発明に係る電力半導体デ
バイス構造につき、好適な実施例を挙げて、添付図面を
参照しながら以下説明する。図面を参照すると、殊に図
１には、本発明に係る半導体デバイスの構造における第
１実施例の概略断面が示されている。この構造は、Ｎ型
の不純物を添加(doped)させた単結晶シリコンから典型
的に作成したサブストレート１０３を含む半導体材料１
００のチップ中に形成されている。サブストレート１０
３は、その不純物濃度および厚みを、製造されるべきデ
バイスの最大動作電圧の値によって適切に選択され、典
型的にはＮ型不純物の濃度は、立方センチあたり１×１
０13〜５×１０13個原子の間で変化し、一方サブストレ
ート１０３の厚みは、一般に５０〜１００μｍの間であ
る。この濃度は、工程終了時のものである。
バイス構造につき、好適な実施例を挙げて、添付図面を
参照しながら以下説明する。図面を参照すると、殊に図
１には、本発明に係る半導体デバイスの構造における第
１実施例の概略断面が示されている。この構造は、Ｎ型
の不純物を添加(doped)させた単結晶シリコンから典型
的に作成したサブストレート１０３を含む半導体材料１
００のチップ中に形成されている。サブストレート１０
３は、その不純物濃度および厚みを、製造されるべきデ
バイスの最大動作電圧の値によって適切に選択され、典
型的にはＮ型不純物の濃度は、立方センチあたり１×１
０13〜５×１０13個原子の間で変化し、一方サブストレ
ート１０３の厚みは、一般に５０〜１００μｍの間であ
る。この濃度は、工程終了時のものである。
【００１２】Ｐ型領域は、サブストレート１０３の上部
表面に埋込(implantation)およびそれに続く拡散(diffu
sion)により形成される。殊にこの工程の終了時に、Ｐ
型領域１０６は、制御回路部品のための埋込絶縁領域(b
uried insulating region)を形成し、一方でＰ型領域１
０９は、ＰＮＰ電力トランジスタの埋込コレクタ領域(b
uried collector region)を形成する。
表面に埋込(implantation)およびそれに続く拡散(diffu
sion)により形成される。殊にこの工程の終了時に、Ｐ
型領域１０６は、制御回路部品のための埋込絶縁領域(b
uried insulating region)を形成し、一方でＰ型領域１
０９は、ＰＮＰ電力トランジスタの埋込コレクタ領域(b
uried collector region)を形成する。
【００１３】Ｎ型不純物添加を伴う領域は、次いでこれ
らのＰ型領域上に、埋込および拡散の順次段階により形
成される。図示の実施例では、この工程の終了時に、Ｎ
型領域１１２は縦型ＮＰＮ制御トランジスタの埋込コレ
クタ領域を形成し、またＮ型領域１１５は横型(latera
l)ＰＮＰ制御トランジスタの埋込ベース領域を形成す
る。
らのＰ型領域上に、埋込および拡散の順次段階により形
成される。図示の実施例では、この工程の終了時に、Ｎ
型領域１１２は縦型ＮＰＮ制御トランジスタの埋込コレ
クタ領域を形成し、またＮ型領域１１５は横型(latera
l)ＰＮＰ制御トランジスタの埋込ベース領域を形成す
る。
【００１４】サブストレート(Ｎ)と同じ型式の伝導性を
有する層１１８は、次いでサブストレート１０３の上部
表面に、エピタキシャル成長によって形成される。高温
で実施されるこの段階において、予めサブストレートに
埋込まれたＰ型不純物およびＮ型不純物は更に拡散し、
サブストレート１０３とエピタキシャル層１１８との間
に、前述した埋込領域１０６,１０９,１１２および１１
５を生成し、これらの間に埋込Ｐ−Ｎ接合を形成する。
有する層１１８は、次いでサブストレート１０３の上部
表面に、エピタキシャル成長によって形成される。高温
で実施されるこの段階において、予めサブストレートに
埋込まれたＰ型不純物およびＮ型不純物は更に拡散し、
サブストレート１０３とエピタキシャル層１１８との間
に、前述した埋込領域１０６,１０９,１１２および１１
５を生成し、これらの間に埋込Ｐ−Ｎ接合を形成する。
【００１５】次いでエピタキシャル層１１８では、公知
の技術であるマスキング、埋込および拡散によりＰ型領
域が形成され、これらの領域はエピタキシャル層１１８
の全体を実質的に貫通する。殊にＰ型領域１２１は、Ｐ
型埋込領域１０６に接続されて絶縁領域１０６,１２１
を完成しており、これは制御回路部品が形成されるエピ
タキシャル層１１８の部分(すなわちポケット)１２４を
境界付けている。図に示す如く、ポケット１２４は相互
に絶縁された種々のセルに分割されて、制御回路部品の
個々の構成部品(components)を含むようになっている。
Ｐ型領域１２７は、埋込コレクタ領域１０９に接続され
て、ＰＮＰ電力トランジスタの深部コレクタ接触領域を
形成している。Ｐ型領域１０９,１２７は、同一のＰＮ
Ｐ電力トランジスタのベース領域を含有するエピタキシ
ャル層Ｎの部分１３０を境界付けている。
の技術であるマスキング、埋込および拡散によりＰ型領
域が形成され、これらの領域はエピタキシャル層１１８
の全体を実質的に貫通する。殊にＰ型領域１２１は、Ｐ
型埋込領域１０６に接続されて絶縁領域１０６,１２１
を完成しており、これは制御回路部品が形成されるエピ
タキシャル層１１８の部分(すなわちポケット)１２４を
境界付けている。図に示す如く、ポケット１２４は相互
に絶縁された種々のセルに分割されて、制御回路部品の
個々の構成部品(components)を含むようになっている。
Ｐ型領域１２７は、埋込コレクタ領域１０９に接続され
て、ＰＮＰ電力トランジスタの深部コレクタ接触領域を
形成している。Ｐ型領域１０９,１２７は、同一のＰＮ
Ｐ電力トランジスタのベース領域を含有するエピタキシ
ャル層Ｎの部分１３０を境界付けている。
【００１６】埋込(implantation)または代替的に析出方
法(deposition process))および拡散の類似技術によっ
て、Ｎ型領域が次いで形成され、これはエピタキシャル
層１１８の中へ延在する。殊にＮ型領域１３３は、対応
の埋込コレクタ領域１１２へ延在して、縦型ＮＰＮ信号
トランジスタの深部コレクタ接触部を形成する。一方で
Ｎ型領域１３６は、対応の埋込ベース領域１１５へ延在
して、横型ＰＮＰ信号トランジスタの深部ベース接触部
を形成する。
法(deposition process))および拡散の類似技術によっ
て、Ｎ型領域が次いで形成され、これはエピタキシャル
層１１８の中へ延在する。殊にＮ型領域１３３は、対応
の埋込コレクタ領域１１２へ延在して、縦型ＮＰＮ信号
トランジスタの深部コレクタ接触部を形成する。一方で
Ｎ型領域１３６は、対応の埋込ベース領域１１５へ延在
して、横型ＰＮＰ信号トランジスタの深部ベース接触部
を形成する。
【００１７】Ｐ型領域は、次いで同様の技術により埋込
および拡散される。このＰ型領域１３９は、縦型ＮＰＮ
信号トランジスタのベース領域を形成し、またＰ型領域
１４２および１４５は、横型ＰＮＰ信号トランジスタの
コレクタ領域およびエミッタ領域を夫々形成する。エピ
タキシャル層の部分１３０中に形成されるＰ型領域１４
８は、ＰＮＰ電力トランジスタのエミッタ領域を形成す
る。
および拡散される。このＰ型領域１３９は、縦型ＮＰＮ
信号トランジスタのベース領域を形成し、またＰ型領域
１４２および１４５は、横型ＰＮＰ信号トランジスタの
コレクタ領域およびエミッタ領域を夫々形成する。エピ
タキシャル層の部分１３０中に形成されるＰ型領域１４
８は、ＰＮＰ電力トランジスタのエミッタ領域を形成す
る。
【００１８】この最終段階は、また高度に不純物が添加
(doped)されたＰ型領域、すなわち濃縮された領域(enri
ched regions)を形成するのに使用され、これは表面の
電気的接触を促進するものである。殊にＰ型領域１５１
は、領域１２１と接触するための濃縮領域を形成し、こ
の濃縮領域は、制御回路部品が形成されるポケット１２
４のための絶縁領域１０６および１２１を形成する。こ
のＰ型領域１５４は、前記ＰＮＰ電力トランジスタの深
部コレクタ接触領域のための濃縮領域を形成する。
(doped)されたＰ型領域、すなわち濃縮された領域(enri
ched regions)を形成するのに使用され、これは表面の
電気的接触を促進するものである。殊にＰ型領域１５１
は、領域１２１と接触するための濃縮領域を形成し、こ
の濃縮領域は、制御回路部品が形成されるポケット１２
４のための絶縁領域１０６および１２１を形成する。こ
のＰ型領域１５４は、前記ＰＮＰ電力トランジスタの深
部コレクタ接触領域のための濃縮領域を形成する。
【００１９】最後に、更に高濃度のＮ型領域が、埋込お
よび拡散により形成される。殊にＮ型領域１５７は、縦
型ＮＰＮ信号トランジスタのエミッタ領域を形成する。
よび拡散により形成される。殊にＮ型領域１５７は、縦
型ＮＰＮ信号トランジスタのエミッタ領域を形成する。
【００２０】この段階において、表面の電気的接触を促
進するＮ型濃縮領域も形成され、これはＮ型領域と対応
金属(一般にアルミニウム)のトラック(track)との間の
Ｐ−Ｎ接合の形成を阻止する。殊にＮ型領域１６０は、
縦型ＮＰＮ信号トランジスタにおける深部コレクタ接触
領域１３３のための濃縮領域(enrichment region)であ
り、またＮ型領域１６３は、横型ＰＮＰ信号トランジス
タにおける深部ベース接触領域１３６のための濃縮領域
である。同様にＮ型領域１６６は、ＰＮＰ電力トランジ
スタのベース領域を含むエピタキシャル層の部分１３０
のための濃縮領域である
進するＮ型濃縮領域も形成され、これはＮ型領域と対応
金属(一般にアルミニウム)のトラック(track)との間の
Ｐ−Ｎ接合の形成を阻止する。殊にＮ型領域１６０は、
縦型ＮＰＮ信号トランジスタにおける深部コレクタ接触
領域１３３のための濃縮領域(enrichment region)であ
り、またＮ型領域１６３は、横型ＰＮＰ信号トランジス
タにおける深部ベース接触領域１３６のための濃縮領域
である。同様にＮ型領域１６６は、ＰＮＰ電力トランジ
スタのベース領域を含むエピタキシャル層の部分１３０
のための濃縮領域である
【００２１】種々の構成部品の表面域に接触する金属ト
ラックが、次いで析出(deposition)、マスキングおよび
付着(attachment)といった公知の技術によりチップの前
面に形成され、これは絶縁層１６９(典型的には酸化ケ
イ素)で被覆される。殊に金属トラック１７２は、絶縁
領域１０６,１２１および１５１のための端子を形成す
る。金属トラック１７５,１７８および１８１は、前記
縦型ＮＰＮ信号トランジスタのコレクタ端子、ベース端
子およびエミッタ端子を夫々形成する。金属トラック１
８４,１８７および１９０は、前記横型ＰＮＰ信号トラ
ンジスタのコレクタ端子、ベース端子およびエミッタ端
子を夫々形成する。最後に金属トラック１９３,１９６
および１９９は、前記ＰＮＰ電力トランジスタのコレク
タ端子、ベース端子およびエミッタ端子を夫々形成す
る。
ラックが、次いで析出(deposition)、マスキングおよび
付着(attachment)といった公知の技術によりチップの前
面に形成され、これは絶縁層１６９(典型的には酸化ケ
イ素)で被覆される。殊に金属トラック１７２は、絶縁
領域１０６,１２１および１５１のための端子を形成す
る。金属トラック１７５,１７８および１８１は、前記
縦型ＮＰＮ信号トランジスタのコレクタ端子、ベース端
子およびエミッタ端子を夫々形成する。金属トラック１
８４,１８７および１９０は、前記横型ＰＮＰ信号トラ
ンジスタのコレクタ端子、ベース端子およびエミッタ端
子を夫々形成する。最後に金属トラック１９３,１９６
および１９９は、前記ＰＮＰ電力トランジスタのコレク
タ端子、ベース端子およびエミッタ端子を夫々形成す
る。
【００２２】Ｐ型領域１０９,１２７および１５４のポ
テンシャルを、周囲のＮ型半導体材料１０３および１１
８のポテンシャルより低く保つことによって、対応のＰ
−Ｎ接合は逆にバイアス(reverse biased)され、この方
法で形成した前記ＰＮＰ電力トランジスタは、チップの
残余の部分から電気的に充分に絶縁される。従って本発
明に係るこの構造では、対応のコレクタ端子からなる複
数の独立した出力を有する同一のチップ上に集積された
複数の充分に絶縁されたＰＮＰ電力トランジスタ(その
内の１つだけを図示する)を形成することができる。
テンシャルを、周囲のＮ型半導体材料１０３および１１
８のポテンシャルより低く保つことによって、対応のＰ
−Ｎ接合は逆にバイアス(reverse biased)され、この方
法で形成した前記ＰＮＰ電力トランジスタは、チップの
残余の部分から電気的に充分に絶縁される。従って本発
明に係るこの構造では、対応のコレクタ端子からなる複
数の独立した出力を有する同一のチップ上に集積された
複数の充分に絶縁されたＰＮＰ電力トランジスタ(その
内の１つだけを図示する)を形成することができる。
【００２３】本発明により形成された夫々のＰＮＰ電力
トランジスタは、従来技術に係るデバイスより大きい降
伏電圧を有する縦型電流伝導構造（vertical current c
onducting structure）を持っている。典型的には、夫
々のＰＮＰ電力トランジスタは、２００Ｖ以上のコレク
タ−ベース、オープンエミッタ降伏電圧を有している。
トランジスタは、従来技術に係るデバイスより大きい降
伏電圧を有する縦型電流伝導構造（vertical current c
onducting structure）を持っている。典型的には、夫
々のＰＮＰ電力トランジスタは、２００Ｖ以上のコレク
タ−ベース、オープンエミッタ降伏電圧を有している。
【００２４】当業者であれば、本発明に係る構造も、単
一のエピタキシャル層を使用することによって、対応の
製造工程を可及的に簡易化し得る利点を有していること
が理解されよう。
一のエピタキシャル層を使用することによって、対応の
製造工程を可及的に簡易化し得る利点を有していること
が理解されよう。
【００２５】望ましくは、図に示す如く、前記ＰＮＰ電
力トランジスタのベース領域を含むエピタキシャル層の
部分１３０は、埋込Ｐ型領域１０９との接合を形成する
更なる埋込Ｎ型領域１１６を含んでいる。この埋込領域
１１６は、埋込領域１１２および１１５として同一の位
相の間(during the same phase)に形成される。
力トランジスタのベース領域を含むエピタキシャル層の
部分１３０は、埋込Ｐ型領域１０９との接合を形成する
更なる埋込Ｎ型領域１１６を含んでいる。この埋込領域
１１６は、埋込領域１１２および１１５として同一の位
相の間(during the same phase)に形成される。
【００２６】この領域１１６は、前記ＰＮＰ電力トラン
ジスタのベース領域(エピタキシャル層の部分１３０)
を、Ｎ型の不純物と共により大きい程度にまで濃縮す
る。ベース領域の高いドーピングレベルは、この領域の
内部の空乏層(depletion layer)の広がりを減少させ、
前記ＰＮＰ電力トランジスタのエミッタに向かうパンチ
−スルー現象(phenomenon of punch-through)を回避す
る。前記ＰＮＰ電力トランジスタの利得は、そのベース
領域のドーピング(不純物添加)を増加させることによっ
て減少することに留意すべきである。従って、該領域１
１６のドーピングの範囲を変化させることで、前記ＰＮ
Ｐ電力トランジスタの利得を調整することが可能であ
る。
ジスタのベース領域(エピタキシャル層の部分１３０)
を、Ｎ型の不純物と共により大きい程度にまで濃縮す
る。ベース領域の高いドーピングレベルは、この領域の
内部の空乏層(depletion layer)の広がりを減少させ、
前記ＰＮＰ電力トランジスタのエミッタに向かうパンチ
−スルー現象(phenomenon of punch-through)を回避す
る。前記ＰＮＰ電力トランジスタの利得は、そのベース
領域のドーピング(不純物添加)を増加させることによっ
て減少することに留意すべきである。従って、該領域１
１６のドーピングの範囲を変化させることで、前記ＰＮ
Ｐ電力トランジスタの利得を調整することが可能であ
る。
【００２７】図１に係る構造の使用により形成した回路
の等価な電気的ダイアグラムを、図２に示す。この図に
示す回路は、ｎ個のＮＰＮ信号トランジスタを含み、夫
々のトランジスタには、各対応の抵抗を介して適切な低
電圧電源から電力が供給される。夫々の前記ＮＰＮ信号
トランジスタは、同じ低電圧電源から電力が供給される
種々のＰＮＰ電力トランジスタを駆動する。
の等価な電気的ダイアグラムを、図２に示す。この図に
示す回路は、ｎ個のＮＰＮ信号トランジスタを含み、夫
々のトランジスタには、各対応の抵抗を介して適切な低
電圧電源から電力が供給される。夫々の前記ＮＰＮ信号
トランジスタは、同じ低電圧電源から電力が供給される
種々のＰＮＰ電力トランジスタを駆動する。
【００２８】殊に一般的なＮＰＮ信号トランジスタＴＬ
ｉは、そのベース端子からなる入力端子ＩＮｉを有して
いる。該トランジスタＴＬｉのエミッタ端子はアース端
子に接続され、他方でコレクタ端子は抵抗Ｒｉの第１端
子に接続されている。該抵抗Ｒｉの第２端子は、低電圧
電源の供給端子ＶＬｃｃｉに接続されている。
ｉは、そのベース端子からなる入力端子ＩＮｉを有して
いる。該トランジスタＴＬｉのエミッタ端子はアース端
子に接続され、他方でコレクタ端子は抵抗Ｒｉの第１端
子に接続されている。該抵抗Ｒｉの第２端子は、低電圧
電源の供給端子ＶＬｃｃｉに接続されている。
【００２９】夫々の低電圧トランジスタＴＬｉは、ｎi
個のＰＮＰ電力トランジスタを駆動する。殊に一般的な
ＰＮＰ電力トランジスタＴＨｉｊは、そのベース端子を
前記トランジスタＴＬｉのコレクタ端子に接続させてお
り、他方でエミッタ端子は低電圧電源の供給端子ＶＬｃ
ｃｉに接続されている。このＰＮＰ電力トランジスタＴ
Ｈｉｊは、そのコレクタ端子からなる出力端子ＯＵＴｉ
ｊを有している。
個のＰＮＰ電力トランジスタを駆動する。殊に一般的な
ＰＮＰ電力トランジスタＴＨｉｊは、そのベース端子を
前記トランジスタＴＬｉのコレクタ端子に接続させてお
り、他方でエミッタ端子は低電圧電源の供給端子ＶＬｃ
ｃｉに接続されている。このＰＮＰ電力トランジスタＴ
Ｈｉｊは、そのコレクタ端子からなる出力端子ＯＵＴｉ
ｊを有している。
【００３０】従って本発明に係るこの構造を使用するこ
とによって、同一のチップ上に複数の入力および複数の
独立した出力を備えた異なる電力段を、形成することが
可能である。
とによって、同一のチップ上に複数の入力および複数の
独立した出力を備えた異なる電力段を、形成することが
可能である。
【００３１】図３には、本発明に係る半導体デバイス構
造の異なる実施例について、その部分概略断面図が示さ
れている。図に示す構造は、前述したところと同じ方法
の段階により形成され、図１に示した構造と共通の構成
要素は、同じ参照符号で指示してある。
造の異なる実施例について、その部分概略断面図が示さ
れている。図に示す構造は、前述したところと同じ方法
の段階により形成され、図１に示した構造と共通の構成
要素は、同じ参照符号で指示してある。
【００３２】図３に示す構造も、１つまたはそれ以上の
ＰＮＰ電力トランジスタを駆動するのに使用される縦型
ＰＮＰトランジスタを含んでいる。詳しくは、埋込Ｐ型
領域およびＮ型領域の形成段階中に、ＮＰＮ電力トラン
ジスタの埋込ベース領域を形成するＰ型領域３０５が、
サブストレート１０３の表面に埋込(implantation)およ
びこれに引続く拡散によって形成される。また、前記Ｎ
ＰＮ電力トランジスタの埋込エミッタ領域を形成するＮ
型領域３１０は、前記Ｐ型領域３０５の上に形成され
る。
ＰＮＰ電力トランジスタを駆動するのに使用される縦型
ＰＮＰトランジスタを含んでいる。詳しくは、埋込Ｐ型
領域およびＮ型領域の形成段階中に、ＮＰＮ電力トラン
ジスタの埋込ベース領域を形成するＰ型領域３０５が、
サブストレート１０３の表面に埋込(implantation)およ
びこれに引続く拡散によって形成される。また、前記Ｎ
ＰＮ電力トランジスタの埋込エミッタ領域を形成するＮ
型領域３１０は、前記Ｐ型領域３０５の上に形成され
る。
【００３３】Ｐ型深部接触領域１２１および１２７の形
成段階中に、エピタキシャル層１１８を貫通して埋込ベ
ース領域３０５に至り、かつ前記ＮＰＮ電力トランジス
タの深部ベース接触領域を形成するＰ型領域３１５は、
埋込(implanted)および拡散がなされる。前記Ｐ型領域
３０５および３１５は、前記ＮＰＮ電力トランジスタの
エミッタ領域を含むエピタキシャル層Ｎの部分３２０を
境界付けている。前記Ｐ型領域３０５,３１５および前
記チップの下部表面の間の半導体材料の部分は、前記Ｎ
ＰＮ電力トランジスタのコレクタ領域を含んでいる。
成段階中に、エピタキシャル層１１８を貫通して埋込ベ
ース領域３０５に至り、かつ前記ＮＰＮ電力トランジス
タの深部ベース接触領域を形成するＰ型領域３１５は、
埋込(implanted)および拡散がなされる。前記Ｐ型領域
３０５および３１５は、前記ＮＰＮ電力トランジスタの
エミッタ領域を含むエピタキシャル層Ｎの部分３２０を
境界付けている。前記Ｐ型領域３０５,３１５および前
記チップの下部表面の間の半導体材料の部分は、前記Ｎ
ＰＮ電力トランジスタのコレクタ領域を含んでいる。
【００３４】埋込(implantation)(択一的に析出方法(de
position process))および拡散の類似技術により、次い
でＮ型領域３２５が形成され、これはエピタキシャル層
中に延在し、対応の埋込エミッタ領域３１０に接続し
て、前記ＮＰＮ電力トランジスタの深部エミッタ接触領
域を形成する。この領域３１５は、同時に領域１３３お
よび１３６として形成される。
position process))および拡散の類似技術により、次い
でＮ型領域３２５が形成され、これはエピタキシャル層
中に延在し、対応の埋込エミッタ領域３１０に接続し
て、前記ＮＰＮ電力トランジスタの深部エミッタ接触領
域を形成する。この領域３１５は、同時に領域１３３お
よび１３６として形成される。
【００３５】濃縮領域(enrichment regions)１５１およ
び１５４の形成段階中に、高度に不純物が添加されたＰ
型領域３３０が形成され、これは前記ＮＰＮ電力トラン
ジスタにおける深部ベース接触領域３１５のための濃縮
領域を境界付ける。
び１５４の形成段階中に、高度に不純物が添加されたＰ
型領域３３０が形成され、これは前記ＮＰＮ電力トラン
ジスタにおける深部ベース接触領域３１５のための濃縮
領域を境界付ける。
【００３６】同様に、前記ＮＰＮ電力トランジスタの深
部ベース接触領域３２５のための濃縮領域３３５および
エピタキシャル層１１８との電気的な表面接触、更には
該ＮＰＮ電力トランジスタのコレクタ領域との電気的な
表面接触を促進する濃縮領域３４０が、濃縮領域１６
０,１６３および１６６の形成段階中に形成される。
部ベース接触領域３２５のための濃縮領域３３５および
エピタキシャル層１１８との電気的な表面接触、更には
該ＮＰＮ電力トランジスタのコレクタ領域との電気的な
表面接触を促進する濃縮領域３４０が、濃縮領域１６
０,１６３および１６６の形成段階中に形成される。
【００３７】次いで前記ＮＰＮ電力トランジスタのベー
ス端子およびエミッタ端子を夫々形成する金属トラック
３４５および３５０が、前記チップの上部表面の金属皮
膜段階中に形成される。更に金属トラック３５５は、対
応の濃縮領域１６６および３４０を介して、エピタキシ
ャル層１３０の一部(結果としてＰＮＰ電力トランジス
タのベース領域)をエピタキシャル層１１８(結果として
ＮＰＮ電力トランジスタのコレクタ領域)に電気的に接
続する。
ス端子およびエミッタ端子を夫々形成する金属トラック
３４５および３５０が、前記チップの上部表面の金属皮
膜段階中に形成される。更に金属トラック３５５は、対
応の濃縮領域１６６および３４０を介して、エピタキシ
ャル層１３０の一部(結果としてＰＮＰ電力トランジス
タのベース領域)をエピタキシャル層１１８(結果として
ＮＰＮ電力トランジスタのコレクタ領域)に電気的に接
続する。
【００３８】前記ＮＰＮ電力トランジスタのコレクタ端
子を形成する金属層３６０は、前記チップの底部に形成
される。換言すれば、サブストレート１０３の自由表面
上に形成される。
子を形成する金属層３６０は、前記チップの底部に形成
される。換言すれば、サブストレート１０３の自由表面
上に形成される。
【００３９】先のケースにおける如く、前記した型式の
構造では、個々のＰＮＰ電力トランジスタのＰ型領域１
０９,１２７,１５４と周囲のＮ型半導体材料１０３,１
１８との間に形成したＰ−Ｎ接合に逆バイアスを加える
ことによって、複数の充分に絶縁されたＰＮＰ電力トラ
ンジスタ(その内の１つだけを図示する)を形成すること
が可能である。次いで、前記ＰＮＰ電力トランジスタの
１つまたはそれ以上が、前記ＮＰＮ電力トランジスタに
電気的に接続される(金属トラック３５５を介して)。
構造では、個々のＰＮＰ電力トランジスタのＰ型領域１
０９,１２７,１５４と周囲のＮ型半導体材料１０３,１
１８との間に形成したＰ−Ｎ接合に逆バイアスを加える
ことによって、複数の充分に絶縁されたＰＮＰ電力トラ
ンジスタ(その内の１つだけを図示する)を形成すること
が可能である。次いで、前記ＰＮＰ電力トランジスタの
１つまたはそれ以上が、前記ＮＰＮ電力トランジスタに
電気的に接続される(金属トラック３５５を介して)。
【００４０】図３に係る構造を使用することにより形成
された等価な電気的ダイアグラムを、図４に示す。先の
ケースにおける如く、図に示した回路はｎ個の電力段(p
owerstages)を含み、夫々の電力段は、適切な低電圧電
源から電力が供給されるＮＰＮ信号トランジスタによっ
て駆動される。
された等価な電気的ダイアグラムを、図４に示す。先の
ケースにおける如く、図に示した回路はｎ個の電力段(p
owerstages)を含み、夫々の電力段は、適切な低電圧電
源から電力が供給されるＮＰＮ信号トランジスタによっ
て駆動される。
【００４１】図３に係る構造を使用して形成した回路
は、ＮＰＮ電力トランジスタからなる更なる電力段を含
み、これは対応の抵抗器を介して適切な高電圧電源から
電力供給がなされる。このＮＰＮ電力トランジスタは、
同じ高電圧電源から電力供給される１つまたはそれ以上
のＰＮＰ電力トランジスタを駆動する。
は、ＮＰＮ電力トランジスタからなる更なる電力段を含
み、これは対応の抵抗器を介して適切な高電圧電源から
電力供給がなされる。このＮＰＮ電力トランジスタは、
同じ高電圧電源から電力供給される１つまたはそれ以上
のＰＮＰ電力トランジスタを駆動する。
【００４２】殊に前記ＮＰＮ電力トランジスタＴＨは、
そのベース端子からなる入力端子ＩＮｈを有している。
該トランジスタＴＨのエミッタ端子はアース端子に接続
され、他方でコレクタ端子は抵抗器Ｒｈの第１端子に接
続されている。また該抵抗器Ｒｈの第２端子は、高電圧
電源の供給端子ＶＨｃｃに接続されている。
そのベース端子からなる入力端子ＩＮｈを有している。
該トランジスタＴＨのエミッタ端子はアース端子に接続
され、他方でコレクタ端子は抵抗器Ｒｈの第１端子に接
続されている。また該抵抗器Ｒｈの第２端子は、高電圧
電源の供給端子ＶＨｃｃに接続されている。
【００４３】前記高電圧トランジスタＴＨは、ｎh個の
ＰＮＰ電力トランジスタを駆動する。殊に一般的なＰＮ
Ｐ電力トランジスタＴＨｈｊは、そのベース端子を前記
トランジスタＴＨのコレクタ端子に接続させ、他方でエ
ミッタ端子は高電圧電源の供給端子ＶＨｃｃに接続され
ている。前記ＰＮＰ電力トランジスタＴＨｈｊは、その
コレクタ端子を構成する出力端子ＯＵＴｈｊを有してい
る。
ＰＮＰ電力トランジスタを駆動する。殊に一般的なＰＮ
Ｐ電力トランジスタＴＨｈｊは、そのベース端子を前記
トランジスタＴＨのコレクタ端子に接続させ、他方でエ
ミッタ端子は高電圧電源の供給端子ＶＨｃｃに接続され
ている。前記ＰＮＰ電力トランジスタＴＨｈｊは、その
コレクタ端子を構成する出力端子ＯＵＴｈｊを有してい
る。
【００４４】従って本発明に係るこの実施例は、電力段
に複数の独立した出力を付与すると共に、電力トランジ
スタからなる入力も付与するという更なる利点を有して
いる。このため、高い供給電圧の使用を可能としてい
る。
に複数の独立した出力を付与すると共に、電力トランジ
スタからなる入力も付与するという更なる利点を有して
いる。このため、高い供給電圧の使用を可能としてい
る。
【００４５】本発明に係る電力用半導体デバイス構造
は、Ｎ型サブストレート１０３およびＮ型エピタキシャ
ル層１１８からなる半導体材料のチップ１００に形成さ
れている。この構造は、内部に制御回路部品が形成され
ているポケット１２４を形成するＰ型絶縁領域１０６お
よび１２１と、複数の充分に絶縁されたＰＮＰ電力トラ
ンジスタとを含んでいる。夫々のＰＮＰ電力トランジス
タは、前記サブストレート１０３および前記エピタキシ
ャル層１１８の間の埋込領域１０９からなるＰ型コレク
タ領域１０９と、接触領域１２７とを含んでいる。前記
Ｐ型領域１０９および１２７は、ベースＮ型領域１３０
を境界付け、この中でエミッタのＰ型領域１４８が形成
される。
は、Ｎ型サブストレート１０３およびＮ型エピタキシャ
ル層１１８からなる半導体材料のチップ１００に形成さ
れている。この構造は、内部に制御回路部品が形成され
ているポケット１２４を形成するＰ型絶縁領域１０６お
よび１２１と、複数の充分に絶縁されたＰＮＰ電力トラ
ンジスタとを含んでいる。夫々のＰＮＰ電力トランジス
タは、前記サブストレート１０３および前記エピタキシ
ャル層１１８の間の埋込領域１０９からなるＰ型コレク
タ領域１０９と、接触領域１２７とを含んでいる。前記
Ｐ型領域１０９および１２７は、ベースＮ型領域１３０
を境界付け、この中でエミッタのＰ型領域１４８が形成
される。
【図１】本発明に係る半導体デバイスの構造における第
１実施例の概略部分断面図である。
１実施例の概略部分断面図である。
【図２】図１に示す構造を使用して形成した回路の電気
的に等価なダイアグラムである。
的に等価なダイアグラムである。
【図３】本発明に係る半導体デバイスの構造における別
の実施例の概略部分断面図である。
の実施例の概略部分断面図である。
【図４】図３に示す構造を使用して形成した回路の電気
的に等価なダイアグラムである。
的に等価なダイアグラムである。
ＴＨｉ ＰＮＰ電力トランジスタ ＴＨ ＮＰＮ電力トランジスタ １００ 半導体材料のチップ １０３ Ｎ型サブストレート １０６ 第１埋込領域 １０９ 第２埋込領域 １１６ 第４埋込Ｎ型領域 １１８ Ｎ型エピタキシャル層 １２１ 第１接触領域 １２４ エピタキシャル層の第１部分 １２７ 第２接触領域 １３０ エピタキシャル層の第２部分 １４８ 第３Ｐ型領域 ３０５ 第３埋込領域 ３１０ 第４埋込Ｎ型領域 ３１５ 第３接触領域 ３２０ エピタキシャル層の第３部分 ３２５ 第４接触領域 ３５５ 電気的接続手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナタレ アイエッロ イタリア国 カタニア 95123 ヴィア ディ ピッシオーニ 23 (72)発明者 ダビデ パッチ イタリア国 カタニア 95122 ヴィア サルデグナ 15 (72)発明者 サルバトーレ スカッシアノシ イタリア国 カタニア リポスト 95018 ヴィア ピエルサンティ マッタレーラ ３ (72)発明者 サルバトーレ レオナルディ イタリア国 カタニア アシィ サントア ントニオ 95025 ヴィア エス．エム. ラ ステッラ 81
Claims (5)
- 【請求項１】 少なくとも１つのＰＮＰ電力トランジス
タ(THi)および該ＰＮＰ電力トランジスタ(THi)の制御回
路部品を含む電力半導体デバイス構造であって、この構
造は、Ｎ型サブストレート(103)およびＮ型エピタキシ
ャル層(118)を第１表面と第２表面との間に含む半導体
材料のチップ(100)に形成されるものにおいて、 少なくとも第１Ｐ型領域(106,121)は、サブストレート
(103)とエピタキシャル層(118)との間の第１埋込領域(1
06 a first buried region)および前記第２表面から前
記第１埋込領域(106)まで延在する第１接触領域(121)を
含み、前記第１領域(106,121)および前記第２表面は、
制御回路部品(control circuitry)を含むエピタキシャ
ル層の第１部分(124)を境界付け、 少なくとも１つの第２Ｐ型領域(109,127)は、サブスト
レート(103)とエピタキシャル層(118)との間の第２埋込
領域(109 a second buried region)および前記第２表面
から前記第２埋込領域(109)まで延在する第２接触領域
(127)を含み、前記第２領域(109,127)および前記第２表
面は、エピタキシャル層の第２部分(130)を境界付け、 第３Ｐ型領域(148)は、前記第２表面から前記エピタキ
シャル層の第２部分(130)の内側まで延在し、 前記第２領域(109,127)、前記エピタキシャル層の第２
部分(130)および前記第３領域(148)は、ＰＮＰ電力トラ
ンジスタ(THi)のコレクタ領域、ベース領域およびエミ
ッタ領域を夫々含んでいることを特徴とする電力半導体
デバイス構造。 - 【請求項２】 第３Ｐ型領域(305,315)は、サブストレ
ート(103)とエピタキシャル層(118)との間の第３埋込領
域(305)および前記第２表面から前記第３埋込領域(305)
まで延在する第３接触領域(315)を含み、 前記第３領域(305,315)および前記第２表面は、前記第
３埋込領域(305)との接合を形成する第４埋込Ｎ型領域
(310)と、前記第２表面から該第４埋込領域(310)まで延
在する第４接触領域(325)とを含むエピタキシャル層の
第３部分(320)を境界付け、 半導体材料(103,118)の一部分は、前記第３領域(305,31
5)と第１表面との間に存在し、 前記半導体材料(103,118)の部分、前記第３領域(305,31
5)および前記エピタキシャル層の第３領域(320)は、Ｎ
ＰＮ電力トランジスタ(TH)のコレクタ領域、ベース領域
およびエミッタ領域を夫々含んでおり、 該構成は、更に前記ＮＰＮ電力トランジスタ(TH)のコレ
クタ領域と少なくとも１つの前記ＰＮＰ電力トランジス
タ(THi)のベース領域との間における電気的接続手段(35
5)を含んでいる請求項１に記載の電力半導体デバイス構
造。 - 【請求項３】 前記電気的接続手段は、前記第２表面上
で、前記エピタキシャル層の第２部分(130)および前記
半導体材料(103,118)の部分とオーミック接触(ohmic co
ntact)している金属伝導体(355)を含む請求項２に記載
の電力半導体デバイス構造。 - 【請求項４】 前記エピタキシャル層の第２部分(130)
は、前記第２埋込領域(109)との接合を形成する第４埋
込Ｎ型領域(116)を含んでいる請求項１〜３の何れかに
記載の電力半導体デバイス構造。 - 【請求項５】 少なくとも１つのＰＮＰ電力トランジス
タ(THi)および該ＰＮＰ電力トランジスタ(THi)の制御回
路部品を含む半導体デバイス構造を形成するための方法
であって、その方法は、 Ｎ型サブストレート(103)の第１表面上に、第１Ｐ型領
域(106)および第２Ｐ型領域(109)を埋込および拡散(imp
lanting and diffusing)し、 前記第１表面と反対側に第２表面を有するＮ型エピタキ
シャル層(118)を、第１表面上で成長させ、 第１Ｐ型接触領域(121)および第２Ｐ型接触領域(127)を
第２表面上で埋込および拡散(implanting and diffusin
g)させて、前記第１埋込領域(106)および前記第２埋込
領域(109)まで夫々延在させ、 ここで前記第１領域(106)、前記第１接触領域(121)およ
び第２表面は、前記制御回路部品を含むエピタキシャル
層の第１部分(124)を境界付け、前記第２領域(109)、前
記第２接触領域(127)および第２表面は、エピタキシャ
ル層の第２部分(130)を境界付け、 前記第２表面から前記エピタキシャル層の第２部分(13
0)の内部に向けて延在する第３Ｐ型領域(148)を埋込お
よび拡散(implanting and diffusing)し、 前記第２領域(109)と前記第２接触領域(127)との全体、
前記エピタキシャル層の第２部分(130)および前記第３
領域(148)は、前記ＰＮＰ電力トランジスタ(THi)のコレ
クタ領域、ベース領域およびエミッタ領域を夫々含んで
いることを特徴とする電力半導体デバイス構造の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP96830293A EP0809294B1 (en) | 1996-05-21 | 1996-05-21 | Power semiconductor device structure with vertical PNP transistor |
| IT96830293.5 | 1996-05-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10308453A true JPH10308453A (ja) | 1998-11-17 |
Family
ID=8225914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9137693A Pending JPH10308453A (ja) | 1996-05-21 | 1997-05-12 | 縦型ｐｎｐトランジスタを有する電力半導体デバイス構造およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6518139B1 (ja) |
| EP (1) | EP0809294B1 (ja) |
| JP (1) | JPH10308453A (ja) |
| DE (1) | DE69618343D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7838376B2 (en) * | 2007-12-20 | 2010-11-23 | Texas Instruments Incorporated | Non-destructive inline epi pattern shift monitor using selective epi |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214808B (it) * | 1984-12-20 | 1990-01-18 | Ates Componenti Elettron | Tico e semiconduttore processo per la formazione di uno strato sepolto e di una regione di collettore in un dispositivo monoli |
| IT1217322B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Procedimento di fabbricazione di un dispositivo nonolitico a semiconduttope comprendente almeno un transistor di un circuito integrato di comando e un transistor di rotenza in tegrato nella stessa piastrina |
| IT1218230B (it) * | 1988-04-28 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro |
| IT1235843B (it) * | 1989-06-14 | 1992-11-03 | Sgs Thomson Microelectronics | Dispositivo integrato contenente strutture di potenza formate con transistori ldmos complementari, strutture cmos e pnp verticali con aumentata capacita' di supportare un'alta tensione di alimentazione. |
| US6127723A (en) * | 1998-01-30 | 2000-10-03 | Sgs-Thomson Microelectronics, S.R.L. | Integrated device in an emitter-switching configuration |
-
1996
- 1996-05-21 EP EP96830293A patent/EP0809294B1/en not_active Expired - Lifetime
- 1996-05-21 DE DE69618343T patent/DE69618343D1/de not_active Expired - Lifetime
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1997
- 1997-05-12 JP JP9137693A patent/JPH10308453A/ja active Pending
-
2000
- 2000-05-11 US US09/569,277 patent/US6518139B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6518139B1 (en) | 2003-02-11 |
| EP0809294B1 (en) | 2002-01-02 |
| EP0809294A1 (en) | 1997-11-26 |
| DE69618343D1 (de) | 2002-02-07 |
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