JPH10308501A

JPH10308501A - 半導体装置

Info

Publication number: JPH10308501A
Application number: JP9130272A
Authority: JP
Inventors: Shunichi Sukegawa; 俊一助川; Shinji Bessho; 真次別所; Masayuki Taira; 雅之平; Yasushi Takahashi; 康高橋; Koji Arai; 公司荒井; Tsutomu Takahashi; 勉高橋
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1997-05-02
Filing date: 1997-05-02
Publication date: 1998-11-17
Also published as: US6002162A

Abstract

(57)【要約】【課題】ウエル分離用の領域を不要にしてレイアウト面
積の縮小化を実現する。【解決手段】このＤＲＡＭでは、トリプルウェル構造を
採用し、単位メモリセルアレイＭＡ、ワード線ドライバ
・バンクＷＤＢ、センスアンプ・バンクＳＡＢおよびク
ロスエリアＣＲの全ての領域を下層のＮ型のディープ
（深層）・ウェル１２で囲む。Ｎウェル１４にはワード
線ドライバの電源電圧に対応したバックバイアスＶPPが
与えられ、Ｐウェル１６にはメモリセルの特性に応じた
バックバイアスＶBBが与えられる。Ｎウェル１４におい
て、バックバイアスＶPPにより基板バイアス効果を受け
るセンスアンプのＰ型ＭＯＳトランジスタについては、
そのバイアス効果をキャンセルするようにしきい値電圧
が低い値に設定される。また、Ｐウェル１６において、
バックバイアスＶBBによって基板バイアス効果を受ける
センスアンプのＮ型ＭＯＳトランジスタについては、そ
のバイアス効果をキャンセルようにしきい値電圧が低い
値に設定される。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、半導体装置に係
り、特にＤＲＡＭ（タ゛イナミック・ランタ゛ム・アクセス・メモリ）等の半導
体装置に関する。

【００２０】

【従来の技術】一般に、ＤＲＡＭ（タ゛イナミック・ランタ゛ムアクセス・
メモリ)のメモリセルアレイにおいては、図１１に示すよう
に、各行毎に設けられたワード線ＷＬi と各列毎に設け
られたビット線ＢＬj との交差位置に１個のメモリセル
ＭＣijが配置（接続）される。各メモリセルＭＣijは、
１個のＮ型ＭＯＳトランジスタＱijと１個のセルキャパ
シタＣijとから構成される。各ワード線ＷＬi は各行の
ワード線ドライバＷＤiに接続され、各ビット線ＢＬj
は各列のセンスアンプＳＡj に接続されている。なお、
図１１に示すメモリセルアレイの一部分の構造は、説明
を容易にするために簡略化して図示している。

【００３０】メモリセルＭＣijに書き込みを行うとき
は、ワード線ドライバＷＤi がワード線ＷＬi をＨレベ
ルの電位まで駆動または活性化してトランジスタＱijを
オンさせ、これと同時にセンスアンプＳＡj が書込情報
（“１”または“０”）に応じてビット線ＢＬj の電位
をＨレベル（ＶDL）またはＬレベル（Ｖss）にする。こ
れにより、セルキャパシタＣijにＶDLまたはＶssの充電
電圧が得られる。この後に、ワード線ドライバＷＤi が
ワード線ＷＬi をＬレベル（Ｖss）に下げて、トランジ
スタＱijをオフにする。この結果、セルキャパシタＣij
に“１”（ＶDL）または“０”（Ｖss）の充電電圧また
は電荷が記憶情報として保持される。

【００４０】読み出しを行うときは、予めセンスアンプ
ＳＡj がビット線ＢＬj を一定の電位（一般にはＶDL／
２）までプリチャージしておいて、ワード線ドライバＷ
Ｄiがワード線ＷＬi をＨレベルに駆動または活性化し
てトランジスタＱijをオンさせる。そうすると、ビット
線ＢＬj とセルキャパシタＣijとが短絡され、ビット線
ＢＬj 上の電位がセルキャパシタＣijの蓄積電荷に応じ
てプリチャージレベルからわずかに変化する。このビッ
ト線ＢＬj 上のわずかな電位変化をセンスアンプＳＡj
が検知増幅することによって、メモリセルＭＣijの記憶
情報が識別される。

【００５０】ところで、たとえば６４メガビットクラス
のような大規模のＤＲＡＭでは、１チップ内のメモリセ
ルアレイを複数のブロックまたはサブマットに分割し、
かつ各々のサブマット内でメモリセルアレイを複数の単
位メモリセルアレイに分割したメモリセルアレイ構成を
採用している。

【００６０】各サブマット内では、一定数の単位メモリ
セルアレイが一定の間隔を置いてマトリクス状に配置さ
れる。そして、図１２に示すように、各単位メモリセル
アレイＭＡに隣接して、たとえば左右両側にワード線ド
ライバＷＤの集合回路（ワード線ドライバ・バンク）Ｗ
ＤＢ，ＷＤＢが相対向して配置され、上下両側にセンス
アンプＳＡの集合回路（センスアンプ・バンク）ＳＡ
Ｂ，ＳＡＢが相対向して配置される。また、単位メモリ
セルアレイＭＡの各斜め隣にはクロスエリアＣＲが設け
られている。

【００７０】なお、図１２では、図解の簡略化のため、
相隣接する４個（縦２×横２）の単位メモリセルアレイ
ＭＡとそれらの周辺回路のレイアウトのみを示してい
る。

【００８０】単位メモリセルアレイＭＡ内では、所定数
（行）のビット線対ＢＬ／ＢＬ- と所定数（列）のワー
ド線ＷＬとがマトリクス状に配線され、各ビット線ＢＬ
（または各ビット補線ＢＬ- ）と各ワード線との交差位
置にメモリセルＭＣが接続されている。アレイＭＡ内の
各ワード線ＷＬは、左右両側のワード線ドライバ・バン
クＷＤＢ，ＷＤＢに配置された対応するワード線ドライ
バＷＤに接続されている。また、アレイＭＡ内の各ビッ
ト線／ビット補線は、上下両側のセンスアンプ・バンク
ＳＡＢ，ＳＡＢに配置された対応するセンスアンプＳＡ
に接続されている。

【００９０】各クロスエリアＣＲには、これと隣接する
センスアンプ・バンクＳＡＢ内のセンスアンプＳＡを駆
動するためのドライバや、隣接するワード線ドライバ・
バンクＷＤＢ内のワード線ドライバＷＤを駆動するため
のドライバ等（図示せず）等が設けられている。

【０１００】図１３に、図１２のＡ−Ａ’線についての
要部の部分断面図を模式的に示す。この断面構造は、単
位メモリセルアレイＭＡとセンスアンプ・バンクＳＡＢ
との境界付近のウェル構造を示す。

【０１１０】このＤＲＡＭでは、トリプルウェル構造を
採用しており、単位メモリセルアレイＭＡの領域および
ワード線ドライバ・バンクＷＤＢの領域（図１３では図
示せず）の下にＮ型のディープ（深層）・ウェル１０２
が敷設されている。なお、図１４に、このＮディープ・
ウェル１０２が配されている範囲（ハッチング部分）を
平面的に示す。

【０１２０】図１３において、単位メモリセルアレイＭ
ＡはＰ型領域であるＰウェル１０４に形成される。すな
わち、単位メモリセルアレイＭＡに含まれる所定数のメ
モリセルを構成する各Ｎ型ＭＯＳトランジスタおよびセ
ルキャパシタ（図示せず）がＰウェル１０４の表面ない
し表面上に形成される。

【０１３０】センスアンプ・バンクＳＡＢは、中心部の
Ｎ型領域であるＮウェル１０６およびその両側の一対の
Ｐウェル１０８，１１０にわたって形成される。これら
のウェル１０６，１０８，１１０はＰ型シリコン基板１
００の主面にディープ・ウェルを介さずに形成される。
センスアンプＳＡの回路を構成する素子のうち、Ｐ型Ｍ
ＯＳトランジスタがＮ型ウェル１０６に形成され、Ｎ型
ＭＯＳトランジスタがＰ型ウェル１０８，１１０に形成
される。

【０１４０】単位メモリセルアレイＭＡとセンスアンプ
・バンクＳＡＢとの間には、Ｎウェル１１２からなるウ
ェル分離用の領域ＰＧが配置される。単位メモリセルア
レイＭＡおよびワード線ドライバ・バンクＷＤＢの下に
配されているＮディープ・ウェル１０２は、このウェル
分離用のＮウェル１１２の下まで延びている。

【０１５０】かかる構成において、Ｎディープ・ウェル
１０２には、ワード線ドライバ・バンクＷＤＢのＮウェ
ル（図示せず）を介して電位ＶPP（たとえば３．８Ｖ）
のバックバイアスが給電される。ここで、ＶPPは、ワー
ド線ドライバ・バンクのＮウェルに形成されているＰ型
ＭＯＳトランジスタに給電されるワード線駆動用の電源
電圧ＶPPに相当し、ワード線ドライバ・バンクＷＤＢの
ＮウェルにもＶPPがバックバイアスとして与えられる。

【０１６０】単位メモリセルアレイＭＡのＰウェル１０
４には、周囲回路部から独立した電位ＶBB（たとえば−
１．０Ｖ）のバックバイアスが給電される。このアレイ
ＭＡのＰウェル１０４はウェル分離領域１１２によって
周辺回路部のＰウェルから電気的に分離されているた
め、メモリセルのポーズ特性のための最適なバックバイ
アスが選択可能となっている。

【０１７０】センスアンプ・バンクＳＡＢにおいて、Ｐ
型ＭＯＳトランジスタが設けられるＮウェル１０６には
Ｈレベル側のセンシング駆動電圧ＶDL（たとえば２．２
Ｖ）に等しいバックバイアスが給電され、Ｎ型ＭＯＳト
ランジスタが設けられるＰウェル１０８，１１０にはＬ
レベル側のセンシング駆動電圧ＶSS（たとえば０Ｖ）に
等しいバックバイアスが給電される。

【０１８０】ウェル分離領域ＰＧのＮウェル１１２に
は、Ｎディープ・ウェル１０２と同じバックバイアスＶ
PPが給電される。

【０１９０】クロスエリアＣＲと単位メモリセルアレイ
ＭＡないしワード線ドライバ・バンクＷＤＭとの境界部
も、上記と同様の断面構造であり、各部に上記と同様の
バックバイアスが供給されている。

【０２００】

【発明が解決しようとする課題】上記したような従来の
ＤＲＡＭ構造では、単位メモリセルアレイＭＡとセンス
アンプ・バンクＳＡＢとの境界部、およびワード線ドラ
イバ・バンクＷＤＭとクロスエリアＣＲとの境界部にそ
れぞれウエル分離領域ＰＧを設けている。たとえば、セ
ンスアンプ・バンクＳＡＢが４０μｍの幅サイズに設計
されるとき、ウエル分離領域ＰＧは７μｍの幅に選ばれ
る。したがって、センスアンプ部の両側で１４μｍ幅の
スペースをとってしまう。このため、サブマット全体ひ
いてはチップ全体のレイアウト面積を大きくしている。

【０２１０】本発明は、かかる問題点に鑑みてなされた
もので、上記のようなウエル分離用の領域を不要にして
レイアウト面積の縮小化を実現する半導体装置を提供す
ることを目的とする。

【０２２０】

【課題が解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体装置は、第１導電型の半導
体基板と、前記半導体基板に形成された第２導電型の半
導体層と、前記半導体基板から隔離して前記半導体層の
上に並置して形成された１つまたは複数の第１導電型の
半導体領域および１つまたは複数の第２導電型の半導体
領域と、各々の前記第１導電型の半導体領域内に形成さ
れた１つまたは複数の第２導電型のＭＯＳトランジスタ
と、各々の前記第２導電型の半導体領域内に形成された
１つまたは複数の第１導電型のＭＯＳトランジスタとを
有し、各々の前記第１導電型の半導体領域に共通の第１
のバックバイアスを与えるとともに、前記半導体層およ
び各々の前記第２導電型の半導体領域に共通の第２のバ
ックバイアスを与え、少なくとも１つの前記第２導電型
のＭＯＳトランジスタのしきい値電圧を前記第１のバッ
クバイアスによる基板バイアス効果をキャンセルするよ
うに設定するとともに、少なくとも１つの前記第１導電
型のＭＯＳトランジスタのしきい値電圧を前記第２のバ
ックバイアスによる基板バイアス効果をキャンセルする
ように設定する構成とした。

【０２３０】また、本発明の第２の半導体装置は、上記
第１の半導体装置において、少なくとも１つの前記第１
導電型の半導体領域内には、１つのメモリセルアレイ部
と、前記メモリセルアレイ部に隣接する１つまたは複数
の周辺回路部の一部とが含まれ、前記周辺回路部の少な
くとも１つの前記第２導電型のＭＯＳトランジスタのし
きい値電圧が前記第１のバックバイアスによる基板バイ
アス効果をキャンセルするように設定される構成とし
た。

【０２４０】また、本発明の第３の半導体装置は、上記
第２の半導体装置において、前記第１導電型の半導体領
域内に形成された前記周辺回路部の一部と隣接する前記
第２導電型の半導体領域内に前記周辺回路部の残りの部
分が設けられ、前記周辺回路部の少なくとも１つの前記
第１導電型のＭＯＳトランジスタのしきい値電圧が前記
第２のバックバイアスによる基板バイアス効果をキャン
セルするように設定される構成とした。

【０２５０】

【発明の実施の形態】以下、図１〜図１０を参照して本
発明の実施例を説明する。

【０２６０】図１に、本発明の一実施例によるＤＲＡＭ
内のメモリセルアレイのレイアウトを示す。

【０２７０】このＤＲＡＭはたとえば６４Ｍビットの記
憶容量を有し、１チップ（半導体基板）内のメモリアレ
イ（６４Ｍビット）を８個の８Ｍビット・ブロックまた
はサブマットＳＭに分割して、各サブマットＳＭ内のメ
モリアレイ（８Ｍビット）を１２８個の６４Ｋビット・
アレイまたは単位メモリセルアレイＭＡに分割してい
る。

【０２８０】各サブマットＳＭ内では、１２８個の単位
メモリセルアレイＭＡが１６行×８列のマトリクス・パ
ターンで一定の間隔を置いて離散的に配置されている。
各サブマットＳＭの左端部にはアレイ・コントローラＡ
Ｃが配置されており、このコントローラＡＣの内側に各
行分のメインワード線ドライバＭＷＤが縦方向一列に配
置されている。各サブマットＳＭの上端部には、各列で
Ｙアドレス線ＹＳを選択的に駆動するためのＹＳドライ
バＹＳＤが横方向一列に配置されている。

【０２９０】図２に、サブマットＳＭ内の一部として、
相隣接する４個（縦２×横２）の単位メモリセルアレイ
ＭＡの領域と周辺回路部の領域のレイアウトを示す。

【０３００】単位メモリセルアレイＭＡ内では、たとえ
ば、２５６組（行）のビット線対ＢＬ／ＢＬ- と２５６
本（列）のワード線ＷＬとがマトリクス状に配線され、
各ビット線ＢＬ（または各ビット補線ＢＬ- ）と各ワー
ド線との交差位置にメモリセルＭＣが接続されている。

【０３１０】左右両側のワード線ドライバ・バンクＷＤ
Ｂ，ＷＤＢには、それぞれ１２８個のワード線ドライバ
ＷＤが千鳥状に配置されている。単位メモリセルアレイ
ＭＡ内の２５６本のワード線ＷＬのうち、たとえば半数
（１２８本）の奇数番目のワード線ＷＬは左側のサブワ
ード線ドライバ・バンクＷＤＢ内の１２８個のワード線
ドライバＷＤにそれぞれ接続され、残りの半数（１２８
本）の偶数番目のワード線ＷＬは右側のワード線ドライ
バ・バンクＷＤＢ内の１２８個のワード線ドライバＷＤ
にそれぞれ接続されている。

【０３２０】各単位メモリセルアレイＭＡの上下両側の
センスアンプ・バンクＳＡＢ，ＳＡＢには、それぞれ１
２８個のセンスアンプＳＡが千鳥状に配置されている。
単位メモリセルアレイＭＡ内の２５６組のビット線対の
うち、たとえば半数（１２８組）の奇数番目のビット線
対は上側センスアンプ・バンクＳＡＢ内の１２８個のセ
ンスアンプＳＡにそれぞれ接続され、残りの半数（１２
８組）の偶数番目のビット線対は下側センスアンプ・バ
ンクＳＡＢ内の１２８個のセンスアンプＳＡにそれぞれ
接続されている。

【０３３０】各クロスエリアＣＲには、それと隣接する
センスアンプ・バンクＳＡＢ内のセンスアンプＳＡを駆
動するためのドライバ、およびそれらのセンスアンプに
共通接続されているローカルのデータ入出力線をメイン
のデータ入出力線（図示せず）に接続するためのＩＯス
イッチ、さらにはそれと隣接するワード線ドライバ・バ
ンクＷＤＢ内のワード線ドライバＷＤを選択的に活性化
するためのＦＸドライバ等が設けられている。

【０３４０】図３に、図２のＡ−Ａ’線についてみた要
部の断面構造を模式的に示す。この断面構造は、単位メ
モリセルアレイＭＡとセンスアンプ・バンクＳＡＢとの
境界付近のウェル構造を示す。

【０３５０】本実施例のＤＲＡＭでは、トリプルウェル
構造を採用し、単位メモリセルアレイＭＡ、ワード線ド
ライバ・バンクＷＤＢ、センスアンプ・バンクＳＡＢお
よびクロスエリアＣＲの全ての領域を下層のＮ型のディ
ープ（深層）・ウェル１２で囲んでいる。図４に、この
Ｎディープ・ウェル１２が配されている範囲（ハッチン
グ部分）を平面的に示す。

【０３６０】図３および図４に明示されるように、本実
施例のＤＲＡＭでは、ウェル境界部に分離領域（ＰＧ）
を設けないため、その分レイアウト面積を縮小化し、チ
ップの小型化を実現している。

【０３７０】Ｎディープ・ウェル１２は、Ｐ型シリコン
基板１０の主面にたとえばリンをイオン注入して所定の
深さ（たとえば３μｍ）に形成される。そして、このＮ
ディープ・ウェル１２の表面に各部（ＭＡ、ＷＤＢ、Ｓ
ＡＢ、ＣＲ）の領域に応じたレイアウトでＰウェル、Ｎ
ウェルがツィンウェル法の不純物拡散技術により所定の
深さ（たとえば１．６μｍ）に形成される。

【０３８０】図３において、単位メモリセルアレイＭＡ
はＰウェル１４内の所定の区域に設けられる。この単位
メモリセルアレイＭＡの区域内には、６４Ｋ個のメモリ
セルがＰウェル１０４の表面ないし表面上に形成され
る。

【０３９０】図５に、単位メモリセルアレイＭＡ内のメ
モリセルＭＣの構成を示す。このメモリセルＭＣは、ス
タックド・キャパシタ・セルのメモリセル構造を有す
る。このメモリセル構造において、Ｐウェル１４上のフ
ィールド酸化膜２０によって分離された素子領域にゲー
ト酸化膜２２が形成され、この上にポリシリコン等から
なるワード線ＷＬおよびＳｉＯ2 層等の絶縁膜２４が形
成される。また、Ｐウェル１４には、ワード線ＷＬをマ
スクにしたセルフアライン方式により、Ｎ⁺ 型半導体領
域２６（ソース領域）および２８（ドレイン領域）が形
成されている。

【０４００】絶縁膜２４の一部分にはコンタクトホール
３０が形成され、そのコンタクトホール３０にはポリシ
リコンが充填され、ストレージノードのためのプラグ３
２が形成される。絶縁膜２４上にはＳｉＯ2 層３４が形
成され、そのＳｉＯ2 層３４および絶縁膜２４の一部分
にコンタクトホール３６が形成され、そのコンタクトホ
ール３６にポリシリコン等の導電性材料が充填されて、
ビット線ＢＬが形成される。また、ビット線ＢＬ上に
は、ＳｉＯ2 層３８が形成される。

【０４１０】ＳｉＯ2 層３４およびＳｉＯ2 層３８上に
は、ＳｉＯ2 層４０および下地層保護のためのＳi3Ｎ4
層４２が形成され、これらＳi3Ｎ4 層４２、ＳｉＯ2 層
４０およびＳｉＯ2 層３４の一部分にはプラグ３２に達
するスルーホール４４が形成され、このスルーホール４
４にポリシリコン層４６が形成される。このポリシリコ
ン層４６に接して円筒形のポリシリコン層４８が形成さ
れ、これらポリシリコン層４６，４８により下部キャパ
シタ電極が構成される。さらに、ポリシリコン層４６，
４８の表面に誘電体膜たとえばＳi3Ｎ4 膜５０が被着さ
れ、このＳi3Ｎ4 膜５０上にポリシリコン層５２からな
る上部キャパシタ電極（プレート電極）が形成される。

【０４２０】こうして、上下のキャパシタ電極５２，４
８および４６と誘電体膜５０とでなるキャパシタＣap
が、プラグ３２を介してソース領域２６に接続された構
成となっている。なお、図５に示したメモリセルＭＣ等
の断面構造は、説明を簡略化するために、その構造を一
部簡略化している。

【０４３０】後述するように、メモリセルＭＣが形成さ
れる基板（Ｐウェル１４）には、メモリセルのポーズ特
性を最適化するためのバックバイアスＶBB（たとえば−
１．０Ｖ）が給電されるので、メモリセルＭＣのＭＯＳ
トランジスタ（ＷＬ，２２，２６，２８）のしきい値電
圧については他の領域（周辺回路部）の条件に合わせる
必要はなく、メモリセル固有の条件にしたがって設計し
てよい。

【０４４０】再び図３において、Ｐウェル１４には、上
記したような単位メモリセルアレイＭＡの他に、センス
アンプ・バンクＳＡＢの一部、つまりセンスアンプＳＡ
を構成する素子の中のＮ型ＭＯＳトランジスタ群も設け
られる。また、Ｎウェル１６には、センスアンプ・バン
クＳＡＢの残りの部分、つまりセンスアンプＳＡを構成
する素子の中のＰ型ＭＯＳトランジスタ群が設けられ
る。

【０４５０】かかるウエル構造において、Ｎディープ・
ウェル１２には、ワード線ドライバ・バンクＷＤＢのＮ
ウェル（図示せず）を介して電位ＶPP（たとえば３．８
Ｖ）のバックバイアスが給電される。ここで、ＶPPは、
ワード線ドライバ・バンクのＮウェルに形成されている
Ｐ型ＭＯＳトランジスタに給電されるワード線駆動用の
電源電圧ＶPPに相当し、ワード線ドライバ・バンクＷＤ
ＢのＮウェルにもＶPPがバックバイアスとして与えられ
る。

【０４６０】Ｐウェル１４には、単位メモリセルアレイ
ＭＡ内のメモリセルのポーズ特性を最適化するためのバ
ックバイアスＶBB（たとえば−１．０Ｖ）が給電され
る。また、Ｎウェル１６には、Ｎディープ・ウェル１２
と同じＶPP（３．８Ｖ）のバックバイアスが給電され
る。

【０４７０】このように、本実施例では、各ウエルに対
するバックバイアスを導電型（Ｐ型／Ｎ型）に応じて共
通化し、Ｎディープ・ウェル１２および各Ｎウェル１６
にはワード線ドライバの電源電圧ＶPPに対応した共通の
バックバイアスＶPPを与えるとともに、各Ｐウェルには
メモリセルの特性に応じた共通のバックバイアスＶBBを
与え、これによってウェル分離用の領域（ＰＧ）を削除
している。

【０４８０】ただし、このような共通のバックバイアス
ＶPP，ＶSSによって、センスアンプＳＡ内のＭＯＳトラ
ンジスタおよびクロスエリアＣＲ内のＭＯＳトランジス
タが基板バイアス効果を受けて動作能力の低減を来すお
それがある。本実施例では、この点を勘案して、以下に
説明するような工夫を行っている。

【０４９０】図６に、Ｐウェル１４内でバックバイアス
ＶBBを受けるセンスアンプＳＡの各Ｎ型ＭＯＳトランジ
スタの構成を模式的に示す。また、図７に、Ｎウェル１
６内でバックバイアスＶPPを受けるセンスアンプＳＡの
各Ｐ型ＭＯＳトランジスタの構成を模式的に示す。

【０５００】本実施例のセンスアンプＳＡでは、Ｐウェ
ル１４内の各Ｎ型ＭＯＳトランジスタのソース（Ｓ）に
はバックバイアスＶBB（−１．０Ｖ）よりも高い電圧た
とえばＬレベル側のセンシング駆動電圧ＶSS（たとえば
０Ｖ）が印加され、Ｎウェル１６内の各Ｐ型ＭＯＳトラ
ンジスタのソース（Ｓ）にはバックバイアスＶPP（３．
８Ｖ）よりも低い電圧たとえばＨレベル側のセンシング
駆動電圧ＶDL（たとえば２．２Ｖ）またはＶDD（３．３
Ｖ）が印加される。

【０５１０】したがって、そのようなＰウェル１４内の
Ｎ型ＭＯＳトランジスタおよびＮウェル１６内のＰ型Ｍ
ＯＳトランジスタにあっては、基板バイアス効果によっ
て各々のしきい値電圧が上昇する。

【０５２０】すなわち、Ｐウェル１４内のＮ型ＭＯＳト
ランジスタにあっては、Ｎ⁺ のソース（Ｓ）とＰウェル
１４（基板）との間に逆バイアス（−１．０Ｖ）が印加
されることにより、基板の空乏層が広がり、しきい値電
圧が増大する。

【０５３０】また、Ｎウェル１６内のＰ型ＭＯＳトラン
ジスタにあっては、Ｐ⁺ のソース（Ｓ）とＮウェル１６
（基板）との間に逆バイアス（０．５ないし１．６Ｖ）
が印加されることで、やはり基板の空乏層が広がって、
しきい値電圧が増大する。

【０５４０】そこで、本実施例では、センスアンプＳＡ
を構成するＭＯＳトランジスタについては、上記のよう
な基板バイアス効果をキャンセルするように、各々の原
しきい値電圧を予め低い値に設計する。

【０５５０】たとえば、Ｎ型ＭＯＳトランジスタのしき
い値電圧ＶTHは、次の式（１）で与えられる。ＶTH＝ＶTH（０）＋Ｋ［｛２φBP＋（ＶBB−ＶSS）｝^1/2 −（２φBP）^1/2 ］ ………（１）

【０５６０】ここで、ＶTH（０）は、基板バイアス効果
がないとき、つまりソース（Ｓ）と基板との間の電位差
（ＶBB−ＶSS）が零のときのしきい値電圧（原しきい値
電圧）である。また、φBPはＳｉ基板（本実施例ではＰ
ウェル１４）のフェルミ順位であり、Ｋは基板バイアス
効果係数である。

【０５７０】Ｐ型ＭＯＳトランジスタのしきい値電圧Ｖ
THについても、上記の式（１）と実質的に同様の式を適
用できる。

【０５８０】したがって、本実施例では、バックバイア
スＶBB、ＶPPによる基板バイアス効果の下で所期のしき
い値電圧ＶTHが得られるように、センスアンプＳＡの各
ＭＯＳトランシスタの原しきい値ＶTH（０）を予め低い
値に設定（設計）する。

【０５９０】なお、クロスエリアＣＲと単位メモリセル
アレイＭＡないしワード線ドライバ・バンクＷＤＭとの
境界付近も、図３と同様の断面構造であり、各ウェル部
に上記と同様のバックバイアスが供給される。

【０６００】したがって、クロスエリアＣＲ内に配置さ
れる各ＭＯＳトランジスタにおいても、バックバイアス
ＶBB、ＶPPによる基板バイアス効果の下で所望のしきい
値電圧ＶTHが得られるように、各々の原しきい値電圧Ｖ
TH（０）を予め低い値に設定する。

【０６１０】図８に、本実施例におけるセンスアンプお
よびセンスアンプ駆動部の回路構成例を示す。センスア
ンプ駆動部はクロスエリアＣＲに配置される。

【０６２０】このセンスアンプ回路において、一対のＮ
型ＭＯＳトランジスタＴＲ1 ，ＴＲ2 は、このセンスア
ンプＳ／Ａにビット線対ＢＬj ，ＢＬj-を条件的に接続
するためのトランスファゲートを構成する。３つのＮ型
ＭＯＳトランジスタＴＲ3 ，ＴＲ4 ，ＴＲ5 は、ビット
線対ＢＬj ，ＢＬj-を所定の電位たとえば電源電圧中間
電位（ＶDL／２）にプリチャージするためのプリチャー
ジ回路を構成する。一対のＰ型ＭＯＳトランジスタＴＲ
6 ，ＴＲ7 および一対のＮ型ＭＯＳトランジスタＴＲ8
，ＴＲ9 は、ビット線対上のプリセンス電圧をそれぞ
れ所定レベルまで増幅するための増幅回路を構成する。
一対のＮ型ＭＯＳトランジスタＴＲ10，ＴＲ11は、ビッ
ト線対ＢＬj ，ＢＬj-をデータ入出力線対ＩＯ，ＩＯ-
に条件的に接続するためのトランスファゲートを構成す
る。

【０６３０】クロスエリアＣＲにおいて、Ｐ型ＭＯＳト
ランジスタＴＲ12はセンスアンプ駆動用の第１のＨレベ
ル側ドライバであり、そのソース端子がＶDD（３．３
Ｖ）の電源線に接続され、そのドレイン端子がセンスア
ンプＳ／Ａ内で一方の増幅回路を構成する上記Ｐ型ＭＯ
ＳトランジスタＴＲ6 ，ＴＲ7 のソース端子にセンシン
グ駆動線ＳＤＰを介して接続され、そのゲート端子には
駆動制御信号ＳＡＰ1Bが与えられる。

【０６４０】Ｎ型ＭＯＳトランジスタＴＲ13はセンスア
ンプ駆動用の第２のＨレベル側ドライバであり、そのド
レイン端子がＶDL（２．２Ｖ）の電源線に接続され、そ
のドレイン端子が上記Ｐ型ＭＯＳトランジスタＴＲ6 ，
ＴＲ7 のソース端子にセンシング駆動線ＳＤＰを介して
接続され、そのゲート端子には駆動制御信号ＳＡＰ2が
与えられる。

【０６５０】Ｎ型ＭＯＳトランジスタＴＲ14はセンスア
ンプ駆動用のＬレベル側ドライバであり、そのソース端
子がＶSS（０Ｖ）の電源線に接続され、そのドレイン端
子がセンスアンプＳ／Ａ内で他方の増幅回路を構成する
上記Ｎ型ＭＯＳトランジスタＴＲ6 ，ＴＲ7 のソース端
子にセンスアンプ駆動線ＳＤＮを介して接続され、その
ゲート端子には駆動制御信号ＳＡＮが与えられる。

【０６６０】さらに、クロスエリアＣＲ内に形成される
３つのＮ型ＭＯＳトランジスタＴＲ15，ＴＲ16，ＴＲ17
は、プリチャージ状態の下でセンスアンプ駆動線ＳＤ
Ｐ，ＳＤＮをビット線対のプリチャージ電位（ＶDL／
２）と同電位に保持するためのイコライズ回路を構成す
る。

【０６７０】かかる構成のセンスアンプＳＡにおいて、
単位メモリセルアレイＭＡと共通のＰウェル１４に形成
されている各Ｎ型ＭＯＳトランジスタにはバックバイア
スＶBB（−１．０Ｖ）が与えられ、Ｎディープ・ウェル
１２と電気的に短絡しているＮウェル１６に形成されて
いる各Ｐ型ＭＯＳトランジスタにはバックバイアスＶPP
（３．８Ｖ）が与えられる。

【０６８０】また、クロスエリアＣＲに配置されている
全ての素子についても、同様に、各Ｎ型ＭＯＳトランジ
スタにはバックバイアスＶBBが与えられ、各Ｐ型ＭＯＳ
トランジスタにはバックバイアスＶPPが与えられる。

【０６９０】次に、図９のタイミング図につき、このセ
ンスアンプおよびセンスアンプ駆動部の動作を説明す
る。

【０７００】読み出しまたは書き込み前のスタンバイ状
態では、イコライズ制御信号φＥがＨレベルであり、セ
ンスアンプＳＡのプリチャージ回路のＮ型ＭＯＳトラン
ジスタＴＲ3,ＴＲ4,ＴＲ5 はいずれもオン状態になって
おり、クロスエリアＣＲ側のイコライズ回路のＮ型ＭＯ
ＳトランジスタＴＲ15，ＴＲ16，ＴＲ17のいずれもオン
状態になっている。一方、プリチャージ給電線ＶＢＬＲ
はＶDL／２レベルの電圧を給電している。これによっ
て、このセンスアンプＳ／Ａに接続されているビット線
ＢＬj およびビット補線ＢＬj-はイコライズ（平衡また
は短絡）状態でＶDL／２レベル（約１．１Ｖ）にプリチ
ャージされており、センシング駆動線ＳＤＰ，ＳＤＮも
ＶDL／２レベル（約１．１Ｖ）にプリチャージされてい
る。駆動制御信号ＳＡＰ1B，ＳＡＰ2 ，ＳＡＮはそれぞ
れＨレベル、Ｌレベル、Ｌレベルであり、ドライバＴＲ
12，ＴＲ13，ＴＲ14はそれぞれオフ状態になっている。

【０７１０】読み出しまたは書き込みのため外部ロウ・
アドレス・ストローブ信号ＲＡＳ_-がＬレベルに立ち下
がると、これに応動してイコライズ制御信号φＥがＬレ
ベルに下がり、センスアンプＳＡ内のプリチャージ・ト
ランジスタＴＲ3 ，ＴＲ4 ，ＴＲ5 はいずれもオフ状態
になり、クロスエリアＣＲ側のイコライズ・トランジス
タＴＲ15，ＴＲ16，ＴＲ17のいずれもオフになる。

【０７２０】次に、選択された列のワード線ＷＬi が、
ワード線ドライバＷＤにより活性化され、電圧ＶPPのレ
ベルまで引き上げられる。これにより、そのワード線Ｗ
Ｌiに接続されているメモリセルＭＣi,j の電位情報
（記憶情報）がビット線対の一方たとえばビット線ＢＬ
j 上に読み出され、そのビット線ＢＬj の電位が変化す
る。図９の例では、電位情報が“０”であり、ビット線
ＢＬj の電位がＶDL／２レベルから低い方へわずかに変
化する。

【０７３０】次に、駆動制御信号ＳＡＰ1B，ＳＡＮがそ
れぞれＬレベル、Ｈレベルになり、ドライバＴＲ12，Ｔ
Ｒ14がそれぞれオンする。これにより、一方のセンスア
ンプ駆動線ＳＤＮがプリチャージレベル（ＶDL／２）か
ら接地電位ＶSS（０Ｖ）まで引き下げられ、他方のセン
スアンプ駆動線ＳＤＰがプリチャージレベル（ＶDL／
２）から電源電圧ＶDD（３．３Ｖ）まで引き上げられ
る。

【０７４０】この例の場合、ビット線ＢＬj の電位がＶ
DL／２レベルから低い方へ変化するために、Ｐ型ＭＯＳ
トランジスタＴＲ7 がオンする。そうすると、このオン
したトランジスタＴＲ7 を介してビット補線ＢＬj-がセ
ンスアンプ駆動線ＳＤＰに接続され、ビット補線ＢＬj-
の電位がオーバードライブ用の電源電圧ＶDDでＨレベル
側に強く引き上げられる。一方、トランジスタＴＲ7 が
オンしてビット補線ＢＬj-の電圧が上昇することにより
Ｎ型ＭＯＳトランジスタＴＲ8 がオンし、このオンした
トランジスタＴＲ8 を介してビット線ＢＬj がセンスア
ンプ駆動線ＳＤＮに接続され、ビット線ＢＬj が電源電
圧ＶSSでＬレベル側に引き下げられる。

【０７５０】次に、ビット補線ＢＬj-の電位が電源電圧
ＶDL（２．２Ｖ）付近のレベルに達した頃に、所定のタ
イミングで駆動制御信号ＳＡＰ1BがＨレベルに変わっ
て、駆動制御信号ＳＡＰ2 がＨレベルになる。これによ
り、ドライバＴＲ12がオフになり、変わってドライバＴ
Ｒ13がオンになる。以後、センスアンプ動作が終了する
まで、オン状態のドライバＴＲ13より定常Ｈレベルの電
源電圧ＶDLがセンスアンプ駆動線ＳＤＰおよびＰ型ＭＯ
ＳトランジスタＴＲ7 を介してビット補線ＢＬj-に供給
される。なお、駆動電圧制御信号ＳＡＰ2 のＨレベル
は、ＶPP（３．８Ｖ）の電圧値である。

【０７６０】次に、Ｙアドレスデコーダ（図示せず）に
よってＹアドレス線ＹＳj が活性化されると、トランス
ファゲートＴＲ10，ＴＲ11がオンし、ビット線ＢＬj お
よびビット補線ＢＬj-がそれぞれデータ入出力線ＩＯお
よびデータ入出力補線ＩＯ-に接続される。

【０７７０】これによって、読み出しのときは、メモリ
セルＭＣi,j からビット線ＢＬj に読み出されたデータ
が、トランスファゲートＴＲ1 およびトランスファゲー
トＴＲ10を介してデータ入出力線ＩＯ上に送出される。
書き込みのときは、データ入出力線ＩＯ上のデータが、
トランスファゲートＴＲ10およびトランスファゲートＴ
Ｒ1 を介してビット線ＢＬj に送られ、当該メモリセル
（ビット線ＢＬj とワード線ＷＬi との交差位置のメモ
リセル）ＭＣi,j に書き込まれる。

【０７８０】上記のようなセンスアンプ動作において
は、各ＭＯＳトランジスタが安定かつ正確に動作するこ
とが要求される。特に、センスアンプ増幅回路のＭＯＳ
トランジスタＴＲ6 〜ＴＲ9 は、ビット線対上の電位情
報の微妙な変化を正確に検出して増幅することが肝要で
ある。

【０７９０】このためには、各ＭＯＳトランジスタ（特
に、センスアンプ増幅回路のＴＲ6〜ＴＲ9 ）のしきい
値電圧ＶTHを最適値に設定する必要がある。本実施例で
は、センスアンプＳＡおよびセンスアンプ駆動部を構成
するＭＯＳトランジスタの全てが、ソース電圧に対して
逆バイアスとなるバックバイアスＶPPまたはＶBBを受
け、基板バイアス効果によって各々のしきい値ＶTHが上
昇する。しかし、そのような基板バイアス効果をキャン
セルするように、各々の原しきい値電圧ＶTH(0)を予め
低い値に設計しているので、バックバイアスＶPPまたは
ＶBBの下で各々のしきい値電圧ＶTHが最適値となり、各
ＭＯＳトランジスタが所期の動作を安定かつ正確に行う
ようになっている。

【０８００】図１０に、本実施例におけるワード線ドラ
イバＷＤおよびＦＸドライバＦＸＤの回路構成例を示
す。

【０８１０】ＦＸドライバＦＸＤは、ＣＭＯＳインバー
タからなり、アレイコントローラＡＣからのトランジス
タ駆動信号ＦＸiBを反転して出力する。そして、Ｈレベ
ルの駆動信号ＦＸi を出力するときはＰ型ＭＯＳトラン
ジスタＴＲ20がオンして電源電圧ＶPP（３．８Ｖ）のレ
ベルを出力し、Ｌレベルの駆動信号ＦＸi を出力すると
きはＮ型ＭＯＳトランジスタＴＲ21がオンして電源電圧
ＶSS（０Ｖ）のレベルを出力する。

【０８２０】このＦＸドライバＦＸＤはクロスエリアＣ
Ｒ内に配置され、そのＰ型ＭＯＳトランジスタＴＲ20は
Ｎウェル１６に形成され、そのＮ型ＭＯＳトランジスタ
ＴＲ21はＰウェル１４に形成される。したがって、Ｐ型
ＭＯＳトランジスタＴＲ20にはバックバイアスＶPPが与
えられ、Ｎ型ＭＯＳトランジスタＴＲ21にはバックバイ
アスＶBBが与えられる。

【０８３０】ワード線ドライバＷＤは、１個のＣＭＯＳ
回路（ＴＲ22，ＴＲ23）と１個のＮ型ＭＯＳトランジス
タＴＲ24とから構成される。ＣＭＯＳ回路（ＴＲ22，Ｔ
Ｒ23）の入力端子にはアレイコントローラＡＣからのメ
インワード線ＭＷＬが接続され、ＣＭＯＳ回路（ＴＲ2
2，ＴＲ23）の出力端子にワード線ＷＬが接続される。
ＣＭＯＳ回路のＰ型ＭＯＳトランジスタＴＲ22のソース
には、対応するＦＸドライバＦＸＤからの出力信号ＦＸ
i が与えられる。Ｎ型ＭＯＳトランジスタＴＲ23のゲー
トには、アレイコントローラＡＣからのトランジスタ駆
動信号ＦＸiBが与えられる。

【０８４０】Ｎ型ＭＯＳトランジスタＴＲ23，ＴＲ24は
Ｐウェル１４内に形成され、Ｐ型ＭＯＳトランジスタＴ
Ｒ22は該Ｐウェル１４と隣接するＮウェル（図示せず）
内に形成される。そして、Ｐ型ＭＯＳトランジスタＴＲ
22にはバックバイアスＶPPが与えられ、Ｎ型ＭＯＳトラ
ンジスタＴＲ23，ＴＲ24にはバックバイアスＶBBが与え
られる。

【０８５０】かかる構成において、メインワード線ＭＷ
Ｌおよびトランジスタ駆動信号ＦＸiBが共にＬレベルの
時に、Ｎ型ＭＯＳトランジスタＴＲ21，ＴＲ23，ＴＲ24
がいずれもオフ状態で、Ｐ型ＭＯＳトランジスタＴＲ2
0，ＴＲ22が共にオンとなり、ワード線ＷＬがＶPPのレ
ベルに活性化される。ＭＷＬまたはＦＸiBの少なくとも
一方がＨレベルになっている時は、Ｐ型ＭＯＳトランジ
スタＴＲ20，ＴＲ22の少なくとも一方がオフで、Ｎ型Ｍ
ＯＳトランジスタＴＲ21，ＴＲ24とＴＲ23の少なくとも
一方がオンとなり、ワード線ＷＬはＶSSのレベルに維持
される。

【０８６０】これらのワード線ドライバＷＤおよびＦＸ
ドライバＦＸＤにおいて、Ｐ型ＭＯＳトランジスタＴＲ
20，ＴＲ22は、バックバイアスＶPPがソース側の電圧Ｖ
PPと等しいため、基板バイアス効果を受けない。一方、
Ｎ型ＭＯＳトランジスタＴＲ21，ＴＲ23，ＴＲ24は、バ
ックバイアスＶBB（−１．０Ｖ）がソース側の電圧ＶSS
（０Ｖ）よりも低いため、基板バイアス効果を受ける。
しかし、ワード線の駆動は、センシングのような微妙な
動作を要求されるものではないので、それらのＮ型ＭＯ
ＳトランジスタＴＲ21，ＴＲ23，ＴＲ24については、し
きい値電圧の調整を省くことも可能である。もっとも、
本実施例にしたがって、これらのＮ型ＭＯＳトランジス
タＴＲ21，ＴＲ23，ＴＲ24においても、原しきい値ＶTH
(0) を予め低い値に設計することは可能である。

【０８７０】上記した実施例では、Ｐ型シリコン基板を
用いるために、ディープ・ウェル層をＮ型としたが、そ
れらの極性を逆にして、Ｎ型シリコン基板上にＰ型のデ
ィープ・ウェル層を設けるトリプルウェル構造も可能で
ある。上記実施例では、センスアンプおよびセンスアン
プ駆動部を構成する全てのＭＯＳトランジスタについて
しきい値電圧の調整または補償を行ったが、一部のＭＯ
Ｓトランジスタについてのみ上記のようなしきい値電圧
の調整を行うことも可能である。また、任意のウェル境
界部分に分離領域を介在させることも可能である。本発
明は、上記実施例のようなＤＲＡＭ構造に適用して好適
なものであるが、他の半導体装置にも適用可能である。

【０８８０】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、トリプルウェル構造において、表層の各ウ
エル部の下に共通のディープウエル（半導体層）を全面
的に配して、該ディープウエルおよびこれと同じ導電型
のウェルには同電位のバックバイアスを与えるととも
に、他方の導電型のウェルには上記バックバイアスとは
異なる電位のバックバイアスを与え、各ウェル内の任意
のＭＯＳトランジスタについて上記バックバイアスに起
因する基板バイアス効果をキャンセルするようにしきい
値を設定するようにしたので、ウエル分離用の領域を不
要とし、レイアウト面積の縮小化を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例によるＤＲＡＭのメモリセル
アレイのレイアウトを示す図である。

【図２】実施例のサブマットにおける単位メモリセルア
レイ部および周辺回路部のレイアウトを示す図である。

【図３】図２のＡ−Ａ’線についての略断面図である。

【図４】実施例において、ディープ・ウェルが配される
範囲を平面的に示す図である。

【図５】実施例におけるメモリセルアレイ部内のメモリ
セルの構成を示す部分断面図である。

【図６】実施例において、Ｐウェルに形成され、かつバ
ックバイアスＶBBを与えられるＮ型ＭＯＳトランジスタ
の構成を模式的に示す略断面図である。

【図７】実施例において、Ｎウェルに形成され、かつバ
ックバイアスＶPPを与えられるＰ型ＭＯＳトランジスタ
の構成を模式的に示す略断面図である。

【図８】実施例におけるセンスアンプおよびセンスアン
プ駆動部の回路構成例を示す回路図である。

【図９】実施例におけるセンスアンプおよびセンスアン
プ駆動部の動作を説明するためのタイミング図である。

【図１０】実施例におけるワード線駆動部の回路構成例
を示す回路図である。

【図１１】ＤＲＡＭにおけるメモリセルの典型的な回路
よび接続構成を示す図である。

【図１２】従来のＤＲＡＭにおける単位メモリセルアレ
イ部および周辺回路部のレイアウトを示す図である。

【図１３】図１２のＡ−Ａ’線についての略断面図であ
る。

【図１４】従来のＤＲＡＭにおいてディープ・ウェルが
配される範囲を平面的に示す図である。

【符号の説明】

１０Ｐ型シリコン基板１２Ｎディープ・ウェル１４Ｐウェル１６ＮウェルＭＣメモリセルＭＡ単位メモリセルアレイＳＡセンスアンプＳＡＢセンスアンプ・バンクＷＤワード線ドライバＷＤＢワード線ドライバ・バンクＣＲクロスエリアＴＲ1 ，ＴＲ2 ，… トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者別所真次茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内 (72)発明者平雅之茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内 (72)発明者高橋康東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者荒井公司東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者高橋勉東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の半導体層と、前記半導体基板から隔離して前記半導体層の上に並べて
形成された１つまたは複数の第１導電型の半導体領域お
よび１つまたは複数の第２導電型の半導体領域と、各々の前記第１導電型の半導体領域内に形成された１つ
または複数の第２導電型のＭＯＳトランジスタと、各々の前記第２導電型の半導体領域内に形成された１つ
または複数の第１導電型のＭＯＳトランジスタとを有
し、各々の前記第１導電型の半導体領域に共通の第１のバッ
クバイアスを与えるとともに、前記半導体層および各々
の前記第２導電型の半導体領域に共通の第２のバックバ
イアスを与え、少なくとも１つの前記第１導電型の半導体領域において
少なくとも１つの前記第２導電型のＭＯＳトランジスタ
のしきい値電圧を前記第１のバックバイアスによる基板
バイアス効果をキャンセルするように設定するととも
に、少なくとも１つの前記第２導電型の半導体領域にお
いて少なくとも１つの前記第１導電型のＭＯＳトランジ
スタのしきい値電圧を前記第２のバックバイアスによる
基板バイアス効果をキャンセルするように設定してなる
半導体装置。
【請求項２】少なくとも１つの前記第１導電型の半導
体領域内には、１つのメモリセルアレイ部と、前記メモ
リセルアレイ部に隣接する１つまたは複数の周辺回路部
の一部とが含まれ、前記周辺回路部の少なくとも１つの
前記第２導電型のＭＯＳトランジスタのしきい値電圧が
前記第１のバックバイアスによる基板バイアス効果をキ
ャンセルするように設定される請求項１に記載の半導体
装置。
【請求項３】前記第１導電型の半導体領域内に形成さ
れた前記周辺回路の領域の一部と隣接する前記第２導電
型の半導体領域内に前記周辺回路部の残りの部分が設け
られ、前記周辺回路部の少なくとも１つの前記第１導電
型のＭＯＳトランジスタのしきい値電圧が前記第２のバ
ックバイアスによる基板バイアス効果をキャンセルする
ように設定される請求項２に記載の半導体装置。