JPH10312690A - 読み書き可能不揮発性メモリ回路 - Google Patents
読み書き可能不揮発性メモリ回路Info
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- JPH10312690A JPH10312690A JP12271297A JP12271297A JPH10312690A JP H10312690 A JPH10312690 A JP H10312690A JP 12271297 A JP12271297 A JP 12271297A JP 12271297 A JP12271297 A JP 12271297A JP H10312690 A JPH10312690 A JP H10312690A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【課題】携帯用機器等の電源エネルギーが限られる用途
に用いられる集積回路装置において、電源が切断された
後もデータを記憶をする読み書き可能な不揮発性メモリ
回路、もしくはそれと同機能の回路を低消費電力で実現
する。 【解決手段】不揮発性メモリからなる第１のメモリ回路
１０と、比較的に低消費電力の第２のメモリ回路１１を
設け、電源が切断されるときのみ第１のメモリ回路を用
い、通常は第２のメモリ回路で読み書き動作を行なうよ
うに制御する。 【効果】電源が切断されても不揮発メモリにデータが記
憶され、かつ通常の使用時は不揮発性メモリは用いない
ので低消費電力で動作するという携帯機器用に適した集
積回路装置を提供できるという効果がある。
に用いられる集積回路装置において、電源が切断された
後もデータを記憶をする読み書き可能な不揮発性メモリ
回路、もしくはそれと同機能の回路を低消費電力で実現
する。 【解決手段】不揮発性メモリからなる第１のメモリ回路
１０と、比較的に低消費電力の第２のメモリ回路１１を
設け、電源が切断されるときのみ第１のメモリ回路を用
い、通常は第２のメモリ回路で読み書き動作を行なうよ
うに制御する。 【効果】電源が切断されても不揮発メモリにデータが記
憶され、かつ通常の使用時は不揮発性メモリは用いない
ので低消費電力で動作するという携帯機器用に適した集
積回路装置を提供できるという効果がある。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路にお
いて読み書き可能な不揮発性メモリ回路を低消費電力で
動作させる回路の構成に関する。
いて読み書き可能な不揮発性メモリ回路を低消費電力で
動作させる回路の構成に関する。
【０００２】
【従来の技術】従来の読み書き可能な不揮発性メモリ回
路はＥ２ＰＲＯＭ、ＦＬＡＳＨの例に示されるように一
般的にフローティングゲートを有し、該メモリ回路を読
み出し動作、書き込み動作とも直接用いる回路構成をと
っていた。
路はＥ２ＰＲＯＭ、ＦＬＡＳＨの例に示されるように一
般的にフローティングゲートを有し、該メモリ回路を読
み出し動作、書き込み動作とも直接用いる回路構成をと
っていた。
【０００３】
【発明が解決しようとする課題】さて、前述した従来の
読み書き可能な不揮発性メモリ回路は書き込みの際には
フローティングゲートに電荷を注入する為に高電圧を要
する。したがって、頻繁に書き込み動作をすると多大な
電力を消費するという問題点があった。
読み書き可能な不揮発性メモリ回路は書き込みの際には
フローティングゲートに電荷を注入する為に高電圧を要
する。したがって、頻繁に書き込み動作をすると多大な
電力を消費するという問題点があった。
【０００４】また、読み出し動作においても、フローテ
ィングゲートを有する為、駆動能力が弱く、また読み出
し書き込み動作の回路が複雑な為、データの読み出し速
度も通常のスタティックランダムアクセスメモリ（以下
ＳＲＡＭと略す）に比較すると著しく遅いという問題点
があった。
ィングゲートを有する為、駆動能力が弱く、また読み出
し書き込み動作の回路が複雑な為、データの読み出し速
度も通常のスタティックランダムアクセスメモリ（以下
ＳＲＡＭと略す）に比較すると著しく遅いという問題点
があった。
【０００５】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは通常の使用時には低
消費電力で、かつ高速の読み出し動作ができ、かつ電源
が切れたとしてもデータが保存される低電力読み書き可
能不揮発性メモリ回路を提供することにある。
るもので、その目的とするところは通常の使用時には低
消費電力で、かつ高速の読み出し動作ができ、かつ電源
が切れたとしてもデータが保存される低電力読み書き可
能不揮発性メモリ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の読み書き可能不
揮発性メモリ回路は、 ａ）半導体集積回路の読み書き可能不揮発性メモリ回路
において、 ｂ）第１の読み書き可能不揮発性メモリ回路と、 ｃ）第２の読み書き可能メモリ回路と、 ｄ）第１種の書き込み信号では前記第１のメモリ回路に
データを書き込み、第２種の読み出し信号では前記第２
のメモリ回路からデータを読み出し、第３種の読み出し
書き込み信号では前記第１のメモリ回路からデータを読
み出し、該データを前記第２のメモリ回路に書き込む、
リードライト制御回路からなることを特徴とする。
揮発性メモリ回路は、 ａ）半導体集積回路の読み書き可能不揮発性メモリ回路
において、 ｂ）第１の読み書き可能不揮発性メモリ回路と、 ｃ）第２の読み書き可能メモリ回路と、 ｄ）第１種の書き込み信号では前記第１のメモリ回路に
データを書き込み、第２種の読み出し信号では前記第２
のメモリ回路からデータを読み出し、第３種の読み出し
書き込み信号では前記第１のメモリ回路からデータを読
み出し、該データを前記第２のメモリ回路に書き込む、
リードライト制御回路からなることを特徴とする。
【０００７】本発明の読み書き可能不揮発性メモリ回路
は、前記第２のメモリ回路がスタティックランダムアク
セスメモリ回路からなることを特徴とする。
は、前記第２のメモリ回路がスタティックランダムアク
セスメモリ回路からなることを特徴とする。
【０００８】本発明の読み書き可能不揮発性メモリ回路
は、前記第２のメモリ回路がラッチ回路からなることを
特徴とする。
は、前記第２のメモリ回路がラッチ回路からなることを
特徴とする。
【０００９】本発明の読み書き可能不揮発性メモリ回路
は、 ａ）半導体集積回路の読み書き可能不揮発性メモリ回路
において、 ｂ）第１の読み書き可能不揮発性メモリ回路と、 ｃ）第２の読み書き可能メモリ回路と、 ｄ）前記第１のメモリ回路と前記第２のメモリ回路を動
作させている電源を監視する電源電圧検出回路と、 ｅ）通常用電源とバックアップ用電源とを前記電源電圧
検出回路の信号によって切り替える供給電源制御回路
と、 ｆ）第４種の書き込み信号では前記第１のメモリ回路の
みにデータを書き込み、第２種の読み出し信号では前記
第２のメモリ回路のみからデータを読みだし、第３種の
読み出し書き込み信号では前記第１のメモリ回路からデ
ータを読み出し、該データを前記第２のメモリ回路に書
き込み、前記電源電圧検出回路の信号を受けた第５種の
読み出し書き込み信号では前記第２のメモリ回路からデ
ータを読み出し、該データを前記第１のメモリ回路に書
き込む、リードライト制御回路からなることを特徴とす
る。
は、 ａ）半導体集積回路の読み書き可能不揮発性メモリ回路
において、 ｂ）第１の読み書き可能不揮発性メモリ回路と、 ｃ）第２の読み書き可能メモリ回路と、 ｄ）前記第１のメモリ回路と前記第２のメモリ回路を動
作させている電源を監視する電源電圧検出回路と、 ｅ）通常用電源とバックアップ用電源とを前記電源電圧
検出回路の信号によって切り替える供給電源制御回路
と、 ｆ）第４種の書き込み信号では前記第１のメモリ回路の
みにデータを書き込み、第２種の読み出し信号では前記
第２のメモリ回路のみからデータを読みだし、第３種の
読み出し書き込み信号では前記第１のメモリ回路からデ
ータを読み出し、該データを前記第２のメモリ回路に書
き込み、前記電源電圧検出回路の信号を受けた第５種の
読み出し書き込み信号では前記第２のメモリ回路からデ
ータを読み出し、該データを前記第１のメモリ回路に書
き込む、リードライト制御回路からなることを特徴とす
る。
【００１０】本発明の読み書き可能不揮発性メモリ回路
は、前記第２のメモリ回路がスタティックランダムアク
セスメモリ回路からなることを特徴とする。
は、前記第２のメモリ回路がスタティックランダムアク
セスメモリ回路からなることを特徴とする。
【００１１】本発明の読み書き可能不揮発性メモリ回路
は、前記リードライト制御回路がマイクロプロセッサ、
マイクロコンピュータ、セントラルプロセッシングユニ
ット等の命令群の組合せで行なわれることを特徴とす
る。
は、前記リードライト制御回路がマイクロプロセッサ、
マイクロコンピュータ、セントラルプロセッシングユニ
ット等の命令群の組合せで行なわれることを特徴とす
る。
【００１２】
【作用】本発明の上記の構成によれば、通常のデータの
リードライト動作はＳＲＡＭなどで構成される第２のメ
モリ回路で行なわれるので、低消費電力でかつ高速で動
作し、電源が切れた場合には第１の読み書き可能不揮発
性メモリ回路にデータが保存されるので、データの不揮
発性と、低消費電力かつ高速読み出し動作特性を合わせ
持った読み書き可能不揮発性メモリ回路が具現化する。
そして、通常のデータの読み出し、書き込みは前記第２
のメモリ回路で行い、第１の読み書き可能不揮発メモリ
回路を動作させることは必要最低限にとどめる。
リードライト動作はＳＲＡＭなどで構成される第２のメ
モリ回路で行なわれるので、低消費電力でかつ高速で動
作し、電源が切れた場合には第１の読み書き可能不揮発
性メモリ回路にデータが保存されるので、データの不揮
発性と、低消費電力かつ高速読み出し動作特性を合わせ
持った読み書き可能不揮発性メモリ回路が具現化する。
そして、通常のデータの読み出し、書き込みは前記第２
のメモリ回路で行い、第１の読み書き可能不揮発メモリ
回路を動作させることは必要最低限にとどめる。
【００１３】
【発明の実施の形態】以下、実施の形態により本発明の
詳細を示す。図１は本発明の第１の実施の形態を示す回
路図である。図１において１０は第１のメモリ回路であ
り、例えばＥ２ＰＲＯＭで構成された読み書き可能不揮
発性メモリ回路である。１１は第２のメモリ回路であ
り、例えばＳＲＡＭである。１２はリードライト制御回
路である。メモリへのデータの書き込み動作はＥ2ＰＲ
ＯＭで構成された第１のメモリ１０へ信号線１０１を通
してＷＲＩＴＥ１の信号で行なわれる。また通常の読み
出し動作は信号線１０４を通してＲＥＡＤ１の信号で行
なわれ、ＳＲＡＭで構成された第２のメモリ回路のみに
行なわれる。また、第１のメモリ回路１０から第２のメ
モリ回路１１へのデータの転送は信号線１０２を通して
の読み出し動作と信号線１０３を通しての書き込み動作
からなるＲＷ３の信号で行なわれる。このときデータは
信号線１０５から信号線１０７を経由して信号線１０６
を通る。またリードライト制御回路１２は以上の動作を
制御する。この構成は第１のメモリ回路１０をリードオ
ンリーメモリ（ＲＯＭ）的な使い方をするときに適して
おり、初期設定のときのみＥ2ＰＲＯＭで構成された第
１のメモリにデータを書き込み、該データをＳＲＡＭで
構成された第２のメモリ回路１１に転送する。その後は
データの読み出しを第２のメモリ回路１１で行なう。Ｅ
2ＰＲＯＭは電源が切れてもデータを保持している利点
がある反面 、データを記憶するフローティングゲート
に電荷を注入する必要がある書き込み動作で非常に大き
な電圧と電力を要する。またフローティングゲートのデ
ータを読み出す特殊な構造上から読み出し速度は非常に
遅い。一方、ＳＲＡＭは低消費電力かつ高速の読み出し
動作が可能である。したがって回数の非常に少ないデー
タの書き込みと電源が切れた場合のデータの保持をＥ2
ＰＲＯＭで行い、繰り返し行なわれるデータの読み出し
はＳＲＡＭを行なうことにより、データの不揮発性と低
消費電力し高速読み出し動作の特長を合わせ持った低電
力読み書き可能不揮発性メモリ回路が提供できる。
詳細を示す。図１は本発明の第１の実施の形態を示す回
路図である。図１において１０は第１のメモリ回路であ
り、例えばＥ２ＰＲＯＭで構成された読み書き可能不揮
発性メモリ回路である。１１は第２のメモリ回路であ
り、例えばＳＲＡＭである。１２はリードライト制御回
路である。メモリへのデータの書き込み動作はＥ2ＰＲ
ＯＭで構成された第１のメモリ１０へ信号線１０１を通
してＷＲＩＴＥ１の信号で行なわれる。また通常の読み
出し動作は信号線１０４を通してＲＥＡＤ１の信号で行
なわれ、ＳＲＡＭで構成された第２のメモリ回路のみに
行なわれる。また、第１のメモリ回路１０から第２のメ
モリ回路１１へのデータの転送は信号線１０２を通して
の読み出し動作と信号線１０３を通しての書き込み動作
からなるＲＷ３の信号で行なわれる。このときデータは
信号線１０５から信号線１０７を経由して信号線１０６
を通る。またリードライト制御回路１２は以上の動作を
制御する。この構成は第１のメモリ回路１０をリードオ
ンリーメモリ（ＲＯＭ）的な使い方をするときに適して
おり、初期設定のときのみＥ2ＰＲＯＭで構成された第
１のメモリにデータを書き込み、該データをＳＲＡＭで
構成された第２のメモリ回路１１に転送する。その後は
データの読み出しを第２のメモリ回路１１で行なう。Ｅ
2ＰＲＯＭは電源が切れてもデータを保持している利点
がある反面 、データを記憶するフローティングゲート
に電荷を注入する必要がある書き込み動作で非常に大き
な電圧と電力を要する。またフローティングゲートのデ
ータを読み出す特殊な構造上から読み出し速度は非常に
遅い。一方、ＳＲＡＭは低消費電力かつ高速の読み出し
動作が可能である。したがって回数の非常に少ないデー
タの書き込みと電源が切れた場合のデータの保持をＥ2
ＰＲＯＭで行い、繰り返し行なわれるデータの読み出し
はＳＲＡＭを行なうことにより、データの不揮発性と低
消費電力し高速読み出し動作の特長を合わせ持った低電
力読み書き可能不揮発性メモリ回路が提供できる。
【００１４】なお、第１のメモリ回路１０はＥ2ＰＲＯ
Ｍと簡単に表現したが、ＦＬＡＳＨ型をはじめ、広く読
み書き可能不揮発性メモリ回路が適用できる。
Ｍと簡単に表現したが、ＦＬＡＳＨ型をはじめ、広く読
み書き可能不揮発性メモリ回路が適用できる。
【００１５】また、第２のメモリ回路１１はＳＲＡＭの
例を用いたが、記憶容量が比較的に少ない場合にはラッ
チ回路でもよい。また、本実施の形態では初期設定時の
みとしたが、これに類する必要な時に第１のメモリーへ
の書き込みを行うようにすることも可能であり、それな
りの効果を奏する。
例を用いたが、記憶容量が比較的に少ない場合にはラッ
チ回路でもよい。また、本実施の形態では初期設定時の
みとしたが、これに類する必要な時に第１のメモリーへ
の書き込みを行うようにすることも可能であり、それな
りの効果を奏する。
【００１６】図２は本発明の第２の実施の形態を示す回
路図である。図２において２０は第１のメモリ回路であ
り、例えば、Ｅ2ＰＲＯＭで構成された読み書き可能不
揮発性メモリ回路である。２１は第２のメモリ回路であ
り、例えばＳＲＡＭである。２２はリードライト制御回
路であり、２３は電源電圧検出回路であり、２４は供給
電源制御回路であり、破線２５は集積回路装置の内部と
外部との境界を示している。供給電源制御回路２４には
端子２１３を通して負電源が供給され、また端子２１４
を通して通常用電源の正電源が供給され、また端子２１
５を通してバックアップ用電池の正電源が供給されてお
り、電源電圧検出回路２３の信号線２１０により、集積
回路装置の正負の電源２１１、２１２に通常用電源を供
給するか、バックアップ用電源を供給するかを切り替え
る。なお、通常電源およびバックアップ用電池は本発明
を搭載した半導体集積回路装置の外部に存在する。さて
通常のメモリへのデータの書き込み動作はＳＲＡＭで構
成された第２のメモリ２１へ信号線２０３を通してＷＲ
ＩＴＥ２の信号で行なわれる。通常の読み出し動作は信
号線２０４を通してＲＥＡＤ１の信号で行なわれ、ＳＲ
ＡＭで構成された第２のメモリ回路２１に行なわれる。
また、第１のメモリ回路２０から第２のメモリ回路２１
へのデータの転送は信号線２０２を通しての読み出し動
作と信号線２０３を通しての書き込み動作からなるＲＷ
３の信号で行なわれる。また、第２のメモリ回路２１か
ら第１のメモリ回路２０へのデータの転送は信号線２０
４を通しての読み出し動作と信号線２０１を通しての書
き込み動作からなるＲＷ４の信号で行なわれる。また電
源電圧検出回路２３は端子２１３、２１４から入り、か
つ信号線２０９を経由してくる通常用電源の電圧の低
下、もしくは切断を感知して、信号線２０８を通してリ
ードライト制御回路２２に伝え、リードライト制御回路
２２は前記ＲＷ４の信号により、まず通常のデータを管
理しているＳＲＡＭで構成された第２のメモリ回路２１
からデータを読み、Ｅ2ＰＲＯＭで構成された第１のメ
モリ回路２０へ書き込み、電源切断時にもデータを保持
する。バックアップ用電池はＲＷ４によるデータの転送
を行なう間の電力を補給する能力があればよい。さて電
源が復帰した後は電源電圧検出回路２３が検知して信号
線２０８を通してリードライト制御回路２２に伝え、リ
ードライト制御回路２２は前記ＲＷ３の信号により、Ｅ
2ＰＲＯＭで構成された第１のメモリ回路２０から保持
されていたデータを読み出し、ＳＲＡＭで構成された第
２のメモリ回路２１へ書き込む。またリードライト制御
回路２２は以上の動作を制御する。この構成は第１のメ
モリ回路２０をランダムアクセスメモリ（ＲＡＭ）的な
使い方をするときに適しており、電源の低下時や、切断
時などの異常の際のデータ保持をＥ2ＰＲＯＭで構成さ
れた第１のメモリ回路２０で行ない、通常のデータの読
み書きの管理はＳＲＡＭで構成された第２のメモリ回路
２１で行なうことにより、データの不揮発性と低消費電
力し高速読み出し動作の特長を合わせ持った低電力読み
書き可能不揮発性メモリ回路が提供できる。
路図である。図２において２０は第１のメモリ回路であ
り、例えば、Ｅ2ＰＲＯＭで構成された読み書き可能不
揮発性メモリ回路である。２１は第２のメモリ回路であ
り、例えばＳＲＡＭである。２２はリードライト制御回
路であり、２３は電源電圧検出回路であり、２４は供給
電源制御回路であり、破線２５は集積回路装置の内部と
外部との境界を示している。供給電源制御回路２４には
端子２１３を通して負電源が供給され、また端子２１４
を通して通常用電源の正電源が供給され、また端子２１
５を通してバックアップ用電池の正電源が供給されてお
り、電源電圧検出回路２３の信号線２１０により、集積
回路装置の正負の電源２１１、２１２に通常用電源を供
給するか、バックアップ用電源を供給するかを切り替え
る。なお、通常電源およびバックアップ用電池は本発明
を搭載した半導体集積回路装置の外部に存在する。さて
通常のメモリへのデータの書き込み動作はＳＲＡＭで構
成された第２のメモリ２１へ信号線２０３を通してＷＲ
ＩＴＥ２の信号で行なわれる。通常の読み出し動作は信
号線２０４を通してＲＥＡＤ１の信号で行なわれ、ＳＲ
ＡＭで構成された第２のメモリ回路２１に行なわれる。
また、第１のメモリ回路２０から第２のメモリ回路２１
へのデータの転送は信号線２０２を通しての読み出し動
作と信号線２０３を通しての書き込み動作からなるＲＷ
３の信号で行なわれる。また、第２のメモリ回路２１か
ら第１のメモリ回路２０へのデータの転送は信号線２０
４を通しての読み出し動作と信号線２０１を通しての書
き込み動作からなるＲＷ４の信号で行なわれる。また電
源電圧検出回路２３は端子２１３、２１４から入り、か
つ信号線２０９を経由してくる通常用電源の電圧の低
下、もしくは切断を感知して、信号線２０８を通してリ
ードライト制御回路２２に伝え、リードライト制御回路
２２は前記ＲＷ４の信号により、まず通常のデータを管
理しているＳＲＡＭで構成された第２のメモリ回路２１
からデータを読み、Ｅ2ＰＲＯＭで構成された第１のメ
モリ回路２０へ書き込み、電源切断時にもデータを保持
する。バックアップ用電池はＲＷ４によるデータの転送
を行なう間の電力を補給する能力があればよい。さて電
源が復帰した後は電源電圧検出回路２３が検知して信号
線２０８を通してリードライト制御回路２２に伝え、リ
ードライト制御回路２２は前記ＲＷ３の信号により、Ｅ
2ＰＲＯＭで構成された第１のメモリ回路２０から保持
されていたデータを読み出し、ＳＲＡＭで構成された第
２のメモリ回路２１へ書き込む。またリードライト制御
回路２２は以上の動作を制御する。この構成は第１のメ
モリ回路２０をランダムアクセスメモリ（ＲＡＭ）的な
使い方をするときに適しており、電源の低下時や、切断
時などの異常の際のデータ保持をＥ2ＰＲＯＭで構成さ
れた第１のメモリ回路２０で行ない、通常のデータの読
み書きの管理はＳＲＡＭで構成された第２のメモリ回路
２１で行なうことにより、データの不揮発性と低消費電
力し高速読み出し動作の特長を合わせ持った低電力読み
書き可能不揮発性メモリ回路が提供できる。
【００１７】なお、第２のメモリ回路２１はＳＲＡＭの
例を示したがダイナミックランダムアクセスメモリでも
よい。
例を示したがダイナミックランダムアクセスメモリでも
よい。
【００１８】また、リードライト制御回路２２は独立し
た回路でなくともマイクロプロセッサ、マイクロコンピ
ュータ、セントラルプロセッシングユニット（ＣＰＵ）
等の命令群の組合せで行なってもよい。
た回路でなくともマイクロプロセッサ、マイクロコンピ
ュータ、セントラルプロセッシングユニット（ＣＰＵ）
等の命令群の組合せで行なってもよい。
【００１９】また、バックアップ用電池を用いた例を示
したが、大容量の静電容量を持つコンデンサでもよい。
したが、大容量の静電容量を持つコンデンサでもよい。
【００２０】
【発明の効果】以上、述べたように本発明によればＥ2
ＰＲＯＭなどのデータの不揮発性を特長を持つ第１のメ
モリ回路とＳＲＡＭなどの低消費電力と高速読み出しの
特長を持つ第２のメモリ回路を組合せて用いることによ
り、低消費電力、かつ高速アクセス動作の不揮発性メモ
リ回路を提供できるという効果がある。
ＰＲＯＭなどのデータの不揮発性を特長を持つ第１のメ
モリ回路とＳＲＡＭなどの低消費電力と高速読み出しの
特長を持つ第２のメモリ回路を組合せて用いることによ
り、低消費電力、かつ高速アクセス動作の不揮発性メモ
リ回路を提供できるという効果がある。
【００２１】また、本発明によれば不揮発性メモリ回路
を直接動作させる回数を大幅に減らすので不揮発性メモ
リの寿命を長くするという効果がある。
を直接動作させる回数を大幅に減らすので不揮発性メモ
リの寿命を長くするという効果がある。
【００２２】また、本発明によれば不揮発性メモリ回路
を直接動作させる回数を大幅に減らすので信頼性の低い
不揮発性メモリでも使用できるという効果があり、間接
的にコストダウンを図れるという効果がある。
を直接動作させる回数を大幅に減らすので信頼性の低い
不揮発性メモリでも使用できるという効果があり、間接
的にコストダウンを図れるという効果がある。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第２の実施の形態を示す回路図であ
る。
る。
１０、２０・・・第１のメモリ回路 １１、２１・・・第２のメモリ回路 １２、２２・・・リードライト制御回路 ２３・・・電源電圧検出回路 ２４・・・供給電源制御回路 ２５・・・集積回路装置の内部と外部の境界 １０１、１０３、２０１、２０３・・・書き込み信号線 １０２、１０４、２０２、２０４・・・読み出し信号線 １０５、１０６、１０７、２０５、２０６、２０７・・
・データ信号線 ２０８、２１０・・・電源電圧検出回路信号線 ２０９、２１４・・・通常電源用の正電源 ２１１・・・集積回路装置の正電源 ２１２、２１３・・・集積回路装置の負電源 ２１４・・・通常用電源の正電源 ２１５・・・バックアップ用電源の正電源
・データ信号線 ２０８、２１０・・・電源電圧検出回路信号線 ２０９、２１４・・・通常電源用の正電源 ２１１・・・集積回路装置の正電源 ２１２、２１３・・・集積回路装置の負電源 ２１４・・・通常用電源の正電源 ２１５・・・バックアップ用電源の正電源
Claims (6)
- 【請求項１】ａ）半導体集積回路の読み書き可能不揮発
性メモリ回路において、 ｂ）第１の読み書き可能不揮発性メモリ回路と、 ｃ）第２の読み書き可能メモリ回路と、 ｄ）第１種の書き込み信号では前記第１のメモリ回路に
データを書き込み、第２種の読み出し信号では前記第２
のメモリ回路からデータを読み出し、第３種の読み出し
書き込み信号では前記第１のメモリ回路からデータを読
み出し、該データを前記第２のメモリ回路に書き込む、
リードライト制御回路からなることを特徴とする読み書
き可能不揮発性メモリ回路。 - 【請求項２】請求項１記載の第２のメモリ回路がスタテ
ィックランダムアクセスメモリ回路からなることを特徴
とする読み書き可能不揮発性メモリ回路。 - 【請求項３】請求項１記載の第２のメモリ回路がラッチ
回路からなることを特徴とする読み書き可能不揮発性メ
モリ回路。 - 【請求項４】ａ）半導体集積回路の読み書き可能不揮発
性メモリ回路において、 ｂ）第１の読み書き可能不揮発性メモリ回路と、 ｃ）第２の読み書き可能メモリ回路と、 ｄ）前記第１のメモリ回路と前記第２のメモリ回路を動
作させている電源を監視する電源電圧検出回路と、 ｅ）通常用電源とバックアップ用電源とを前記電源電圧
検出回路の信号によって切り替える供給電源制御回路
と、 ｆ）第４種の書き込み信号では前記第１のメモリ回路の
みにデータを書き込み、第２種の読み出し信号では前記
第２のメモリ回路のみからデータを読みだし、第３種の
読み出し書き込み信号では前記第１のメモリ回路からデ
ータを読み出し、該データを前記第２のメモリ回路に書
き込み、前記電源電圧検出回路の信号を受けた第５種の
読み出し書き込み信号では前記第２のメモリ回路からデ
ータを読み出し、該データを前記第１のメモリ回路に書
き込む、リードライト制御回路からなることを特徴とす
る読み書き可能不揮発性メモリ回路。 - 【請求項５】請求項４記載の第２のメモリ回路がスタテ
ィックランダムアクセスメモリ回路からなることを特徴
とする読み書き可能不揮発性メモリ回路。 - 【請求項６】請求項４記載のリードライト制御回路がマ
イクロプロセッサ、マイクロコンピュータ、セントラル
プロセッシングユニット等の命令群の組合せで行なわれ
ることを特徴とする読み書き可能不揮発性メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12271297A JPH10312690A (ja) | 1997-05-13 | 1997-05-13 | 読み書き可能不揮発性メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12271297A JPH10312690A (ja) | 1997-05-13 | 1997-05-13 | 読み書き可能不揮発性メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312690A true JPH10312690A (ja) | 1998-11-24 |
Family
ID=14842742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12271297A Withdrawn JPH10312690A (ja) | 1997-05-13 | 1997-05-13 | 読み書き可能不揮発性メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312690A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012180A (ja) * | 2004-06-10 | 2006-01-12 | Marvell World Trade Ltd | 主及び補助プロセッサを備えた低電力コンピュータ |
-
1997
- 1997-05-13 JP JP12271297A patent/JPH10312690A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012180A (ja) * | 2004-06-10 | 2006-01-12 | Marvell World Trade Ltd | 主及び補助プロセッサを備えた低電力コンピュータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |