JPH10319441A - 薄膜装置の製造方法及び薄膜装置 - Google Patents
薄膜装置の製造方法及び薄膜装置Info
- Publication number
- JPH10319441A JPH10319441A JP10053729A JP5372998A JPH10319441A JP H10319441 A JPH10319441 A JP H10319441A JP 10053729 A JP10053729 A JP 10053729A JP 5372998 A JP5372998 A JP 5372998A JP H10319441 A JPH10319441 A JP H10319441A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- bus line
- thin film
- oxide film
- film device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
- H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
らかな形状をもった複数のバスライン及び該バスライン
に電気的に接続された接続部分を備えた薄膜装置を提供
することを目的とする。 【解決手段】 基板10上に陽極酸化可能な導体層を形
成する工程と、該基板に対して平行な上面18aと傾斜
する側面18bをもった複数のバスライン18及び該バ
スラインに電気的に接続され且つ該基板に対して平行な
上面と傾斜する側面をもった接続部分を形成するように
該導体層をエッチングする工程と、該バスライン18及
び該接続部分がそれぞれ内方導体部分22と該内方導体
部分を覆う絶縁性の外方酸化膜24とを含むように該バ
スライン18及び該接続部分を陽極酸化する工程とを含
む構成とする。
Description
薄膜トランジスタを含む基板などの薄膜装置の製造方法
及び薄膜装置に関する。
パネルが進歩している。液晶パネルは一対の対向する基
板の間に液晶を挟持してなり、一方の基板には透明な共
通電極が設けられ、他方の基板には複数の微小な画素電
極が設けられている。他方の基板は、画素電極ととも
に、ゲートバスライン、ドレインバスライン、及び薄膜
トランジスタを含む。
ては、絶縁基板上にゲートバスライン、ゲート電極及び
蓄積容量電極が形成され、ゲートバスライン等を絶縁層
で覆い、その上に半導体層を形成し、その上にチャンネ
ル保護膜を設けて絶縁層で覆った後で、ソース電極、ド
レイン電極、及びドレインバスラインを形成する。さら
にその上に絶縁層を設け、その上に画素電極を形成す
る。画素電極は絶縁層に穴あけをしてソース電極と接続
される。このように、薄膜トランジスタを含む基板は、
ゲートバスライン、ドレインバスライン、薄膜トランジ
スタ、及び画素電極等を導電層や絶縁層を積層しながら
作られる。
率をもつことが要求されている。そのために、ゲートバ
スラインやゲートバスラインに電気的に接続されたゲー
ト電極等をより高密度に配置することが要求され、その
ためにはゲートバスラインをより細く形成し且つ抵抗を
低くする必要がある。また、表示の高い品質を維持する
ためには、基板上にゲートバスラインと同じ層で蓄積容
量電極を作ることが行われる。また、オーバーラップす
るゲート電極とソース電極間には寄生容量が形成される
が、表示の高い品質を維持するためには、そのような寄
生容量を低減することが必要である。これらの要求を満
足しつつ、高歩留りの確保を行わなければならない。
て使用されるばかりでなく、PDAや、ビューファイン
ダー、プロジェクター等においても使用される。これら
の液晶パネルは比較的に小型であるが、さらにより軽量
で高精細な液晶パネルが求められる。近年このような液
晶パネルにおいて、ドライバー一体形成が可能な低温多
結晶Si薄膜トランジスタを適用する必要も生じてき
た。
び低抵抗化を同時に満たそうとすると、バスラインの幅
を細くし且つバスラインの厚さ(又は高さ)を大きくす
る必要がある。基板上に形成されたゲートバスラインの
厚さを大きくすると、ゲートバスラインと絶縁層を介し
て重なる部分をもつドレインバスラインを形成する時
に、ドレインバスラインはゲートバスラインと重なる位
置で急激に屈曲することになり、ゲートバスラインの上
方サイドエッジに相当する位置で段切れやエッチング残
さが生じてしまい、断線や点欠陥となる問題が生じる。
生じるドレインバスラインの段切れやエッチング残さ等
を防止するためには、ドレインバスラインの屈曲を緩和
するように、ゲートバスラインの上方サイドエッジが滑
らかになるようにゲートバスラインの側面を基板に対し
て傾斜させるのが好ましい。しかし、ゲートバスライン
を通常の等方性エッチングで形成すると、ゲートバスラ
インの上方サイドエッジは滑らかにならない。本願の発
明者は、マスクのベーキング温度とオーバーエッチング
時間を最適化することによって、全てのゲートバスライ
ンの側面の傾斜ががほぼ所定の角度内になることを見出
した。ゲートバスラインの側面を傾斜させることによっ
て、ゲートバスラインの上方サイドエッジが滑らかにな
り、その上に形成されるドレインバスラインの段切れを
防ぎ、断線や点欠陥を無くすことができる。
せるエッチング条件においては、エッチング時に発生す
る反応ガスや、エッチング液の劣化や、マスクのベーキ
ング温度の面内バラツキがあるので、ゲートバスライン
の側面の傾斜の角度にバラツキが生じることがある。ゲ
ートバスラインの側面の傾斜の角度のバラツキは平均値
的には満足できるものであるが、一部のゲートバスライ
ンが過度に細くなったり、あるいは傾斜が緩くて基板に
沿って裾を引くような形状になったりするものができ
た。これはゲートバスラインとともに形成されるゲート
電極や蓄積容量電極についても同様である。
板に沿って裾を引くような形状になると、ゲートバスラ
インの基板に近い部分の面積が大きくなるめに、隣接位
置にある他のゲートバスラインやゲート電極等に接触
し、同層短絡が生じたり、ソース電極及びドレイン電極
とゲート電極との間に必要以上のオーバーラップを生じ
ることになり、寄生容量の増加の原因となった。また、
チャンネル保護膜をゲートを利用した背面露光により形
成する場合、チャンネル保護膜の形状もゲートの形状に
合わせて異常な形状になることがあった。調査の結果、
エッチング不良のほとんどがゲートバスライン及びゲー
トバスラインと電気的に接続されたゲート電極やゲート
端子取出し部等の密集する部分に発生することが分っ
た。さらに、このような液晶表示装置では、バスライン
の抵抗の低減を図るためには、配線材料として例えばア
ルミニウム又はアルミニウムを主成分とした金属材料が
好ましい。このような金属材料は例えばスパッタリング
によりガラス基板上に成膜され、その後エッチング等に
より所定の形状にパターニングされる。しかし、成膜前
のスパッタチャンバのベース真空度が十分に低くない
と、アルミニウム又はアルミニウムを主成分とした金属
は、その後の熱履歴により表面にヒロックを生じやす
く、これがアルミニウムのバスラインの上部に設けられ
たデバイスを破壊する要因となってしまう。さらに、多
結晶Si薄膜トランジスタ(p−SiTFT)は非晶質
Si薄膜トランジスタ(a−SiTFT)の約100倍
の移動度をもつことから、周辺回路や超小型TFTを形
成できるなど、a−SiTFTでは達成できない液晶パ
ネルを作製できる。しかるに、p−SiTFTはオン電
流値が高いものの、オフ電流値も高いため、電流リーク
が大きく、パネル製作後に点欠点を生じやすく、p−S
iTFTで製作した周辺回路は消費電力の大きいものと
なってしまうという問題点がある。そこで、オフ電流値
を下げる目的で、LDD(Lightly Doped Drain )構造
によりゲート周りにオフセットを作り込む提案がなされ
ている。例えば、半導体層のチャンネル部分には不純物
ドーピングを行わず、半導体層のチャンネル部分の外側
の部分には不純物ドーピングを行ってHDD(Heavy Do
ped Drain )を形成し、ソース電極及びドレイン電極と
する。このとき、チャンネル部分とソース電極及びドレ
イン電極との間の微小な領域に、ソース電極及びドレイ
ン電極の部分よりも軽度な不純物ドーピングを行ってL
DDを形成し、オフセットとする。例えば、特開平7−
235680号公報は、そのようなオフセットを形成し
た薄膜トランジスタの製造方法を開示している。この製
造方法は、絶縁基板上に半導体層を形成し、この半導体
層の上に底面が広がった(傾斜した側面を有する)ゲー
ト電極を形成し、このゲート電極をマスクとして半導体
層に不純物をドーピングし、その後で傾斜した側面をエ
ッチングする工程を含む。ゲート電極の厚い部分は比較
的に不純物を通さないが、ゲート電極の傾斜した側面の
部分は少しだけ不純物を通し、よって半導体層のゲート
電極の傾斜した側面で覆われた部分がLDD、すなわち
オフセットとなる。しかし、この従来技術では、ゲート
電極は不純物がゲート電極を通過する材料で形成されな
ければならない。従って、この従来技術の製造方法では
ゲート電極として使用する材料が限定され、ゲート電極
及びゲートバスラインを形成するのに適しているアルミ
ニウム等を使用することができない。しかも、不純物が
ゲート電極の厚い部分も通る可能性があり、するとチャ
ンネルの性能が損なわれる。
とであり、滑らかな形状をもった複数のバスライン及び
該バスラインに電気的に接続された接続部分を備えた薄
膜装置の製造方法及び薄膜装置を提供することである。
本発明の他の目的はバスラインの表面のヒロックの発生
を防止し、バスラインの上部に設けられたデバイスの破
壊を防止できるようにした薄膜装置の製造方法を提供す
ることである。本発明の他の目的はLDD構造を適切に
形成することのできる薄膜装置の製造方法及び薄膜装置
を提供することである。
製造方法は、基板上に陽極酸化可能な導体層を形成する
工程と、該基板に対して平行な上面と傾斜する側面をも
った複数のバスライン及び該バスラインに電気的に接続
され且つ該基板に対して平行な上面と傾斜する側面をも
った接続部分とを形成するように該導体層をエッチング
する工程と、該バスライン及び該接続部分がそれぞれ内
方導体部分と該内方導体部分を覆う絶縁性の外方酸化膜
とを含むように該バスライン及び該接続部分を陽極酸化
する工程とを含むことを特徴とする。
晶パネルの基板に形成したゲートバスラインであり、そ
れに電気的に接続される接続部分はゲート電極である。
これらのバスライン及び接続部分はそれぞれ基板に対し
て平行な上面と傾斜する側面とをもっている。従って、
バスラインの幅を細くし且つバスラインの厚さを大きく
する要求を満足することができる。
チングで形成すると、上記したようにバスライン及び接
続部分の側面の傾斜にバラツキが生じ、一部のバスライ
ン及び接続部分の基板に近い部分が基板に沿って裾を引
くような形状になり、基板に近い部分の面積が所定の面
積よりも大きくなることがある。しかし、陽極酸化によ
り、バスライン及び接続部分の上方部分は絶縁性の外方
酸化膜になり、エッチングにおいて裾を引くような形状
になっても、その裾の部分は外方酸化膜となるので、近
接した導体との間で短絡を生じたりすることがなくな
る。
インの側面及び該接続部分の側面が該基板に対して平均
で20度から60度の範囲内の角度傾斜するように行わ
れる。さらに好ましくは、該エッチング工程は該バスラ
インの側面及び該接続部分の側面が該基板に対して平均
で30度から50度の範囲内の角度傾斜するように行わ
れる。
体層の上にマスクを形成する工程と、該マスク形成工程
と該エッチング工程との間に該マスクを含む該基板をア
ッシングする工程とをさらに含む。また、該エッチング
工程の前に該導体層の上にマスクを形成する工程と、該
マスクをベーキングする工程とを含み、該ベーキング工
程における該マスクのベーキング温度は、該マスクが該
エッチング工程において反応ガスによりその外側部分が
該導体層から押し上げられるように該マスクが比較的に
小さい剛性を備えるような温度に設定されるとよい。こ
の場合、該ベーキング工程における該マスクのベーキン
グ温度は、115℃以下であるとよい。
側面及び該接続部分の側面が外に凸となるように形成さ
れるように行われるとよい。また、該エッチング工程は
該バスライン及び該接続部分の上面と側面の間の角度が
鈍角をなすように行われるとよい。また、該陽極酸化工
程の後に外方酸化膜の一部を除去し且つ該内方導体部分
を露出させるイオンミリング工程をさらに含むとよい。
と、該基板上に設けられた複数のバスラインと、該バス
ラインに電気的に接続された接続部分とを少なくとも備
え、該バスライン及び該接続部分は陽極酸化可能な金属
で形成され且つそれぞれ該基板に対して平行な上面と傾
斜する側面とを有し、該バスライン及び該接続部分がそ
れぞれ内方導体部分と該内方導体部分を覆う陽極酸化に
より形成された絶縁性の外方酸化物部分とを含むことを
特徴とする。
効果を奏する。好ましくは、該薄膜装置が薄膜トランジ
スタを含む基板である。この場合、該薄膜トランジスタ
を含む基板が液晶表示装置の基板であり、該バスライン
はゲートバスラインであり、該接続部分は該薄膜トラン
ジスタのゲート電極であり、さらに、該バスライン及び
該接続部分を覆う絶縁層と、該絶縁層の上にあって該ゲ
ートバスラインと交差して配置された複数本のドレイン
バスラインと、複数の画素電極とをさらに含む。さら
に、該ゲートバスライン及び該接続部分と同じ材料で該
基板上に配置された蓄積容量電極を含むことができる。
あるいは、該薄膜装置がMIMダイオードである。
l、Ta、Al−Si、Al−Ta、Al−Zr、Al
−Nd、Al−Pd、Al−W、Al−Ti、Al−T
i−B、Al−Sc、Al−Y、Al−Pt、Al−P
aのグループから選ばれた少なくとも一つからなる。好
ましくは、該バスラインの側面及び該接続部分の側面が
該基板に対して平均で20度から60度の範囲内の角度
傾斜するのがよい。さらに好ましくは、該バスラインの
側面及び該接続部分の側面が該基板に対して平均で30
度から50度の範囲内の角度傾斜するとよい。
続部分の側面が外に凸となっているとよい。また、該バ
スライン及び該接続部分の上面と側面の間の角度が鈍角
をなしているとよい。また、該複数のバスラインのうち
の少なくとも2つの外方酸化膜が互いに接触し、該接触
する外方酸化膜は該それらが覆っている内方導体部分を
電気的に分離するとよい。
部分が該バスライン又は該接続部分と近接して配置さ
れ、該別の導体部分は内方導体部分と該内方導体部分を
覆う絶縁性の外方酸化物部分とを含み、該別の導体部分
の外方酸化膜と該バスライン及び該接続部分の少なくと
も一つの外方酸化膜とが互いに接触し、該接触する外方
酸化膜はそれらが覆っている内方導体部分を電気的に分
離するとよい。さらに、本発明のもう一つの特徴によれ
ば、本発明による薄膜装置の製造方法は、基板上に陽極
酸化可能な金属からなる導体層を形成する工程と、該導
体層を所定の形状にエッチングする工程と、該導体層に
第1の酸化膜を所定の厚さ形成した後で、該導体層に第
2の酸化膜を陽極酸化により形成する工程と、該基板を
洗浄する工程とを含み、該第1の酸化膜は該洗浄により
除去され、該第2の酸化膜は該洗浄により除去されずに
該導体層を覆うように該導体層上に残ることを特徴とす
るものである。この製造方法によれば、陽極酸化可能な
金属からなる導体層はゲート電極及びゲートバスライン
を形成するものである。この導体層には、第1の酸化膜
及び第2の酸化膜が積層して形成される。第2の酸化膜
はこの導体層を形成する金属の陽極酸化膜であり、第1
の酸化膜の下に形成される。第1の酸化膜は第2の酸化
膜の表面に位置するようになる。第1の酸化膜は陽極酸
化の影響を受けた結晶性の酸化膜であり、基板を洗浄す
ると容易に除去される。第2の酸化膜は洗浄により除去
されずに導体層を覆うように導体層上に残る。このよう
に、第1の酸化膜は洗浄により除去されるので、導体層
の表面にパーティクル等が付着していればそのパーティ
クル等は第1の酸化膜とともに除去される。よって、バ
スラインの表面のヒロックの発生を防止し、バスライン
の上部に設けられたデバイスの破壊を防止できる。第2
の酸化膜は除去されずに残るので、例えば最初の発明の
陽極酸化膜のようにバスラインの幅を細くし且つバスラ
インの厚さを大きくする構成を得るのに有効である。こ
の場合にも、陽極酸化可能な金属は、Al、Ta、Al
−Si、Al−Ta、Al−Zr、Al−Nd、Al−
Pd、Al−W、Al−Ti、Al−Ti−B、Al−
Sc、Al−Y、Al−Pt、Al−Paのうちの少な
くとも1つを含む。好ましくは、第1の酸化膜は、陽極
酸化可能な金属の表面に形成された自然酸化膜及び水和
膜の一方からなる。好ましくは、第1の酸化膜の厚さが
50nm〜100nmである。好ましくは、洗浄工程は
200KHz以上の超音波を用いて行われる。好ましく
は、この薄膜装置が薄膜トランジスタを含む基板であ
る。この場合、第2の酸化膜を形成した後に、該基板上
に絶縁膜を形成する工程と、該基板に半導体層を形成す
る工程とをさらに含み、該導体層をエッチングする工程
はゲート電極及びゲート配線を形成する。あるいは、導
体層を形成する前に、該基板に半導体層を形成する工程
と、該基板上に絶縁膜を形成する工程とをさらに含み、
該導体層をエッチングする工程はゲート電極及びゲート
配線を形成する。好ましくは、該導体層をエッチングす
る工程は、該基板に対して平行な上面と傾斜する側面と
をもったゲート電極を形成する。さらに、本発明のもう
一つの特徴によれば、本発明による薄膜装置の製造方法
は、基板上に半導体層を所定の形状に形成する工程と、
該基板上に該半導体層を覆うように絶縁膜を形成する工
程と、該基板上に該半導体層の一部を覆い且つ該基板に
対して平行な上面と傾斜する側面とをもったゲート電極
を形成するような形状に陽極酸化可能な金属からなる導
体層を形成する工程と、該ゲート電極を陽極酸化する工
程と、陽極酸化膜を含む該ゲート電極をマスクとして該
絶縁膜を所定の形状に形成する工程と、該陽極酸化膜を
含む該ゲート電極及び該絶縁膜をマスクとして該半導体
層に不純物を注入し、該半導体層にオフセットを形成す
る工程とを含むことを特徴とする。この特徴により、L
DD構造により形成されたオフセットを含む多結晶Si
薄膜トランジスタを有する基板を製造することができ
る。また、本発明は、基板と、該基板上に所定の形状に
形成された半導体層と、該半導体層の一部を覆う絶縁膜
と、該絶縁膜の上に形成されたゲート電極と、該絶縁膜
の上に該ゲート電極を覆うように形成された該ゲート電
極の陽極酸化膜とを備え、該陽極酸化膜は該絶縁膜の平
面的に見た形状と同じ平面的に見た形状を有し且つ該ゲ
ート電極のまわりで環状に該絶縁膜に接触する環状部分
を有し、該半導体層の該絶縁膜より外側に位置する部分
がソース電極及びドレイン電極であり、該半導体層の該
絶縁膜より内側で該陽極酸化膜の該環状部分で覆われた
部分がオフセットを形成することを特徴とする薄膜装置
を提供するものである。また、本発明は、上記した薄膜
装置からなる薄膜トランジスタが形成された第1の基板
と、第1の基板と対向して配置される第2の基板と、第
1の基板と第2の基板との間に挟持される液晶層とを備
えることを特徴とする液晶表示装置を提供するものであ
る。
装置の製造方法を説明する図である。図1において、ガ
ラス基板10上に陽極酸化可能な導体層12を形成す
る。陽極酸化可能な導体層12はアルミニウム又はアル
ミニウム合金からなるのが好ましく、実施例において
は、ガラス基板10上にAl─Sc400nmをスパッ
タリングで成膜した。陽極酸化可能な金属として、A
l、Ta、Al−Si、Al−Ta、Al−Zr、Al
−Nd、Al−Pd、Al−W、Al−Ti、Al−T
i−B、Al−Sc、Al−Y、Al−Pt、Al−P
aを使用することができる。
レジストからなるマスク14を形成する。この場合、フ
ォトレジストとしてシブレイファーイースト社のLC−
200を1.5μm塗布し、110℃で100秒間プリ
ベークを行った。プリベーク後、2000mJにて、所
定のパターンで露光を行い、現像をして所定のパターン
のマスク14を得た。その後、80℃で90秒間ポスト
ベークを行った(ポストベークはなくてもよい)。
エッチングする。ただし、実施例においては、マスク1
4を形成した後でエッチングを行う前に、マスク14を
形成した基板10にアッシングを行う。アッシングは、
RIEにて、圧力30Pa、RFパワー500W、O2
流量400SCCMで、30秒間行う。アッシングはマ
スク14の表面を灰化することによってエッチング液に
対する濡れ性を高め、エッチング中に反応ガスが小さな
間隔で隣接するバスライン間に張りついてエッチング不
良を起こすのを防止する。
3 PO4 、HNO3 、CH3 COOH、H2 Oを含むエ
ッチング液を使用してエッチングを行う。好ましくは、
HNO3 は5WT%以上含む。このエッチング液を使用
して導体層12をエッチングするときのジャストエッチ
ング時間は約65秒であり、これに対して実施例ではデ
ィップ揺動式で100秒間エッチングした。オーバーエ
ッチングは約55%行ったことになる。
ガス16が発生する。反応ガス16は、一部は気泡とな
ってエッチング液中を上昇するが、一部は気泡となって
マスク14の下部に溜まる。マスク14の下部に溜まる
反応ガス16は、マスク14の外側部分を導体層12か
ら押し上げる。このために、マスク14の外側部分と導
体層12との間のギャップが開き、エッチング液がマス
ク14の下で導体層12の表面12aに回りやすくな
り、導体層12の側面12bは基板10に対して所定の
角度傾斜することになる。しかも、導体層12の側面1
2bは外に凸の形状となる。そして、バスライン18の
上面18aと側面18b(図4参照)の間の角度が鈍角
をなすようになり、導体層12の表面12aと側面12
bとの間の境界部は滑らかになる。
5に示されるように、基板10に対して平行な上面18
aと傾斜する側面18b(傾斜角度α)をもったバスラ
イン18及びバスライン18に電気的に接続され且つ基
板10に対して平行な上面20aと傾斜する側面20b
とをもった接続部分20が形成されている。図3及び図
4には、導体層12のうちのバスライン18の部分のみ
が示される。
ス16により導体層12から押し上げられるようにする
ためには、マスク14の剛性が比較的に低いことが望ま
しい。本発明では、マスク14のベーキング温度が高い
ほどマスク16の剛性が高くなり、ベーキング温度が低
いほどマスク16の剛性が低くなることを利用して、マ
スク14の外側部分が反応ガス16により導体層12か
ら押し上げられるようになる最適のベーキング温度を設
定している。このためのベーキング温度は115℃以下
であるのが好ましい。
較例を示している。マスク14のベーキング温度は通常
120℃から140℃の範囲であり、マスク14の剛性
が比較的に高くなるので、マスク14の外側部分は反応
ガスにより導体層12から押し上げられるようにはなら
ない。そして、導体層12はオーバーエッチングされる
が、導体層12の上面12aに隣接する側面12bの部
分は実質的に傾斜しない。側面12bは外に凹形状にな
り、そして、オーバーエッチングが大きくなると、破線
12bで示されるように、上面12aと側面12bとの
間の壁はエッジ状になる。
後、図6に示されるように、バスライン18及び接続部
分20を陽極酸化する。バスライン18及び接続部分2
0の外方部分のみが陽極酸化されるので、バスライン1
8及び接続部分20の各々は内方導体部分22と内方導
体部分22を覆う絶縁性の外方酸化膜24とを含むよう
になる。外方酸化膜24は主としてアルミナとなり、透
明な絶縁層になる。陽極酸化液としては、エチレングリ
コールと酒石酸アンモニウムの水溶液を使用することが
できる。
を行った場合のバスライン18の側面形状t1〜t7を
示している。側面形状t1〜t7はエッチング時間に対
応し、添え字が小さいものほど時間が短い。バスライン
18の側面形状t2〜t4は外に凸であって、図3及び
図4に示した好ましい形状と同様である。バスライン1
8の側面形状t1は、エッチング時間が短いために基板
上にエッチング残さが残っており、基板10に沿って裾
を引くような形状になっている。エッチング残さが多い
側面形状は、使用時に他の導体と短絡する可能性がある
ので好ましくない。エッチング時間が長すぎると、バス
ライン18の側面形状t6〜t7はだんだん立ってい
く。
t4に相当するエッチング時間が選択されるのは当然で
あり、それによって、バスライン18の側面18b及び
接続部分20の側面20bが基板10に対して平均で3
0度から50度の範囲内の所望の角度傾斜するようにす
ることができる。多少条件が悪い場合でも、バスライン
18の側面18b及び接続部分20の側面20bは基板
10に対して平均で20度から60度の範囲内の角度傾
斜する。なお、図3から図5、及び図8においては、1
つのバスライン18のみが示されているが、基板10上
には複数のバスライン18及び接続部20が形成される
ものとし、そして、平均値とは複数のバスライン18の
側面の傾斜角度の平均値を言うものとする。
接続部分20の側面20bの傾斜角度が平均で30度か
ら50度の範囲内に入るように選択されたエッチング時
間でエッチングされた場合でも、エッチングもしくは膜
厚のバラツキのために、一部のバスライン18の側面1
8b及び接続部分20の側面20bの傾斜角度が、バス
ライン18の側面形状t1に近い形状になることがあ
る。この場合、バスライン18の側面形状t1は基板1
0に沿って裾を引くような形状になっており、このまま
では使用時には他の導体と短絡する可能性がある。
することにより、バスライン18の側面18b及び接続
部分20の側面20bが裾を引くような形状にエッチン
グされた場合でも、裾の部分が絶縁性の陽極酸化膜24
となるので、使用時には他の導体と短絡することがなく
なる。図9及び図10はこのような場合を示している。
図9においては、バスライン18の側面18bはエッチ
ングにおいて基板10に沿って裾を引くような形状にな
っており、基板10に近い下方エッジ部分18cがあ
る。図10においては、このバスライン18が陽極酸化
され、バスライン18は内方導体部分22と内方導体部
分22を覆う絶縁性の外方酸化膜24とを含むようにな
る。内方導体部分22の基板10の表面に沿った寸法は
小さくなっている。従って、バスライン18の側面18
b及び接続部分20の側面20bが裾を引くような形状
にエッチングされた場合でも、使用時には他の導体と短
絡することがない。
ングにおいてバスライン18(又はバスライン18の端
部の端子取り出し部)の側面18bが基板10に沿って
裾を引くような形状が、2つの隣接するバスライン18
(又はバスライン18の端部の端子取り出し部)の間で
生じると、2つの隣接するバスライン18が互いに接続
されてしまうようになる。このようなことは、バスライ
ン18に接続された他の接続部分でも生じる。
でも、陽極酸化を行うと、2つの隣接するバスライン1
8の外方酸化膜24が互いに接触し、該接触する外方酸
化膜24はそれらが覆っている内方導体部分22を電気
的に分離する。従って、2つの隣接するバスライン18
はエッチング時には互いに接触していたが、陽極酸化に
より電気的に分離される。つまり、自動的にリペアを行
うことができる。
8だけでなく、バスライン18及び接続部分20の少な
くとも一方と、バスライン18及び接続部分20と近接
して配置された(同じ導体層12から作られた)別の導
体部分についてもあてはまることは明らかであろう。つ
まり、バスライン18及び接続部分20とは別の導体部
分が該バスライン18又は該接続部分20と近接して配
置され、該別の導体部分は内方導体部分22と内方導体
部分22を覆う絶縁性の外方酸化物部分24とを含み、
該別の導体部分の外方酸化膜24とバスライン18及び
接続部分20の少なくとも一つの外方酸化膜24とが互
いに接触し、該接触する外方酸化膜24はそれらが覆っ
ている内方導体部分22を電気的に分離する。
薄膜トランジスタを含む基板に適用した例を示す図であ
る。図13及び図14において、液晶パネル100は一
対の対向するガラス基板30、32の間に液晶34を挟
持してなる。液晶パネル100の両側には偏光子102
と検光子104が配置される。一方の基板32にはカラ
ーフィルター36、透明な共通電極38、及び配向膜4
0が設けられる。他方の基板30には複数の微小な画素
電極42及び配向膜44が設けられている。この基板3
0は、画素電極42とともに、ゲートバスライン46、
ドレインバスライン48、及び薄膜トランジスタ50を
含む。
において例えば導線52により全て接続されており、陽
極酸化を行うときに、全てのゲートバスライン46を同
時に陽極酸化用電源に接続することができる。基板30
の薄膜処理終了後に、基板30の周辺部は例えば54で
示す位置で切断され、ゲートバスライン46は個別化さ
れる。さらに、基板30の周辺部には、ゲートバスライ
ン46及びドレインバスライン48を駆動回路に接続す
る端子取り出し部(例えば46a)が設けられる。ゲー
トバスライン46及びドレインバスライン48は薄膜処
理において絶縁層で覆われているので、駆動回路に接続
されるためには、絶縁層を除去して端子取り出し部を露
出させる必要がある。さらにゲートバスライン46の場
合には、陽極酸化膜24の一部を除去しなければならな
い。
タ50の部分を示す平面図である。ゲートバスライン4
6は図1から図6のバスライン18に相当し、薄膜トラ
ンジスタ50のゲート電極56は図1から図6の接続部
分20に相当する。また、ゲート端子取り出し部46a
がゲートバスライン46よりも幅広く形成されている場
合には、ゲート端子取り出し部も図1から図6の接続部
分20に相当する。蓄積容量電極58がゲートバスライ
ン46と同じ導体層で作られる。ただし、この蓄積容量
電極58はゲートバスライン46とは電気的に接続され
ていない。
はゲートバスライン46と電気的に接続されている。図
16は2つの薄膜トランジスタ50を直列に配置した例
を示す図であり、その他は図15と類似している。図1
5において、薄膜トランジスタ50はさらにドレイン電
極60及びソース電極62を含み、ドレイン電極60は
ドレインバスライン48に接続され、ソース電極62は
コンタクトホール63を介して画素電極42に接続され
る。ドレイン電極60及びソース電極62はドレインバ
スライン48と同時に形成される。さらに、チャンネル
保護膜64及び半導体膜がある。
おいて、ゲート電極56と蓄積容量電極58とが互いに
近接している。このような位置では、ゲート電極56と
蓄積容量電極58とはエッチングしたときに図11に示
すように互いに接触する可能性がある。また、例えばB
で示す位置において、ゲート電極56がエッチングした
ときに図9に示されるように裾を引くような形状になっ
て面積が広がっていると、その上にソース電極62があ
るので、ゲート電極56とソース電極62との間に形成
される寄生容量が増加する。また、図16にCで示す位
置において、ゲート電極56とゲート電極56とが互い
に近接しており、ゲート電極56とゲート電極56とが
エッチングしたときに図11に示すように互いに接触す
る可能性がある。
板30の製造を示す図である。(A)において、ガラス
基板30上にゲートバスライン46、ゲート電極56、
導線52、及び蓄積容量電極58をエッチングにより形
成する。(B)においては、ゲートバスライン46、ゲ
ート電極56、導線52、及び蓄積容量電極58に陽極
酸化を行う。蓄積容量電極58がゲートバスライン46
とは電気的に接続されていない場合には、蓄積容量電極
58は陽極酸化されない。ゲート電極56は内方導体部
分22と透明で絶縁性の外方酸化膜24を含む。
2、及びチャネル保護膜64となる層を形成する。半導
体膜72は半導体膜が非晶質Si及び多結晶Siのいず
れかである。そこで、基板30側から背面露光し、チャ
ネル保護膜64となる層をエッチングすることにより、
ゲート電極56の内方導体部分22に対応する形状のチ
ャネル保護膜64が形成される。
イン電極60、及びソース電極62となる導体層がn+
a−Si膜/金属膜で成膜され、エッチングによりドレ
インバスライン48、ドレイン電極60、及びソース電
極62が形成される。この金属膜はTi/Al/Tiで
ある。このとき、半導体膜72も同時にエッチングされ
る。それから、最終保護膜として絶縁層74を成膜し、
絶縁層74にコンタクトホール63を穴あけし、ITO
層を成膜して画素電極42とする。
部において、ゲートバスライン46を駆動回路に接続す
るためのゲート端子取り出し部(46a)及びドレイン
バスライン48を駆動回路に接続するためのドレイン端
子取り出し部を露出させるために、エッチングにより絶
縁層74にコンタクトホール76をあける。ゲートバス
ライン46は内方導体部分22と絶縁性の外方酸化膜2
4を含む。そこで、図19に示されるように、ゲートバ
スライン46については、絶縁性の外方酸化膜24に穴
あけして内方導体部分22を露出させるためにイオンミ
リングを行うとよい。イオンミリングにおいては、イオ
ン源によってイオン化されたアルゴンイオンを絶縁性の
外方酸化膜24に対して放出させる。もしイオンミリン
グを行なわないとすれば、ゲートバスライン46のゲー
ト端子取り出し部にマスクをして陽極酸化を行うことに
なるが、イオンミリングによってそのようなマスク形
成、除去工程を省略できる。また、絶縁性の外方酸化膜
24は下地の内方導体部分22との選択性を有するクロ
ム酸等のエッチング液でエッチングを使用することはで
きるが、クロム酸は廃液処理しにくい。
方法は上記説明したものに限定されるものではない。例
えば、絶縁基板上を非晶質Siで被覆する工程と、該非
晶質Siを結晶化する工程と、該絶縁基板上に絶縁膜、
ゲートバスライン、ゲート電極を形成する工程と、該ゲ
ートバスライン及びゲート電極を陽極酸化する工程と、
該絶縁基板上を絶縁膜で被覆しコンタクトホールを形成
する工程と、該絶縁基板上にドレイン電極及びドレイン
バスラインを形成する工程と、該絶縁基板上を絶縁膜で
被覆し所定のコンタクトホールを形成する工程と、該基
板上に透明導電膜よりなる画素電極を形成する工程とを
有することもできる。
ョン─メタル)ダイオード110を示す図である。MI
Mダイオード110は絶縁性の基板112上に金属層1
14、絶縁層116、及び金属層118を備えた構成で
ある。さらに、絶縁性の基板112上にバスライン12
0及び絶縁層122がある。金属層114と絶縁層11
6、及びバスライン120と絶縁層122は、例えば図
1の導体層12のように陽極酸化可能な金属で形成さ
れ、図2から図5に示されるのと同様にエッチングさ
れ、そして図6に示されるように陽極酸化して形成され
たものである。なお、絶縁層116及び絶縁層122の
上に別の絶縁層を形成してもよい。
を使用しているが、ゲート加工にRIEによるドライエ
ッチングをもちいる場合も有効であり、この場合ドライ
エッチング時間が短縮できる。また、別の例として、下
地との選択性が必要となる場合のゲートエッチング等
で、ジャストエッチング以下のエッチング時間で加工さ
れたものに対しても有効である。
されていない軽微なエッチング残さを除去したい場合に
は、ゲートバスラインのエッチング後に0.2パーセン
ト程度の希HF水溶液にて30sec程度の洗浄や現像
液へのディップを行うことによって、ゲートバスライン
の側面の傾斜角を損なうことなくそのような残さを除去
できる。このようにゲートバスラインとは独立した部分
の欠陥はフォトプロセスの技術向上とテーパーエッチン
グによる横方向への深いエッチング進行によって今では
ほとんど発見されていない。
薄膜装置の製造方法を示す図である。図1から図20の
例と同様に、第2実施例も液晶表示装置の薄膜トランジ
スタを含む基板を製造する。図22の(A)はガラス基
板10上に導体層12を形成し、この導体層12を所定
の形状にエッチングしたところを示している。導体層1
2の形成は図1から図3に示されるようにして行われ、
エッチングの結果、図5に示されるように導体層12か
らゲートバスライン18及びその接続部分であるゲート
電極20が形成される。図22の(A)はこうして形成
されたゲート電極20の部分を示している。ゲート電極
20は基板10に対して平行な上面20aと傾斜する側
面20bとをもつ。
減を図るためには、配線材料として例えばアルミニウム
又はアルミニウムを主成分とした金属材料が好ましい。
Ta及びW等も使用できる。そして、本発明では、ゲー
トバスライン18及びゲート電極20を形成するための
金属材料として陽極酸化可能な金属が選ばれる。例え
ば、陽極酸化可能な金属は、Al、Ta、Al−Si、
Al−Ta、Al−Zr、Al−Nd、Al−Pd、A
l−W、Al−Ti、Al−Ti−B、Al−Sc、A
l−Y、Al−Pt、Al−Paのうちの少なくとも1
つを含む。
膜80を所定の厚さ形成したところを示している。第1
の酸化膜80は自然放置により形成され、導体層12が
アルミニウムの場合には、第1の酸化膜80はアルミナ
膜となる。第1の酸化膜80は導体層12(20)をエ
ッチング工程の終了から陽極酸化工程を行うまでの間導
体層12(20)をクリーンルーム内で所定の時間放置
することにより形成される。好ましくは、放置時間は2
4時間から120時間の間であり、これによって、第1
の酸化膜80の厚さが50nm〜100nmの範囲にな
る。また、第1の酸化膜80は導体層12(20)を湿
気の多い場所又は水中に放置しておくと水和膜となる。
膜80を所定の厚さ形成した後で、導体層12に第2の
酸化膜82を陽極酸化により形成したところを示してい
る。図21の(A)も導体層12に第2の酸化膜82を
形成したところを示している。第2の酸化膜82はこの
導体層12を形成する金属の陽極酸化膜であり、導体層
12がアルミニウムの場合には、第1の酸化膜80はや
はりアルミナ膜となる。しかし、自然放置により得られ
た第1の酸化膜80はもろい結晶性アルミナ膜となる
が、陽極酸化により得られた第2の酸化膜82は非晶性
アルミナ膜となる。第2の酸化膜82は第1の酸化膜8
0の下に形成され、よって第1の酸化膜80は第2の酸
化膜82の表面に位置し、第2の酸化膜82は酸化され
なかった導体層12の部分を覆っている。
10を洗浄する工程を示す。洗浄工程は200KHz以
上の超音波を用いて行われるのが好ましい。第1の酸化
膜80はもろい結晶性の酸化膜であり、メガソニックな
どの超音波洗浄工程で簡単に除去される。第2の酸化膜
82は洗浄により除去されずに導体層12を覆うように
導体層12上に残る。このように、第1の酸化膜80は
除去されるので、導体層12の当初の表面にパーティク
ル84等が付着していればそのパーティクル84等は第
1の酸化膜80とともに除去され、導体層12上にこび
りついたレジスト残さ等の有機粒子も第1の酸化膜80
とともに簡単に除去できる。従って、導体層12(ゲー
トバスライン18及びゲート電極20)の表面は滑らか
になり、ゲートバスライン18のヒロックの発生を防止
し、バスラインの上部に設けられたデバイスの破壊を防
止できる。
のの、第2の酸化膜82の表面にパーティクルが存在す
ると、やはりその上部に形成されるデバイスを構造的に
破壊する。従って、陽極酸化膜上にパーティクルを付着
させないプロセスが必要である。第1の酸化膜80を上
記した厚さの範囲だけ形成しておくと、導体層12の当
初の表面にパーティクル84等が付着していても、第1
の酸化膜80とともに確実に除去できる。また、第1の
酸化膜80の厚さが厚くなりすぎると、最終的な導体層
12の厚さの設計に支障を来すことになる。こうして、
第2の酸化膜84はきれいな状態で残るので、例えば最
初に説明した実施例の陽極酸化膜(外方酸化膜)24の
ようにゲートバスライン18の幅を細くし且つゲートバ
スライン18の厚さを大きくする構成を得るのに有効で
ある。薄膜トランジスタを含む基板を完成させるために
は、図22の(E)及び(F)の工程が必要である(図
17の工程と類似している)。図22の(E)において
は、第2の酸化膜84を含む導体層12の上に、絶縁層
70、非晶質性半導体層72、及びチャンネル保護膜6
4を形成する。それから、ドレイン電極60及びドレイ
ンバスライン及びソース電極62が形成される。ドレイ
ン/ソース導体層はn+a−Siの層とTi/Al/T
iの層との2層構造である。ドレイン/ソース導体層及
び半導体層72が所定の形状に同時にパターニングされ
る。
形成し、絶縁層74を穴あけしてITOの画素電極42
を形成する。また、この実施例の特徴は次に説明する多
結晶Si薄膜トランジスタ(p−SiTFT)を製造す
るのに使用されることもできる。この場合には、導体層
12を形成する前に、基板10に半導体層86(図23
参照)を形成する工程と、基板10上に絶縁膜88を形
成する工程とを含む。
薄膜装置を示す図である。図23に示されるように、こ
の実施例の薄膜装置は、ガラス基板10と、基板10上
に所定の形状に形成された多結晶Siの半導体層86
と、半導体層86の一部を覆う絶縁膜88と、絶縁膜8
8の上に形成されたゲート電極90と、絶縁膜88の上
にゲート電極90を覆うように形成されたゲート電極9
0の陽極酸化膜92とを備え、この陽極酸化膜92は絶
縁膜88の平面的に見た形状と同じ平面的に見た形状を
有し且つゲート電極90のまわりで環状に絶縁膜88に
接触する環状部分92aを有し、半導体層86の絶縁膜
88より外側に位置する部分がソース電極94及びドレ
イン電極96であり、半導体層86の絶縁膜88より内
側で陽極酸化膜92の環状部分92aで覆われた部分が
オフセット98を形成する。半導体層86のオフセット
98の内側の部分はチャンネル99となる。なお、実施
例においては、半導体層86はガラス基板10上に形成
された絶縁膜85上に形成されている。
製造方法を示す図である。図27(A)に示されるよう
に、基板10(下の絶縁層85の)上に半導体層86を
所定の形状に形成する。それから、基板10上に半導体
層86を覆うように絶縁膜88を形成する。次に図27
(B)に示されるように、基板10上に絶縁膜88を覆
うように陽極酸化可能な金属からなる導体層(ゲート電
極90及びゲートバスラインとなる導体層)を成膜す
る。ゲートバスラインを形成するのに適し且つ陽極酸化
可能な金属は上記した。
に、導体層を半導体層86の一部を覆い且つ基板10に
対して平行な上面90aと傾斜する側面90bとをもっ
たゲート電極90(及びバスライン)を形成するような
形状にパターニングする。ゲート電極90を形成するた
めのパターニングはイオンミリング又はドライエッチン
グのいずれかによって行うのが好ましい。
にマスクレジスト106を形成し、マスクレジスト10
6を130℃以上200℃以下でポストベークする。そ
れから、マスクレジスト102を用いてイオンミリング
又はドライエッチングを行う。ゲート電極90(及びバ
スライン)のパターニングが終わったら、マスクレジス
ト106を除去する。
に、ゲート電極90(及びバスライン)を陽極酸化し、
ゲート電極90の周りに陽極酸化膜92を形成する。陽
極酸化膜92はゲート電極90のまわりで環状に絶縁膜
88に接触する環状部分92aを有する。図27(E)
に示されるように、陽極酸化膜92を含むゲート電極9
0をマスクとしてエッチングを行い、絶縁膜88を所定
の形状に形成する。これによって、陽極酸化膜92の平
面的に見た形状が絶縁膜88の平面的に見た形状と同じ
になる。
陽極酸化膜92を含むゲート電極90及び絶縁膜88を
マスクとして半導体層86に不純物としてイオンを注入
する。(F)は一方の半導体層86の領域にマスク10
8を形成して他方の半導体層86にPを注入し、nチャ
ンネルを形成しているところを示し、(G)はnチャン
ネルとした半導体層86の領域にマスク110を形成し
て前にマスク108を形成してあった半導体層86にB
を注入し、pチャンネルを形成しているところを示す。
ただし、(F)及び(G)の両方を実施する必要はな
く、一方だけを実施する場合にはマスク、108、11
0は不要である。半導体層として多結晶シリコンを用い
る多結晶Si薄膜トランジスタでは、薄膜装置を液晶表
示装置の一方の基板に用いる場合に、薄膜トランジスタ
を各画素のスイッチング素子として用いるだけでなく、
このスイッチング素子を駆動して各画素で表示を行うた
めの駆動回路等の周辺回路のトランジスタとして用い、
同じ基板に形成することができる。
よびp型の両方のトランジスタが必要となり、図27
(F)、(G)に示されるような工程が必要となる。す
なわち、図27(F)、(G)はこのような周辺回路を
一体とする薄膜装置を備える液晶表示装置の製造工程の
一部となる。このようにして半導体層86にイオンを注
入するとき、半導体層86の陽極酸化膜92及び絶縁膜
88より外側に位置する部分には、比較的に多量のイオ
ンが注入され、HDD(Heavy Doped Drain )となり、
ソース電極94及びドレイン電極96となる。半導体層
86の絶縁膜88より内側で陽極酸化膜92の環状部分
92aで覆われた部分には、陽極酸化膜92及び絶縁膜
88を透過した比較的に少量のイオンが注入され、LD
D(Lightly Doped Drain )となり、オフセット98と
なる。半導体層86のゲート電極90のある部分にはイ
オンが注入されない。このようにして、LDD構造によ
り形成されたオフセット98を含む多結晶Si薄膜トラ
ンジスタを有する基板を製造することができる。陽極酸
化膜92はバリアー陽極酸化膜としてチャンネル保護膜
となる。つまり、本発明は、チャンネル保護膜を利用し
てイオンドーピングを行うことによりオフセット98を
形成するものである。
れに陽極酸化を行った場合の陽極酸化膜92の形状との
関係を模式的に示す。(A)はゲート電極90をイオン
ミリング又はドライエッチングで形成した場合を示し、
ほぼ台形状のゲート電極90の形状が得られる。このゲ
ート電極90に陽極酸化を行うと、陽極酸化膜92の環
状部分92aは比較的に厚く且つ比較的に一様な傾斜で
傾斜する。こうして、陽極酸化膜92をマスクとしたイ
オンドーピングによりオフセット98を備えた好ましい
特性のTFTを得ることができる。
ート電極90は等方性ウエットエッチングによっても形
成することができる。しかし、等方性ウエットエッチン
グは制御が難しい(図8参照)ので、確実に図26
(A)に示すようなほぼ台形状のゲート電極90を得る
ことは難しい。多くの場合、等方性ウエットエッチング
を用いると、図26(B)、(C)に示すような上に凸
又は上に凹の斜面をもった形状のゲート電極90にな
る。陽極酸化時にはエッジ部にかかる電流密度が大きく
なり、ゲート電極90の形状が変動すると、陽極酸化膜
92の環状部分92aの幅が変動し、LDDの長さが変
動して、一定のオフセット98を得ることが難しい。L
DDの長さはTFT特性にシビアに効くため、制御性の
難しいウエットエッチングはこのような場合(特に、大
型ガラス基板で面内均一性をだしたい場合)不向きであ
る。
を行い、且つ低電流密度で陽極酸化を行った場合を示す
図である(ソフトスタート法含む)。この場合には、陽
極酸化膜92の形状は滑らかだが、表面に大きなうねり
が生じる。図24及び図25において、ゲート電極90
の側面のテーパー角度、陽極酸化膜92の厚さ、エッチ
ングや陽極酸化時の条件により、適宜制御してゲート電
極20を形成することで、LDDとなるべき部分の厚さ
を十分に厚くでき、イオンドーピングの条件を適当に定
めればゲート絶縁膜88の膜厚を厚くすることなく、ド
ープ量の少ないLDD部をテーパーを伴って形成でき
る。
にパターニングした後、レジストを200℃程度にポス
トベークし、RIE(Reactive Ion Etching)又はイオ
ンミリング法にて、ゲート電極90をテーパー加工す
る。テーパー加工後にレジストマスクを02 アッシング
で除去した後、軽く超音波洗浄を施すと、レジストマス
クを残さなく除去できる。仮に軽微な残さがゲート電極
上に存在していても、図21及び図22を参照して説明
したように、陽極酸化の前に適切な厚さの第1の酸化膜
80を形成しておき、陽極酸化後に洗浄することによ
り、残さは第1の酸化膜80とともに除去される。(レ
ジストを高温でポストベークしておくと、このような処
理を行うのに便利である。)
00℃のポストベーク温度に耐えられて(ヒロックの発
生しない)、アルカリ現像液などに容易に腐食されず、
純粋なアルミニウムとほぼ同じシート抵抗を示し、アル
ミエッチング時に残さが残らず、且つ、陽極酸化可能な
ものである。ゲート電極90の金属材料の好ましい一例
はAl-Sc 合金薄膜である。特に、ゲート電極90のテー
パー加工は、加工後のアルミコロージョンが発生しない
イオンミリング法によるのが望ましい。このとき、下地
SiO2(絶縁膜88)との選択性が重要となるため、イオ
ンミリングプロセスにおいては、エンドポイントディテ
クターを用いるとよい。
バスラインの膜厚を400nm、LDDの長さを500
nm、配線幅を3μmとして、約21度のテーパー角を
形成するようにゲートバスライン及びゲート電極90を
加工し、それから、化成電圧140V、電流密度が2.
5mA/cm2 程度で、200nmの陽極酸化膜をアル
ミ配線部に形成すればよい。しかし、より実用的には、
テーパー角は30度程度でもかまわない。
よりも広くとれるから(エッジ部にかかる電流密度は実
効的に高くなるため、例えば図26(B)参照)であ
り、陽極酸化の初期時の電流密度が高いほど、この効果
は大きくなる。ただし、陽極酸化時の電流密度を高くし
すぎると、陽極酸化液(化成液)を冷却しないと配線が
化成処理によって加熱されたり、電流の初期オーバーシ
ュートも招きやすくなり、あるいは定電圧モード時に激
しい電流スパイク現象が生じやすくなるため、陽極酸化
中にアルミニウムの局部溶解(特にスパッタ時の異物付
着部分や、ゲート配線に段差が生じるようなウィークポ
イントにおいて)やアルミヒロックが発生する。
期の電流密度が2.0mA/cm2以上で3.0mA/
cm2 以下であるのが好ましい。ここで、初期時という
表現をしたが、陽極酸化の方法として(装置コストを抑
える目的で)安価な電源を利用する場合などによく試み
られるスロースタート法(電流の初期オーバーシュート
を抑える目的で目標化成電流値になるまで少しずつ電流
を上げていく方法)では上記形状は得られにくい上に、
ゲート表面に大きなうねりが生じることになるため、使
用できない。使用する電源は、スロースタートに頼らな
くても初期オーバーシュートを防止できる回路をもった
電源を用いることが望ましい。
おいて、LDDとなるべき部分をゲート絶縁膜+陽極酸
化膜を利用して形成できるため、LDDとHDDとの間
でドープ量の差が大きくとれ、イオンドーピングプロセ
スにおけるプロセスマージンも確保されるようになる。
また、ゲート配線のテーパー加工によって、上部に形成
されるデバイスの構造異常(ドレインバスラインの段切
れ等)も発生しにくくなる。
ゲートテーパー加工による段切れなどの欠陥阻止とゲー
トエッチング不良による欠陥阻止を同時に満たした、歩
留りの高い高密度実装パネルの製造が可能となった。加
えて、ゲートエッチング時間の短縮化も可能となり、タ
クトタイムが向上した。さらに、陽極酸化後の基板に付
着するパーティクルが減り、デバイスの構造異常がなく
なった。さらに、TFT特性の向上に伴い、画素開口率
の上昇を図ることができ、LDD形成を電極保護膜(陽
極酸化膜)で行うことができるようになり、液晶表示装
置のスペックアップと工程の簡素化が高歩留りで実現で
きる。
板上に導体層を形成する工程を示す図である。
の側面の傾斜の関係を示す図である。
ような形状になった例を示す図である。
す図である。
図である。
示す図である。
平面図である。
図である。
示す図である。
工程を示す図である。
工程を示す図である。
す図である。
一部の工程を拡大して示す図である。
示す図である。
より製造された薄膜装置を示す断面図である。
ゲート電極のパターニング工程を拡大して示す図であ
る。
陽極酸化工程を拡大して示す図である。
す図である。
示す図である。
Claims (40)
- 【請求項1】 基板上に陽極酸化可能な金属からなる導
体層を形成する工程と、 該基板に対して平行な上面と傾斜する側面をもった複数
のバスライン及び該バスラインに電気的に接続され且つ
該基板に対して平行な上面と傾斜する側面をもった接続
部分とを形成するように該導体層をエッチングする工程
と、 該バスライン及び該接続部分がそれぞれ内方導体部分と
該内方導体部分を覆う絶縁性の外方酸化膜とを含むよう
に該バスライン及び該接続部分を陽極酸化する工程とを
含むことを特徴とする薄膜装置の製造方法。 - 【請求項2】 該エッチング工程は該バスラインの側面
及び該接続部分の側面が該基板に対して平均で20度か
ら60度の範囲内の角度傾斜するように行われることを
特徴とする請求項1に記載の薄膜装置の製造方法。 - 【請求項3】 該エッチング工程は該バスラインの側面
及び該接続部分の側面が該基板に対して平均で30度か
ら50度の範囲内の角度傾斜するように行われることを
特徴とする請求項2に記載の薄膜装置の製造方法。 - 【請求項4】 該エッチング工程の前に該導体層の上に
マスクを形成する工程と、該マスク形成工程と該エッチ
ング工程との間に該マスクを含む該基板をアッシングす
る工程とをさらに含むことを特徴とする請求項1に記載
の薄膜装置の製造方法。 - 【請求項5】 該エッチング工程の前に該導体層の上に
マスクを形成する工程と、該マスクをベーキングする工
程とを含み、該ベーキング工程における該マスクのベー
キング温度は、該マスクが該エッチング工程において反
応ガスによりその外側部分が該導体層から押し上げられ
るように該マスクが比較的に小さい剛性を備えるような
温度に設定されることを特徴とする請求項1に記載の薄
膜装置の製造方法。 - 【請求項6】 該ベーキング工程における該マスクのベ
ーキング温度は、115℃以下であることを特徴とする
請求項5に記載の薄膜装置の製造方法。 - 【請求項7】 該エッチング工程は該バスラインの側面
及び該接続部分の側面が外に凸となるように形成される
ように行われることを特徴とする請求項5に記載の薄膜
装置の製造方法。 - 【請求項8】 該エッチング工程は該バスライン及び該
接続部分の上面と側面の間の角度が鈍角をなすように行
われることを特徴とする請求項5に記載の薄膜装置の製
造方法。 - 【請求項9】 該陽極酸化工程の後に外方酸化膜の一部
を除去し且つ該内方導体部分を露出させるイオンミリン
グ工程をさらに含むことを特徴とする請求項1に記載の
薄膜装置の製造方法。 - 【請求項10】 基板と、該基板上に設けられた複数の
バスラインと、該バスラインに電気的に接続された接続
部分とを少なくとも備え、該バスライン及び該接続部分
は陽極酸化可能な金属で形成され且つそれぞれ該基板に
対して平行な上面と傾斜する側面とを有し、該バスライ
ン及び該接続部分がそれぞれ内方導体部分と該内方導体
部分を覆う陽極酸化により形成された絶縁性の外方酸化
物部分とを含むことを特徴とする薄膜装置。 - 【請求項11】 該薄膜装置が薄膜トランジスタを含む
基板であることを特徴とする請求項10に記載の薄膜装
置。 - 【請求項12】 該薄膜トランジスタを含む基板が液晶
表示装置の基板であり、該バスラインはゲートバスライ
ンであり、該接続部分は該薄膜トランジスタのゲート電
極であり、さらに、該バスライン及び該接続部分を覆う
絶縁層と、該絶縁層の上にあって該ゲートバスラインと
交差して配置された複数本のドレインバスラインと、複
数の画素電極とをさらに含むことを特徴とする請求項1
1に記載の薄膜装置。 - 【請求項13】 さらに、該ゲートバスライン及び該接
続部分と同じ材料で該基板上に配置された蓄積容量電極
を含むことを特徴とする請求項12に記載の薄膜装置。 - 【請求項14】 該薄膜装置がMIMダイオードである
ことを特徴とする請求項10に記載の薄膜装置。 - 【請求項15】 該陽極酸化可能な金属が、Al、T
a、Al−Si、Al−Ta、Al−Zr、Al−N
d、Al−Pd、Al−W、Al−Ti、Al−Ti−
B、Al−Sc、Al−Y、Al−Pt、Al−Paの
グループから選ばれた少なくとも一つからなることを特
徴とする請求項10に記載の薄膜装置。 - 【請求項16】 該バスラインの側面及び該接続部分の
側面が該基板に対して平均で20度から60度の範囲内
の角度傾斜することを特徴とする請求項10に記載の薄
膜装置。 - 【請求項17】 該バスラインの側面及び該接続部分の
側面が該基板に対して平均で30度から50度の範囲内
の角度傾斜することを特徴とする請求項16に記載の薄
膜装置。 - 【請求項18】 該バスラインの側面及び該接続部分の
側面が外に凸となっていることを特徴とする請求項10
に記載の薄膜装置の製造方法。 - 【請求項19】 該バスライン及び該接続部分の上面と
側面の間の角度が鈍角をなしていることを特徴とする請
求項10に記載の薄膜装置。 - 【請求項20】 該複数のバスライン及び該接続部分の
うちの少なくとも2つの外方酸化膜が互いに接触し、該
接触する外方酸化膜は該それらが覆っている内方導体部
分を電気的に分離することを特徴とする請求項10に記
載の薄膜装置。 - 【請求項21】 該バスライン及び該接続部分とは別の
導体部分が該バスライン又は該接続部分と近接して配置
され、該別の導体部分は内方導体部分と該内方導体部分
を覆う絶縁性の外方酸化物部分とを含み、該別の導体部
分の外方酸化膜と該バスライン及び該接続部分の少なく
とも一つの外方酸化膜とが互いに接触し、該接触する外
方酸化膜はそれらが覆っている内方導体部分を電気的に
分離することを特徴とする請求項10に記載の薄膜装
置。 - 【請求項22】 基板上に陽極酸化可能な金属からなる
導体層を形成する工程と、 該導体層を所定の形状にエッチングする工程と、 該導体層に第1の酸化膜を所定の厚さ形成した後で、該
導体層に第2の酸化膜を陽極酸化により形成する工程
と、 該基板を洗浄する工程とを含み、該第1の酸化膜は該洗
浄により除去され、該第2の酸化膜は該洗浄により除去
されずに該導体層を覆うように該導体層上に残ることを
特徴とする薄膜装置の製造方法。 - 【請求項23】 該陽極酸化可能な金属は、Al、T
a、Al−Si、Al−Ta、Al−Zr、Al−N
d、Al−Pd、Al−W、Al−Ti、Al−Ti−
B、Al−Sc、Al−Y、Al−Pt、Al−Paの
うちの少なくとも1つを含むことを特徴とする請求項2
2に記載の薄膜装置の製造方法。 - 【請求項24】 該第1の酸化膜は、該陽極酸化可能な
金属の表面に形成された自然酸化膜及び水和膜の一方か
らなることを特徴とする請求項22に記載の薄膜装置の
製造方法。 - 【請求項25】 該第1の酸化膜の厚さが50nm〜1
00nmであることを特徴とする請求項22に記載の薄
膜装置の製造方法。 - 【請求項26】 該洗浄工程は200KHz以上の超音
波を用いて行われることを特徴とする請求項22に記載
の薄膜装置の製造方法。 - 【請求項27】 前記薄膜装置が薄膜トランジスタを含
む基板であることを特徴とする請求項22に記載の薄膜
装置の製造方法。 - 【請求項28】 該第2の酸化膜を形成した後に、該基
板上に絶縁膜を形成する工程と、該基板に半導体層を形
成する工程とをさらに含み、 該導体層をエッチングする工程はゲート電極及びゲート
配線を形成することを特徴とする請求項27に記載の薄
膜装置の製造方法。 - 【請求項29】 該導体層を形成する前に、該基板に半
導体層を形成する工程と、該基板上に絶縁膜を形成する
工程とをさらに含み、 該導体層をエッチングする工程はゲート電極及びゲート
配線を形成することを特徴とする請求項27に記載の薄
膜装置の製造方法。 - 【請求項30】 該導体層をエッチングする工程は、該
基板に対して平行な上面と傾斜する側面とをもったゲー
ト電極を形成することを特徴とする請求項22に記載の
薄膜装置の製造方法。 - 【請求項31】 基板上に半導体層を所定の形状に形成
する工程と、 該基板上に該半導体層を覆うように絶縁膜を形成する工
程と、 該基板上に該半導体層の一部を覆い且つ該基板に対して
平行な上面と傾斜する側面とをもったゲート電極を形成
するような形状に陽極酸化可能な金属からなる導体層を
形成する工程と、 該ゲート電極を陽極酸化する工程と、 陽極酸化膜を含む該ゲート電極をマスクとして該絶縁膜
を所定の形状に形成する工程と、 該陽極酸化膜を含む該ゲート電極及び該絶縁膜をマスク
として該半導体層に不純物を注入し、該半導体層にオフ
セットを形成する工程とを含むことを特徴とする薄膜装
置の製造方法。 - 【請求項32】 該薄膜装置が薄膜トランジスタを含む
基板であることを特徴とする請求項31に記載の薄膜装
置の製造方法。 - 【請求項33】 該陽極酸化可能な金属は、Al、T
a、Al−Si、Al−Ta、Al−Zr、Al−N
d、Al−Pd、Al−W、Al−Ti、Al−Ti−
B、Al−Sc、Al−Y、Al−Pt、Al−Paの
うちの少なくとも1つを含むことを特徴とする請求項3
1に記載の薄膜装置の製造方法。 - 【請求項34】 該陽極酸化膜がバリアー型陽極酸化膜
であることを特徴とする請求項31に記載の薄膜装置の
製造方法。 - 【請求項35】 該半導体層が多結晶Siからなること
を特徴とする請求項31に記載の薄膜装置の製造方法。 - 【請求項36】 該陽極酸化を行う際の初期の電流密度
が2.0mA/cm 2 以上で3.0mA/cm2 以下で
あることを特徴とする請求項31に記載の薄膜装置の製
造方法。 - 【請求項37】 該ゲート電極の形成工程が、ゲート電
極層の成膜工程と、イオンミリング及びドライエッチン
グの一方からなるパターニング工程とからなることを特
徴とする請求項31に記載の薄膜装置の製造方法。 - 【請求項38】 該ゲート電極の形成を行う前に、該導
体層にマスクレジストを形成し、該マスクレジストを1
30℃以上200℃以下でポストベークすることを特徴
とする請求項31に記載の薄膜装置の製造方法。 - 【請求項39】 基板と、該基板上に所定の形状に形成
された半導体層と、該半導体層の一部を覆う絶縁膜と、
該絶縁膜の上に形成されたゲート電極と、該絶縁膜の上
に該ゲート電極を覆うように形成された該ゲート電極の
陽極酸化膜とを備え、該陽極酸化膜は該絶縁膜の平面的
に見た形状と同じ平面的に見た形状を有し且つ該ゲート
電極のまわりで環状に該絶縁膜に接触する環状部分を有
し、該半導体層の該絶縁膜より外側に位置する部分がソ
ース電極及びドレイン電極であり、該半導体層の該絶縁
膜より内側で該陽極酸化膜の該環状部分で覆われた部分
がオフセットを形成することを特徴とする薄膜装置。 - 【請求項40】 請求項10又は40に記載の薄膜装置
からなる薄膜トランジスタが形成された第1の基板と、 第1の基板と対向して配置される第2の基板と、 第1の基板と第2の基板との間に挟持される液晶層とを
備えることを特徴とする液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05372998A JP4187819B2 (ja) | 1997-03-14 | 1998-03-05 | 薄膜装置の製造方法 |
| TW087103751A TW392361B (en) | 1997-03-14 | 1998-03-13 | Process for fabricating thin-film device and thin-film device |
| US09/041,674 US6198132B1 (en) | 1997-03-14 | 1998-03-13 | Thin-film device with annular shaped insulation on its gate electrode |
| KR1019980008612A KR100309966B1 (ko) | 1997-03-14 | 1998-03-14 | 박막장치의제조방법및박막장치 |
| US09/761,753 US6808963B2 (en) | 1997-03-14 | 2001-01-18 | Process for fabricating a thin-film device having inclined sides |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6077297 | 1997-03-14 | ||
| JP9-60772 | 1997-03-14 | ||
| JP05372998A JP4187819B2 (ja) | 1997-03-14 | 1998-03-05 | 薄膜装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10319441A true JPH10319441A (ja) | 1998-12-04 |
| JP4187819B2 JP4187819B2 (ja) | 2008-11-26 |
Family
ID=26394440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05372998A Expired - Fee Related JP4187819B2 (ja) | 1997-03-14 | 1998-03-05 | 薄膜装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6198132B1 (ja) |
| JP (1) | JP4187819B2 (ja) |
| KR (1) | KR100309966B1 (ja) |
| TW (1) | TW392361B (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003114443A (ja) * | 2001-09-28 | 2003-04-18 | Koninkl Philips Electronics Nv | 反射電極形成方法及び液晶表示装置 |
| JP2004177946A (ja) * | 2002-11-15 | 2004-06-24 | Nec Kagoshima Ltd | 液晶表示装置の製造方法 |
| US7517464B2 (en) | 2002-11-15 | 2009-04-14 | Nec Lcd Technologies, Ltd. | Method for manufacturing an LCD device |
| WO2012070530A1 (ja) * | 2010-11-26 | 2012-05-31 | シャープ株式会社 | 表示装置およびその製造方法 |
| JP2012124508A (ja) * | 2012-01-26 | 2012-06-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、液晶モジュール、電子機器及び配線 |
| WO2012104902A1 (ja) * | 2011-01-31 | 2012-08-09 | 国立大学法人東北大学 | 半導体装置及びその製造方法 |
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| JP2016219802A (ja) * | 2015-05-14 | 2016-12-22 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ及びそれを含む表示装置のバックプレーン基板 |
| JP2018011072A (ja) * | 2011-01-28 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2020522875A (ja) * | 2017-06-08 | 2020-07-30 | 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. | アレイ基板及びその製造方法、表示パネルと表示装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883706B2 (ja) * | 1998-07-31 | 2007-02-21 | シャープ株式会社 | エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 |
| US6365917B1 (en) * | 1998-11-25 | 2002-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TW480554B (en) * | 1999-07-22 | 2002-03-21 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| US20020117718A1 (en) * | 2001-02-28 | 2002-08-29 | Apostolos Voutsas | Method of forming predominantly <100> polycrystalline silicon thin film transistors |
| JP4776801B2 (ja) * | 2001-04-24 | 2011-09-21 | 株式会社半導体エネルギー研究所 | メモリ回路 |
| KR100481613B1 (ko) * | 2002-05-22 | 2005-04-11 | 전자부품연구원 | 박막 다이오드 및 그 제조 방법 |
| JP4305192B2 (ja) * | 2003-04-25 | 2009-07-29 | セイコーエプソン株式会社 | 薄膜半導体装置の製造方法、電気光学装置の製造方法 |
| JP4447304B2 (ja) * | 2003-12-22 | 2010-04-07 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| TWI489519B (zh) * | 2004-04-28 | 2015-06-21 | 半導體能源研究所股份有限公司 | 基板上配線,半導體裝置及其製造方法 |
| US20050260503A1 (en) * | 2004-05-20 | 2005-11-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Reticle film stabilizing method |
| US7897453B2 (en) * | 2008-12-16 | 2011-03-01 | Sandisk 3D Llc | Dual insulating layer diode with asymmetric interface state and method of fabrication |
| WO2011019429A2 (en) * | 2009-06-09 | 2011-02-17 | Arizona Technology Enterprises | Method of anodizing aluminum using a hard mask and semiconductor device thereof |
| KR20110116803A (ko) * | 2010-04-20 | 2011-10-26 | 삼성전자주식회사 | 표시 기판, 이를 포함하는 액정 표시 장치 및 이의 제조 방법 |
| US9393101B2 (en) * | 2012-04-12 | 2016-07-19 | Sanford Health | Visceral double-barreled main body stent graft and methods for use |
| KR101972169B1 (ko) * | 2012-10-05 | 2019-04-26 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조방법 |
| KR102720789B1 (ko) * | 2012-11-30 | 2024-10-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2016219452A (ja) * | 2015-05-14 | 2016-12-22 | 富士通株式会社 | 多層基板及び多層基板の製造方法 |
| CN107833827B (zh) * | 2017-10-25 | 2020-07-31 | 武汉华星光电技术有限公司 | 一种阵列基板的刻蚀方法 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170244A (en) * | 1986-03-06 | 1992-12-08 | Kabushiki Kaisha Toshiba | Electrode interconnection material, semiconductor device using this material and driving circuit substrate for display device |
| DE3689843T2 (de) * | 1986-03-06 | 1994-09-01 | Toshiba Kawasaki Kk | Steuerschaltung einer Flüssigkristallanzeige. |
| US6331356B1 (en) * | 1989-05-26 | 2001-12-18 | International Business Machines Corporation | Patterns of electrically conducting polymers and their application as electrodes or electrical contacts |
| JPH0338622A (ja) * | 1989-07-05 | 1991-02-19 | Sharp Corp | アクティブマトリクス基板 |
| US5238872A (en) * | 1990-12-11 | 1993-08-24 | Samsung Semiconductor, Inc. | Barrier metal contact architecture |
| US5202274A (en) * | 1991-06-14 | 1993-04-13 | Samsung Electronics Co., Ltd. | Method of fabricating thin film transistor |
| US5728592A (en) * | 1992-10-09 | 1998-03-17 | Fujitsu Ltd. | Method for fabricating a thin film transistor matrix device |
| US6323071B1 (en) * | 1992-12-04 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor device |
| US5434104A (en) * | 1994-03-02 | 1995-07-18 | Vlsi Technology, Inc. | Method of using corrosion prohibiters in aluminum alloy films |
| JP3361922B2 (ja) * | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| US6037274A (en) * | 1995-02-17 | 2000-03-14 | Fujitsu Limited | Method for forming insulating film |
| US5990492A (en) * | 1995-05-30 | 1999-11-23 | Samsung Electronics Co., Ltd. | Self-aligned thin-film transistor for a liquid crystal display having source and drain electrodes of different material |
| US6281147B1 (en) * | 1995-11-10 | 2001-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Plasma CVD method |
| KR0175410B1 (ko) * | 1995-11-21 | 1999-02-01 | 김광호 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| US6071830A (en) * | 1996-04-17 | 2000-06-06 | Sony Corporation | Method of forming insulating film |
| GB9610878D0 (en) * | 1996-05-24 | 1996-07-31 | Philips Electronics Nv | Electronic device manufacture |
| JP3014334B2 (ja) * | 1996-11-29 | 2000-02-28 | キヤノン販売株式会社 | 半導体装置の製造方法 |
| US6120640A (en) * | 1996-12-19 | 2000-09-19 | Applied Materials, Inc. | Boron carbide parts and coatings in a plasma reactor |
| JP3276573B2 (ja) * | 1996-12-26 | 2002-04-22 | 三菱電機株式会社 | 液晶表示装置とこれに用いられる薄膜トランジスタの製造方法 |
| JP3324730B2 (ja) * | 1997-03-25 | 2002-09-17 | シャープ株式会社 | Tft基板およびその製造方法 |
| US5990986A (en) * | 1997-05-30 | 1999-11-23 | Samsung Electronics Co., Ltd. | Thin film transistor substrate for a liquid crystal display having buffer layers and a manufacturing method thereof |
| JP4027465B2 (ja) * | 1997-07-01 | 2007-12-26 | 株式会社半導体エネルギー研究所 | アクティブマトリクス型表示装置およびその製造方法 |
| US6274514B1 (en) * | 1999-06-21 | 2001-08-14 | Taiwan Semiconductor Manufacturing Company | HDP-CVD method for forming passivation layers with enhanced adhesion |
| US6508911B1 (en) * | 1999-08-16 | 2003-01-21 | Applied Materials Inc. | Diamond coated parts in a plasma reactor |
| US6230400B1 (en) * | 1999-09-17 | 2001-05-15 | George Tzanavaras | Method for forming interconnects |
| KR100390831B1 (ko) * | 2000-12-18 | 2003-07-10 | 주식회사 하이닉스반도체 | 플라즈마 원자층 증착법에 의한 탄탈륨옥사이드 유전막형성 방법 |
-
1998
- 1998-03-05 JP JP05372998A patent/JP4187819B2/ja not_active Expired - Fee Related
- 1998-03-13 TW TW087103751A patent/TW392361B/zh not_active IP Right Cessation
- 1998-03-13 US US09/041,674 patent/US6198132B1/en not_active Expired - Lifetime
- 1998-03-14 KR KR1019980008612A patent/KR100309966B1/ko not_active Expired - Fee Related
-
2001
- 2001-01-18 US US09/761,753 patent/US6808963B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9045831B2 (en) | 1999-07-22 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
| JP2003114443A (ja) * | 2001-09-28 | 2003-04-18 | Koninkl Philips Electronics Nv | 反射電極形成方法及び液晶表示装置 |
| JP2004177946A (ja) * | 2002-11-15 | 2004-06-24 | Nec Kagoshima Ltd | 液晶表示装置の製造方法 |
| US7517464B2 (en) | 2002-11-15 | 2009-04-14 | Nec Lcd Technologies, Ltd. | Method for manufacturing an LCD device |
| WO2012070530A1 (ja) * | 2010-11-26 | 2012-05-31 | シャープ株式会社 | 表示装置およびその製造方法 |
| JP2018011072A (ja) * | 2011-01-28 | 2018-01-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JPWO2012104902A1 (ja) * | 2011-01-31 | 2014-07-03 | 国立大学法人東北大学 | 半導体装置及びその製造方法 |
| US8941091B2 (en) | 2011-01-31 | 2015-01-27 | National University Corporation Tohoku University | Gate electrode comprising aluminum and zirconium |
| WO2012104902A1 (ja) * | 2011-01-31 | 2012-08-09 | 国立大学法人東北大学 | 半導体装置及びその製造方法 |
| JP2012124508A (ja) * | 2012-01-26 | 2012-06-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、液晶モジュール、電子機器及び配線 |
| JP2016219802A (ja) * | 2015-05-14 | 2016-12-22 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ及びそれを含む表示装置のバックプレーン基板 |
| US10636888B2 (en) | 2015-05-14 | 2020-04-28 | Lg Display Co., Ltd. | Thin film transistor and backplane substrate of a display device including the same |
| JP2020522875A (ja) * | 2017-06-08 | 2020-07-30 | 京東方科技集團股▲ふん▼有限公司Boe Technology Group Co.,Ltd. | アレイ基板及びその製造方法、表示パネルと表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6808963B2 (en) | 2004-10-26 |
| KR100309966B1 (ko) | 2002-06-27 |
| KR19980080260A (ko) | 1998-11-25 |
| US20010001482A1 (en) | 2001-05-24 |
| US6198132B1 (en) | 2001-03-06 |
| JP4187819B2 (ja) | 2008-11-26 |
| TW392361B (en) | 2000-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100309966B1 (ko) | 박막장치의제조방법및박막장치 | |
| US6534789B2 (en) | Thin film transistor matrix having TFT with LDD regions | |
| US5427962A (en) | Method of making a thin film transistor | |
| CN1081022A (zh) | 一种半导体器件及其制造方法 | |
| JP2000258799A (ja) | 液晶表示装置の製造方法 | |
| JP3094610B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3114303B2 (ja) | 薄膜トランジスタパネル及びその製造方法 | |
| JPH10189987A (ja) | 液晶表示装置とこれに用いられる薄膜トランジスタの製造方法 | |
| US12100711B2 (en) | Active matrix substrate and method for manufacturing same | |
| KR100208044B1 (ko) | 금속배선기판 및 그의 제조방법 | |
| JP4118209B2 (ja) | 半導体装置、その製造方法および回路の製造方法 | |
| JP3168648B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH0815733A (ja) | 薄膜トランジスタパネルとその製造方法 | |
| JP2000174280A (ja) | 絶縁ゲート型トランジスタおよびその製造方法 | |
| JPH10268345A (ja) | 液晶表示装置およびその製造方法 | |
| US5523187A (en) | Method for the fabrication of liquid crystal display device | |
| JPH05315615A (ja) | 薄膜トランジスタ | |
| JP3123231B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH11345975A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH11220134A (ja) | 半導体装置の製造方法 | |
| JP3104356B2 (ja) | 薄膜トランジスタパネルおよびその製造方法 | |
| JPH09223803A (ja) | 薄膜トランジスタの製造方法 | |
| JP3131853B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2008242086A (ja) | 電気光学装置製造方法 | |
| JPH09186101A (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050301 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080909 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080910 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110919 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120919 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130919 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |