JPH10321719A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極によるギャップを、低温でかつ十
分に埋め込むことができるとともに、その後の熱処理に
よっても分解等の変質をせず、接続孔間の絶縁性を保持
することができる層間絶縁膜を提供する。 【解決手段】 半導体基体１の主面上のゲート電極５
と、ゲート電極５と同時に形成される配線９とで形成さ
れるギャップを、第１絶縁膜１０上に形成された第２絶
縁膜１１で埋め込む。第２絶縁膜１１は、温度２５℃に
おいて粘性係数１００ｍＰａ・ｓ以下の流動性を有し、
少なくとも、シリコン、窒素および水素を含み、５５０
℃以下の酸素雰囲気においてＳｉ−Ｏ結合を形成する被
膜、たとえばポリシラザン（ペルヒドロポリシラザ
ン）、シラニミン、シラトランまたはオルガノペンタフ
ルオロシリケートを堆積し、これを熱処理することによ
り形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳＦＥＴのゲ
ート電極の間隔が極めて微細な高集積半導体集積回路装
置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の集積度が向上する
に従い、その素子間隔が狭くなり、ＣＭＩＳＦＥＴ（Co
mplementary-MISFET）を用いたロジック集積回路装置、
あるいは、ＤＲＡＭ（Dynamic Random Access Memory）
のメモリセルアレイ領域等において、ゲート電極間隔の
縮小が図られている。ゲート電極間隔の縮小はメモリ素
子の記憶容量およびチップ面積の縮小に直接影響するた
め、その縮小化の要求は強い。

【０００３】一般に、高集積ロジック集積回路装置やＤ
ＲＡＭのメモリセルアレイ領域においては、ゲート電極
はフォトリソグラフィの解像限界で規定される最小加工
寸法で加工される。このような微細な加工が施されたゲ
ート電極の直上の部材、たとえば第１層配線やＤＲＡＭ
におけるビット配線あるいは蓄積容量も最小加工寸法の
近傍で加工される。また、第１層配線あるいはビット配
線等と半導体基体とを接続するための接続孔もゲート電
極の加工精度に対応して最小加工寸法で加工される。

【０００４】このように、ゲート電極を覆う層間絶縁膜
への接続孔の開口、またはその層間絶縁膜上に形成され
る第１層配線等の部材の加工に高精度な加工性能が要求
されるため、層間絶縁膜の平坦性の確保が強く要求され
ることとなる。すなわち、被加工面である層間絶縁膜の
平坦性が悪い場合には、フォトリソグラフィの解像度が
低下し、十分な加工精度を確保することができないため
である。微細な加工を実現するための光源波長の短波長
化等により焦点深度が浅くなり、フォーカスマージンを
難くなっている現状においては特にその要求は強い。

【０００５】したがって、ゲート電極を覆う層間絶縁膜
には、ゲート電極によって形成される凹部を埋め込むた
めのギャップフィル特性が重要となる。

【０００６】従来、このようなギャップフィルを行うた
めの絶縁膜としては、たとえば、昭和６２年９月２９
日、日刊工業新聞社発行、「ＣＯＭＳデバイスハンドブ
ック」、ｐ２７９〜ｐ２８４に記載されているように、
ＰＳＧ（Phosposilicate Glass）膜またはＢＰＳＧ（Bo
ro-PhospoSilicate Glass)膜が知られている。

【０００７】

【発明が解決しようとする課題】ところが、本発明者ら
の検討の結果、前記のような高集積ロジック集積回路装
置やＤＲＡＭのメモリセルアレイ領域に形成されるＭＩ
ＳＦＥＴのゲート電極を埋め込むための層間絶縁膜にＰ
ＳＧ膜あるいはＢＰＳＧ膜を用いようとすると、今後の
微細化されたＭＩＳＦＥＴにおいては以下のような問題
があることを認識した。

【０００８】すなわち、ＰＳＧ膜あるいはＢＰＳＧ膜
は、リフローにより流動性を持たせて、従来の設計ルー
ル程度、すなわちμｍオーダーのゲート電極のギャップ
フィルを行うには問題は無いものの、ゲート電極が微細
化されその間隔が0.３μｍ程度まで狭くなった場合に
は、リフロー時のＰＳＧ膜あるいはＢＰＳＧ膜の粘性で
は十分でなく、満足なギャップフィルを行うことが困難
となる。この結果、ゲート電極間の凹部にボイド等を生
じ、半導体集積回路装置の所定の性能および信頼性を確
保することが難しくなる。

【０００９】また、ＰＳＧ膜あるいはＢＰＳＧ膜のリフ
ローを行うためには、８００℃、１０分、あるいは９０
０℃、数分程度の熱処理が必要であり、ＭＩＳＦＥＴの
ソース・ドレイン領域を構成する不純物半導体領域の不
純物分布に影響を与える可能性がある。半導体集積回路
装置が微細化され、ＭＩＳＦＥＴのチャネル間隔も狭く
なる今後の技術動向においては、不純物半導体領域の不
純物分布はより正確に制御される必要があり、その形成
後における熱処理により不純物の分布に影響を与えるこ
とは好ましくなく、顕著な場合にはシャロージャンクシ
ョンを形成したチャネル間にリークを生じる場合も発生
する。この結果、半導体集積回路装置の性能と信頼性を
低下する可能性がある。

【００１０】一方、ＭＩＳＦＥＴのソース・ドレイン領
域を構成する不純物半導体領域の不純物分布に影響を与
えることなく高平坦な絶縁膜を形成することができる技
術としてＳＯＧ膜を用いる技術が考えられるが、アルキ
ル基を含む有機シラン液を塗布した後４００℃程度の温
度でアニールして形成する従来の有機ＳＯＧ膜を、ＭＩ
ＳＦＥＴのゲート電極を覆う層間絶縁膜に用いることは
困難である。すなわち、有機ＳＯＧ膜は、その膜中にメ
チル基、エチル基等のアルキル基を含み、膜形成後の加
熱により前記アルキル基が分解されてしまうという性質
を有する。したがって、層間絶縁膜形成後にＰＳＧ膜等
をトラッピング膜として形成するときの加熱処理により
有機ＳＯＧ膜が分解され、その後の接続孔の開口および
接続孔開口後の酸洗浄により有機ＳＯＧ膜が過剰にエッ
チングされ、極端な場合にはサイドエッチングが発生し
て接続孔の間がつながってしまうこととなる。この結
果、接続孔間の絶縁性が保たれず、接続孔に形成される
接続部材間にリークが発生して半導体集積回路装置の正
常な動作を確保することができなくなる。また、そのよ
うな事態に至らずとも、半導体集積回路装置の信頼性を
著しく低下させることとなる。

【００１１】本発明の目的は、高集積ロジック集積回路
装置やＤＲＡＭのメモリセルアレイ領域に形成されるＭ
ＩＳＦＥＴのゲート電極によるギャップを十分に埋め込
むことができる層間絶縁膜を提供し、半導体集積回路装
置の性能と信頼性を向上することにある。

【００１２】また、本発明の他の目的は、高集積ロジッ
ク集積回路装置やＤＲＡＭのメモリセルアレイ領域に形
成されるＭＩＳＦＥＴのゲート電極によるギャップを、
ＭＩＳＦＥＴの不純物半導体領域の不純物分布を変化さ
せるような高温かつ長時間な熱処理を伴うことなく、十
分に埋め込むことができる層間絶縁膜の形成技術を提供
し、半導体集積回路装置の性能と信頼性を向上すること
にある。

【００１３】また、本発明のさらに他の目的は、高集積
ロジック集積回路装置やＤＲＡＭのメモリセルアレイ領
域に形成されるＭＩＳＦＥＴのゲート電極によるギャッ
プを、低温でかつ十分に埋め込むことができるととも
に、その後の熱処理によっても分解等の変質をせず、接
続孔間の絶縁性を保持することができる層間絶縁膜を提
供し、半導体集積回路装置の性能と信頼性を向上するこ
とにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】（１）本発明の半導体集積回路装置は、半
導体基体の主面にゲート絶縁膜を介して形成されたゲー
ト電極と、ゲート電極の両側の半導体基体の主面に形成
された不純物半導体領域とを有するＭＩＳＦＥＴを含
み、ＭＩＳＦＥＴの上層に形成され、かつ、半導体集積
回路装置の金属または金属化合物からなる配線層の下層
に形成された層間絶縁膜を有する半導体集積回路装置で
あって、その層間絶縁膜には、その下層形状により形成
された凹部を埋め込む絶縁膜を含み、その絶縁膜は、温
度２５℃における粘性係数が１００ｍＰａ・ｓ以下の流
動性を有する被膜を堆積し、その被膜の硬化によって形
成されたものである。

【００１７】このような半導体集積回路装置によれば、
層間絶縁膜に絶縁膜を含み、その絶縁膜が、温度２５℃
における粘性係数が１００ｍＰａ・ｓ以下の流動性を有
する被膜の堆積と、その被膜の硬化によって形成された
ものであるため、層間絶縁膜の下層形状により形成され
た凹部を十分に埋め込むことが可能である。すなわち、
凹部は、温度２５℃における粘性係数が１００ｍＰａ・
ｓ以下の被膜により十分な流動性をもって埋め込まれ、
これを硬化して絶縁膜を形成するため、凹部はほぼ完全
に埋め込まれることとなる。

【００１８】なお、絶縁膜は、ゲート電極を直接覆う絶
縁膜とすることができ、またはゲート電極の上面および
側面ならびに半導体基体の主面を覆う薄い絶縁膜を介し
て形成された絶縁膜とすることができる。

【００１９】このように、ゲート電極を直接覆う絶縁
膜、あるいは絶縁膜の一層を介してゲート電極を覆う絶
縁膜とすることにより、ゲート電極は絶縁膜によりほぼ
完全に埋め込まれ、その後の工程におけるフォトリソグ
ラフィのフォーカスマージンを向上して、層間絶縁膜の
開口する接続孔あるいは層間絶縁膜上に形成される第１
層配線等の部材の加工性能を向上することができる。こ
れにより、半導体集積回路装置の集積度を向上し、その
性能と信頼性を向上することができる。

【００２０】なお、ゲート電極および半導体基体と絶縁
膜との間に形成される絶縁膜は、たとえばシリコン窒化
膜を例示することができる。このようなシリコン窒化膜
を形成することにより、層間絶縁膜に開口する接続孔の
加工により、接続孔底面の半導体基体の過剰なエッチン
グを防止し、半導体集積回路装置の信頼性を向上するこ
とができる。

【００２１】（２）また、本発明の半導体集積回路装置
は、前記（１）記載の半導体集積回路装置であって、絶
縁膜の上層に不純物のトラッピング作用を有するパッシ
ベーション膜を有し、絶縁膜はパッシベーション膜の活
性化のための熱処理によって分解および密度の低下を著
しく生ずることが無いものである。

【００２２】このような半導体集積回路装置によれば、
絶縁膜がパッシベーション膜の活性化のための熱処理に
よって分解および密度の低下を著しく生ずることが無い
ものであるため、パッシベーション膜の形成後に接続孔
を開口し、その後酸洗浄等を施しても絶縁膜が浸食され
てボイド、サイドエッチ等による接続孔間のつながりを
生じることがない。この結果、接続孔間の絶縁性が保持
され、所定の性能および信頼性を具備した半導体集積回
路装置とすることができる。

【００２３】なお、パッシベーション膜としては、たと
えばＰＳＧ膜を例示することができ、熱処理の条件とし
ては、たとえば８００℃、１０秒を例示することができ
る。

【００２４】また、絶縁膜としては、主にＳｉ−Ｏ結合
を主骨格とするものであり、かつ、アルキル基を多く含
有するものでないものを例示することができる。このよ
うに絶縁膜が主にＳｉ−Ｏ結合を主骨格とする場合に
は、その結合力の強さから１０００℃程度の耐熱性を有
することができ、また、アルキル基を多く含有しないこ
とから、このようなアルキル基が熱分解されて、前記酸
洗浄の際のサイドエッチ等の原因となることもない。

【００２５】（３）また、前記（１）または（２）記載
の半導体集積回路装置において、前記被膜は、少なくと
も、シリコン、窒素および水素を含むものであり、酸素
を含む５５０℃以下の雰囲気においてＳｉ−Ｏ結合を形
成するものである。前記被膜を、このように少なくと
も、シリコン、窒素および水素を含み、酸素を含む５５
０℃以下の雰囲気においてＳｉ−Ｏ結合を形成するもの
とすることにより、絶縁膜を５５０℃以下の低温で形成
することができる。このように、低温で絶縁膜が形成で
きるため、ＭＩＳＦＥＴの不純物半導体領域の不純物分
布に影響を与えることがなく、半導体集積回路装置の微
細化および高集積化に対応することができ、かつ半導体
集積回路装置の性能および信頼性を向上することができ
る。なお、Ｓｉ−Ｏ結合は、酸素を含む雰囲気下での熱
処理により窒素または水素が酸素に置換して形成される
ものである。

【００２６】また、被膜には、さらにフッ素が含まれて
いてもよい。このようにフッ素を含むことにより低誘電
率の絶縁膜を形成することができ、その結果、層間絶縁
膜の誘電率を低下してゲート電極の浮遊容量を低減する
ことができる。これによりＭＩＳＦＥＴのゲート遅延時
間を短縮して半導体集積回路装置の動作速度性能を向上
することができる。

【００２７】なお、被膜の具体例としては、ポリシラザ
ン、シラニミン、シラトランまたはオルガノペンタフル
オロシリケートを例示することができる。これらの材料
を複数組み合わせることにより被膜を構成しても勿論良
い。

【００２８】（４）本発明の半導体集積回路装置の製造
方法は、前記した半導体集積回路装置の製造方法であっ
て、（ａ）半導体基体の主面上にゲート絶縁膜およびゲ
ート電極を形成し、ゲート電極の両側の半導体基体の主
面に不純物半導体領域を形成する工程、（ｂ）半導体基
体の主面上に、温度２５℃における粘性係数が１００ｍ
Ｐａ・ｓ以下であって、少なくともシリコン、窒素およ
び水素を含有し、酸素を含む５５０℃以下の雰囲気にお
いてＳｉ−Ｏ結合を形成する材料を含む流動性を有する
被膜を塗布する工程、（ｃ）被膜に熱処理またはプラズ
マ処理を施して硬化し、絶縁膜を形成する工程、（ｄ）
絶縁膜をＣＭＰ法により平坦化し、または、絶縁膜上に
シリコン酸化膜を堆積した後にシリコン酸化膜をＣＭＰ
法により平坦化する工程、（ｅ）平坦化された絶縁膜、
または、平坦化されたシリコン酸化膜上にパッシベーシ
ョン膜を堆積し、その活性化のための熱処理を施す工
程、（ｆ）不純物半導体領域上の、パッシベーション膜
および絶縁膜、または、パッシベーション膜、シリコン
酸化膜および絶縁膜に接続孔を開口し、後処理のための
酸洗浄を施す工程、（ｇ）接続孔に接続部材または接続
部材を含む配線を形成する工程、を有するものである。

【００２９】このような半導体集積回路装置の製造方法
によれば、前記した半導体集積回路装置を製造すること
ができる。

【００３０】また、（ｂ）工程において温度２５℃にお
ける粘性係数が１００ｍＰａ・ｓ以下であって、少なく
ともシリコン、窒素および水素を含有し、酸素を含む５
５０℃以下の雰囲気においてＳｉ−Ｏ結合を形成する材
料を含む流動性を有する被膜を塗布するため、（ａ）工
程において形成したゲート電極間のギャップを十分に埋
め込むことが可能である。

【００３１】また、少なくともシリコン、窒素および水
素を含有し、酸素を含む５５０℃以下の雰囲気において
Ｓｉ−Ｏ結合を形成する材料を含む流動性を有する被膜
を用いているため、絶縁膜の主骨格はＳｉ−Ｏ結合であ
り、十分な耐熱性を有する。そのため、（ｅ）工程にお
いてパッシベーション膜を堆積し、その活性化のための
熱処理を施しても絶縁膜がその熱処理により分解される
ことがなく、また、密度が低下することもない。その結
果、（ｆ）工程において接続孔を開口し、後処理のため
の酸洗浄を施した場合であっても、酸により絶縁膜が浸
食され、サイドエッチされることがなく、（ｇ）工程に
おける接続部材または接続部材を含む配線間にリークを
発生することもない。

【００３２】また、（ｃ）工程において被膜に熱処理ま
たはプラズマ処理を施して硬化する際には、熱処理の場
合でも５５０℃以下の温度で処理することができるた
め、不純物半導体領域の不純物分布に影響を与えること
がない。

【００３３】また、（ｄ）工程において絶縁膜あるいは
その上層に形成されたシリコン酸化膜をＣＭＰ法により
平坦化するため、層間絶縁膜に形成する接続孔あるいは
第１層配線等の部材を十分なフォーカスマージンで加工
することができ、半導体集積回路装置の微細加工に容易
に対応することができる。

【００３４】なお、（ｃ）工程における熱処理は、１０
０℃〜２５０℃の温度で、被膜に含まれる有機溶媒を除
去した後、酸素（Ｏ₂)または酸素および水（Ｈ₂ Ｏ）を
含む温度５５０℃以下の雰囲気で、被膜を構成する材料
の窒素および水素を酸素に置換してＳｉ−Ｏ結合を形成
することができる。この際、水は、前記置換反応の触媒
として用いることができる。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００３６】図１は、本発明の一実施の形態である半導
体集積回路装置の一例を示した断面図である。

【００３７】本実施の形態の半導体集積回路装置は、半
導体基体１の主面上に形成されたｎチャネルＭＩＳＦＥ
ＴＱｎとｐチャネルＭＩＳＦＥＴＱｐとを有するＣＭＩ
ＳＦＥＴ（Complementary-MISFET）を含むものである。

【００３８】半導体基体１は、たとえばｐ^- 形のシリコ
ン（Ｓｉ）単結晶からなり、その主面には浅溝２ａが形
成されている。また、浅溝２ａには、たとえば二酸化シ
リコン（ＳｉＯ₂)からなる素子分離用絶縁膜２ｂが埋め
込まれ、浅溝素子分離領域が形成されている。

【００３９】半導体基体１のｎチャネルＭＩＳＦＥＴＱ
ｎが形成される領域には、ｐウェル３ｐが形成されてい
る。ｐウェル３ｐには、たとえばｐ形不純物のホウ素が
導入されている。また、半導体基体１のｐチャネルＭＩ
ＳＦＥＴＱｐが形成される領域には、ｎウェル３ｎが形
成されている。ｎウェル３ｎには、たとえばｎ形不純物
のリンが導入されている。

【００４０】なお、ｐウェル３ｐおよびｎウェル３ｎに
は、ＭＩＳＦＥＴのしきい値制御層が形成されていても
よい。

【００４１】ｎチャネルＭＩＳＦＥＴＱｎは、素子分離
用絶縁膜２ｂで囲まれたｐウェル３ｐの活性領域上に形
成されている。また、ｎチャネルＭＩＳＦＥＴＱｎは、
ｐウェル３ｐの主面上に形成されたゲート絶縁膜４を介
して半導体基体１上に形成されたゲート電極５と、ゲー
ト電極５の両側のｐウェル３ｐに互いに離間して形成さ
れた一対のｎ形半導体領域６ｎとを有する。ｎ形半導体
領域６ｎはｎチャネルＭＩＳＦＥＴＱｎのソース・ドレ
イン領域を構成するものである。

【００４２】ゲート電極５は、たとえば多結晶シリコン
膜とすることができ、低抵抗化のための不純物が高濃度
に導入されていても良い。また、ゲート電極５の上部に
は、後に説明するサリサイド技術を用いてシリサイド層
７が形成されている。シリサイド層７は、たとえばタン
グステン、チタンあるいはコバルト等の金属とシリコン
との化合物であるシリサイド物とする。シリサイド層７
は、ゲート電極５を低抵抗化し、ゲート遅延時間等の短
縮を図ってＭＩＳＦＥＴの動作速度を向上し、半導体集
積回路装置の性能を向上するために設けられるものであ
る。なお、ここでは、ゲート電極５の低抵抗化のために
シリサイド層７を例示しているが、タングステン、チタ
ンあるいはコバルト等の金属または窒化チタン等の金属
化合物であっても良い。また、これらを組み合わせた多
層膜でも良い。

【００４３】また、ゲート電極５の側面にはサイドウォ
ールスペーサ８が形成されている。サイドウォールスペ
ーサ８として、たとえばシリコン酸化膜を例示できる
が、シリコン窒化膜であっても良い。

【００４４】ｎ形半導体領域６ｎは、ｎ形不純物が低濃
度に導入された低濃度ｎ形半導体領域６ｎａとｎ形不純
物が高濃度に導入された高濃度ｎ形半導体領域６ｎｂと
からなる。低濃度ｎ形半導体領域６ｎａはゲート電極５
に対して自己整合的に形成され、高濃度ｎ形半導体領域
６ｎｂはサイドウォールスペーサ８に対して自己整合的
に形成されている。すなわち、ｎ形半導体領域６ｎはい
わゆるＬＤＤ（Lightly Doped Drain)構造となってい
る。このようにＬＤＤ構造を採用することにより、ＭＩ
ＳＦＥＴの短チャネル効果を抑制してチャネル長を短く
し、半導体集積回路装置の性能を向上することが可能で
あるが、本発明はＬＤＤ構造を採用したものには限られ
ず、単一の不純物半導体領域を有するものであっても良
い。なお、低濃度ｎ形半導体領域６ｎａおよび高濃度ｎ
形半導体領域６ｎｂに導入される不純物として、リンあ
るいはヒ素を例示することができる。よりチャネル長を
短くしてＭＩＳＦＥＴのスイッチング速度を向上しよう
とする場合には低濃度ｎ形半導体領域６ｎａに熱拡散し
難いヒ素を導入することが望ましいが、リンを導入して
高耐圧なＭＩＳＦＥＴを形成するように意図しても良
い。

【００４５】また、高濃度ｎ形半導体領域６ｎｂの上部
には、先に説明したシリサイド層７が形成されている。
このシリサイド層７は、ゲート電極５の場合と同様にＭ
ＩＳＦＥＴのソース・ドレイン領域の低抵抗化を図るた
めに形成される。また、シリサイド層７に代えて金属あ
るいは金属化合物を用いても良いことはゲート電極５の
場合と同様である。

【００４６】ｐチャネルＭＩＳＦＥＴＱｐは、素子分離
用絶縁膜２ｂで囲まれたｎウェル３ｎの活性領域上に形
成されている。ｐチャネルＭＩＳＦＥＴＱｐは、不純物
の導電形を前記したｎチャネルＭＩＳＦＥＴＱｎと逆に
することにより同様の構成となるものである。したがっ
て、前記の説明と重複する部分については繰り返しの説
明は省略する。

【００４７】ｐチャネルＭＩＳＦＥＴＱｐは、ｎチャネ
ルＭＩＳＦＥＴＱｎと同様にゲート絶縁膜４、その上層
に形成されたゲート電極５およびゲート電極５の両側の
ｎウェル３ｎに互いに離間して形成された一対のｐ形半
導体領域６ｐとを有する。ｐ形半導体領域６ｐはｐチャ
ネルＭＩＳＦＥＴＱｐのソース・ドレイン領域を構成す
るものである。

【００４８】ゲート電極５、ゲート電極５の上部に形成
されるシリサイド層７、およびサイドウォールスペーサ
８についてはｎチャネルＭＩＳＦＥＴＱｎの場合と同様
であるため説明を省略する。

【００４９】ｐ形半導体領域６ｐは、ｐ形不純物が低濃
度に導入された低濃度ｐ形半導体領域６ｐａとｐ形不純
物が高濃度に導入された高濃度ｐ形半導体領域６ｐｂと
からなる。低濃度ｐ形半導体領域６ｐａはゲート電極５
に対して自己整合的に形成され、高濃度ｐ形半導体領域
６ｐｂはサイドウォールスペーサ８に対して自己整合的
に形成されている。すなわち、ｐ形半導体領域６ｐはｎ
チャネルＭＩＳＦＥＴＱｎの場合と同様にＬＤＤ構造を
採用している。低濃度ｐ形半導体領域６ｐａおよび高濃
度ｐ形半導体領域６ｐｂに導入される不純物としては、
ボロンを例示することができる。

【００５０】また、高濃度ｐ形半導体領域６ｐｂの上部
には、ｎチャネルＭＩＳＦＥＴＱｎの場合と同様にシリ
サイド層７が形成されている。

【００５１】素子分離用絶縁膜２ｂ上に、ゲート電極５
と同時に形成される配線９が形成されている。配線９
は、ゲート電極５と同様にその上部にシリサイド層７を
有し、その側面にはサイドウォールスペーサ８が形成さ
れている。

【００５２】ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネル
ＭＩＳＦＥＴＱｐおよび配線９を覆う第１絶縁膜１０が
半導体基体１上に形成されている。第１絶縁膜１０は、
後に説明する接続孔１４を自己整合的に開口する際のエ
ッチングストッパとして作用するとともに、接続孔１４
の開口の際の半導体基体１、特に素子分離用絶縁膜２ｂ
の過剰エッチングを防止する作用を有するものである。
その材料として、たとえばシリコン窒化膜とすることが
できる。なお、ここでは第１絶縁膜１０を設けている
が、これを形成せず、次に説明する第２絶縁膜１１を、
ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴ
Ｑｐおよび配線９上に直接形成しても良い。この場合で
あってもの本発明の効果を損なうことはない。

【００５３】第１絶縁膜１０上には、第２絶縁膜１１が
形成されている。第２絶縁膜１１は、ゲート電極５およ
び配線９によって形成された表面の凹凸形状を緩和する
ものであり、凹部すなわちギャップを埋め込むためのも
のである。

【００５４】第２絶縁膜１１は、後に説明するように、
温度２５℃における粘性係数が１００ｍＰａ・ｓ以下の
流動性を有する被膜を堆積し、これを硬化することによ
り形成される。温度２５℃において粘性係数が１００ｍ
Ｐａ・ｓ以下の被膜は、従来広く用いられているＢＰＳ
Ｇ膜あるいはＰＳＧ膜に比べ、格段に流動的であり、そ
の幅が0.３μｍ以下という極めて微細な加工により形成
されたゲート電極５および配線９による微細なギャップ
の間をも確実に埋め込むことが可能である。ちなみに、
ＢＰＳＧ膜およびＰＳＧ膜の粘性係数は、各々５５ＭＰ
ａ・ｓおよび３3.ＧＰａ・ｓと大きく、リフロー時でさ
えも１００ｍＰａ・ｓよりも大きいと考えられる。した
がって、前記のような被膜によればＢＰＳＧ膜あるいは
ＰＳＧ膜では埋め込むことができない微細なギャップを
確実に埋め込むことが可能である。この結果、第２絶縁
膜１１ではギャップの底部等にボイド等を発生すること
がなく、半導体集積回路装置の信頼性を向上することが
できる。

【００５５】また、前記被膜は、２５℃という低温で堆
積され、その後の硬化も後に説明するように５５０℃以
下の温度で行うことができるものであり、第２絶縁膜１
１の形成によりｎ形およびｐ形半導体領域６ｎ，６ｐの
不純物分布に影響を与えることがない。これによりＭＩ
ＳＦＥＴを設計で意図したとおりに正確に形成して半導
体集積回路装置の性能と信頼性を向上することができ
る。

【００５６】また、第２絶縁膜１１は、その主骨格をＳ
ｉ−Ｏ結合とするものであり、メチル基（−ＣＨ₃)ある
いはエチル基（−Ｃ₂ Ｈ₅)等のアルキル基を多く含まな
いものである。このようにＳｉ−Ｏ結合を主とすること
により耐熱性を良くするとともに、アルキル基を多く含
まないことにより耐熱性の向上、つまり第２絶縁膜１１
の加熱によるアルキル基の分解およびその後の酸洗浄に
よる分解したアルキル基の除去が行われない。これは、
後に説明するトラッピング作用を有するパッシベーショ
ン膜の熱処理と、その後の接続孔１４の開口後の酸洗浄
により第２絶縁膜１１が過剰にエッチングされたりサイ
ドエッチが進まないことを意味する。これにより、半導
体集積回路装置に所定の性能を発現させ、信頼性を向上
することができる。

【００５７】上記のような第２絶縁膜１１を形成できる
温度２５℃における粘性係数が１００ｍＰａ・ｓ以下の
流動性を有する被膜としては、少なくとも、シリコン、
窒素および水素を含み、酸素を含む５５０℃以下の雰囲
気においてＳｉ−Ｏ結合を形成するもの、具体的にはポ
リシラザン（ペルヒドロポリシラザン）、シラニミン、
シラトランまたはオルガノペンタフルオロシリケートを
例示することができる。また、第２絶縁膜１１はこれら
複数の膜を積層して構成したものであっても良い。

【００５８】また、第２絶縁膜１１には、フッ素を含め
ることもできる。この場合には、フッ素の作用により第
２絶縁膜１１の誘電率を低減することができ、ＭＩＳＦ
ＥＴの各部の浮遊容量を低減して半導体集積回路装置の
高速応答性能を向上することができる。

【００５９】第２絶縁膜１１上には、第３絶縁膜１２が
形成されている。第３絶縁膜１２は、たとえばＴＥＯＳ
（テトラメトキシシラン）を原料ガスとするＣＶＤ法に
より形成されたシリコン酸化膜とすることができる。ま
た、第３絶縁膜１２は、たとえばＣＭＰ法により平坦化
されても良い。この場合、第３絶縁膜１２のＣＭＰ法に
よる平坦化は、第２絶縁膜１１があらかじめ、ある程度
平坦に形成されているため、ＣＭＰ法による研磨前の第
３絶縁膜１２の膜厚を薄くすることができ、また、孤立
した凸部の発生を抑制し、そのような孤立した凸部に起
因するディッシングを防止してグローバルな平坦化を実
現することが可能となる。

【００６０】第３絶縁膜１２上には、不純物のトラッピ
ング作用を有するパッシベーション膜１３が形成されて
いる。パッシベーション膜１３は、たとえばＰＳＧ膜と
することができる。パッシベーション膜１３をＰＳＧ膜
とした場合には、シリコン酸化膜中のリン原子の活性化
のために熱処理が行われる。この熱処理は、たとえばＲ
ＴＡ（Rapid Thermal Anneal）法により８００℃、１０
秒で行うことができる。従来の有機ＳＯＧ膜では、十分
な耐熱性がなく、このような熱処理が行われた場合、有
機ＳＯＧ膜に含まれるアルキル基の分解およびそのアル
キル基の除去による密度の低下が発生する。そのため、
有機ＳＯＧ膜をゲート電極５と配線９の埋め込みのため
に第２絶縁膜１１に相当する部分に用いることができな
かったが、本発明では、第２絶縁膜１１が、十分な耐熱
性を有し、前記の程度の熱処理では分解およびに密度の
低下を生じないものであるため、これをギャップフィル
に用いることができる。

【００６１】ｎ形およびｐ形半導体領域６ｎ，６ｐの上
層のパッシベーション膜１３、第３絶縁膜１２、第２絶
縁膜１１および第１絶縁膜１０には、接続孔１４が開口
され、接続孔１４内およびパッシベーション膜１３上に
は配線１５が形成されている。接続孔１４の底面ではｎ
形およびｐ形半導体領域６ｎ，６ｐ内のシリサイド層７
と配線１５とが接続されている。

【００６２】配線１５は、第１配線層１５ａと第２配線
層１５ｂとを有し、第１配線層１５ａは、接続孔１４の
内面に接して形成される。第１配線層１５ａは、たとえ
ばＣＶＤ法あるいはスパッタ法により形成された窒化チ
タン、タンタルまたはタングステンその他の金属膜とす
ることができる。第１配線層１５ａは、第２配線層１５
ｂの密着性を改善するため、あるいは、エレクトロマイ
グレーションの抑制のために形成されるものである。第
２配線層１５ｂは、第１配線層１５ａ上に形成され、た
とえばＣＶＤ法あるいはスパッタ法により形成された窒
化チタン、タンタルまたはタングステンその他の金属膜
とすることができる。

【００６３】配線１５上には絶縁膜１６が形成されてい
る。絶縁膜１６は、たとえばＣＶＤ法により形成された
シリコン酸化膜とすることができるが、ＰＳＧ膜、ＢＰ
ＳＧ膜あるいは有機ＳＯＧ膜であっても良い。また、上
記第２絶縁膜１１と同じ材料からなるシリコン酸化膜を
用いても良い。なお、図示はしないが、絶縁膜１６上に
さらに配線を形成し、多層配線構造としても良い。

【００６４】次に、本実施の形態の半導体集積回路装置
の製造方法を図２〜図１３を用いて説明する。図２〜図
１３は、本実施の形態の半導体集積回路装置の製造方法
の一例を工程順に示した断面図である。

【００６５】まず、図２に示すように、半導体基体１の
所定領域に浅溝素子分離領域を形成する。浅溝素子分離
領域は、半導体基体１の主面に図示しない酸化シリコン
膜および窒化シリコン膜を順次形成する。そしてフォト
レジスト等により浅溝２ａの形成領域の前記酸化シリコ
ン膜と窒化シリコン膜とを除去した後、半導体基体１を
深さ方向にたとえば0.３〜0.４μｍの溝を形成する。次
に前記窒化シリコン膜を酸化マスクとして前記溝の側面
と底面に熱酸化シリコン（図示せず）を形成する。そし
て、ＣＶＤ（Chemical Vapor Deposition)法により半導
体基体１の全面にシリコン酸化膜を堆積した後に、ＣＭ
Ｐ（Chemical Mechanical Polishing)法あるいはドライ
エッチング法により浅溝２ａ以外の領域の前記シリコン
酸化膜を除去して、浅溝２ａにシリコン酸化膜を選択的
に埋め込む。

【００６６】なお、酸化性雰囲気で素子分離用絶縁膜２
ｂのデンシファイを行うことが好ましい。そして、前記
窒化シリコン膜を熱リン酸により除去し、素子分離用絶
縁膜２ｂを形成する。この際、素子分離用絶縁膜２ｂも
熱リン酸により若干エッチングされて半導体基体１の活
性領域よりも低くなる。これによりゲート電極５のパタ
ーニングが良好となり、ＭＩＳＦＥＴの性能を向上する
ことができる。

【００６７】さらに、フォトレジストをマスクにして、
ｎ形不純物たとえばリンをイオン注入により半導体基体
１のｎウェル３ｎが形成される領域に導入し、次いで、
上記フォトレジストを除去した後に、ｐ形不純物たとえ
ばボロンをイオン注入により半導体基体１のｐウェル３
ｐが形成される領域に導入する。その後、上記フォトレ
ジストを除去し、半導体基体１に熱拡散処理を施すこと
によりｎウェル３ｎおよびｐウェル３ｐを形成する。

【００６８】なお、ここで、チャネル領域での不純物濃
度を最適化して所望のしきい値電圧を得るために、しき
い値電圧制御層を設けても良い。

【００６９】次に、図３に示すように、半導体基体１の
表面にゲート絶縁膜４を形成する。このゲート絶縁膜４
は熱酸化法で形成され、その膜厚は約７ｎｍとすること
ができる。さらに、半導体基体１の全面にリンが導入さ
れた多結晶シリコン膜をＣＶＤ法を用いて堆積し、この
多結晶シリコン膜をパターニングしてゲート電極５を形
成する。

【００７０】また、ゲート電極５およびフォトレジスト
をマスクにして、ｎチャネルＭＩＳＦＥＴＱｎが形成さ
れる領域のｐウェル３ｐの主面にｎ形不純物たとえばヒ
素をイオン注入する。さらに上記フォトレジストを除去
した後、ゲート電極５およびフォトレジストをマスクに
してｐチャネルＭＩＳＦＥＴＱｐが形成される領域のｎ
ウェル３ｎの主面にｐ形不純物たとえばボロン（ＢＦ₂)
をイオン注入する。これら不純物を引き伸ばし拡散する
ことにより、ｎチャネルＭＩＳＦＥＴＱｎの低濃度ｎ形
半導体領域６ｎａおよびｐチャネルＭＩＳＦＥＴＱｐの
低濃度ｐ形半導体領域６ｐａを形成する。なお、高耐圧
用のｎ形ＭＩＳＦＥＴを形成する場合には低濃度ｎ形半
導体領域６ｎａにリンを注入することができる。また、
ｐチャネルＭＩＳＦＥＴＱｐにパンチスルーストッパを
設けても良い。この場合には低濃度ｐ形半導体領域６ｐ
ａの下部にヒ素を注入することができる。

【００７１】次に、図４に示すように、サイドウォール
スペーサ８を形成する。サイドウォールスペーサ８の形
成は、図示しないシリコン酸化膜を半導体基体１の全面
に堆積し、このシリコン酸化膜を異方性エッチングによ
りエッチングして形成することができる。

【００７２】また、ゲート電極５およびサイドウォール
スペーサ８ならびにフォトレジストをマスクにして、ｎ
チャネルＭＩＳＦＥＴＱｎが形成される領域にｎ形不純
物たとえばヒ素およびリンをイオン注入する。さらに上
記フォトレジストを除去した後、ゲート電極５およびサ
イドウォールスペーサ８ならびにフォトレジストをマス
クにして、ｐチャネルＭＩＳＦＥＴＱｐが形成される領
域にｐ形不純物たとえばボロン（ＢＦ₂)をイオン注入す
る。上記フォトレジストを除去した後、不純物を引き伸
ばし拡散することにより、ｎチャネルＭＩＳＦＥＴＱｎ
の高濃度ｎ形半導体領域６ｎｂおよびｐチャネルＭＩＳ
ＦＥＴＱｐの高濃度ｐ形半導体領域６ｐｂを形成する。

【００７３】次に、図５に示すように、シリサイド層７
を形成する。シリサイド層７は公知のサリサイド技術を
用いることができる。すなわち、半導体基体１の全面に
たとえばタングステン膜を堆積し、第１の熱処理を行
う。この第１の熱処理によりタングステンとシリコンが
露出した領域つまりゲート電極５の上面と高濃度ｎ形半
導体領域６ｎｂおよび高濃度ｐ形半導体領域６ｐｂの表
面でシリサイド反応が進行する。次に未反応のタングス
テン膜を除去する。これによりシリコンが露出した領域
以外のタングステン膜が除去される。さらに半導体基体
１に第２の熱処理を行い、シリサイド反応を完結させ
る。この第２の熱処理によりシリサイド層７を低抵抗化
することができる。なお、タングステン膜の他に、チタ
ンあるいはコバルト等の他の金属膜を用いることもでき
る。

【００７４】次に、図６に示すように、第１絶縁膜１０
を堆積する。第１絶縁膜１０は、たとえばシリコン窒化
膜とすることができる。シリコン窒化膜は、たとえばＣ
ＶＤ法により堆積することができ、その膜厚はたとえば
８０ｎｍとすることができる。この第１絶縁膜１０は、
後に説明する接続孔１４の開口の工程において半導体基
体１の過剰エッチングを防止することができる効果を有
するものである。

【００７５】次に、図７に示すように、第２絶縁膜１１
を形成する。第２絶縁膜１１の形成は、室温において流
動性を有する被膜の堆積と２段階の熱処理とを伴う。

【００７６】すなわち、まず、室温において流動性を有
する被膜を堆積する。この被膜は前記したとおり温度２
５℃において粘性係数１００ｍＰａ・ｓ以下の流動性を
有するものであり、また、少なくとも、シリコン、窒素
および水素を含み、酸素を含む５５０℃以下の雰囲気に
おいてＳｉ−Ｏ結合を形成するものとする。具体的に
は、ポリシラザン（ペルヒドロポリシラザン）、シラニ
ミン、シラトランまたはオルガノペンタフルオロシリケ
ートを例示することができる。このように室温において
十分な流動性を有する被膜を堆積するため、従来の有機
ＳＯＧ膜と同様にゲート電極５および配線９により形成
された微細なギャップを完全に埋め込むことが可能であ
る。なお、これらの材料は有機溶媒と混合されることに
より前記の流動性を得るようにしているものである。

【００７７】次に、前記被膜に、１００℃〜２５０℃の
温度で第１の熱処理を施し、有機溶媒を蒸発させる。さ
らに第２の熱処理を５５０℃以下の温度、たとえば４０
０℃で行って前記被膜を硬化し、第２絶縁膜１１を形成
する。この第２の熱処理は酸素を含んだ雰囲気、たとえ
ば酸素と水を含んだ雰囲気で行う。この水の存在によ
り、水が触媒となって窒素および水素が酸素に置換し、
熱的に強固なＳｉ−Ｏ結合が形成される。このようにし
て形成された第２絶縁膜１１は、Ｓｉ−Ｏ結合を主骨格
とするものであり、アルキル基を多く含まない。そのた
め、従来の有機ＳＯＧとは異なり高い耐熱性を有するも
のとなる。すなわち、後に説明するように接続孔１４の
開口とその後の酸洗浄によっても第２絶縁膜１１は過剰
にエッチングされず、サイドエッチ等を生じない。その
結果、接続孔１４に形成される配線１５間にリークが生
じる恐れはない。なお、熱処理にはＲＴＡ（Rapid Ther
malAnnealing)法を用いることができる。

【００７８】また、第１および第２の熱処理は比較的低
温度で行われるため、先に形成したｎ形およびｐ形半導
体領域６ｎ，６ｐの不純物分布に影響を与えることがな
い。

【００７９】なお、温度２５℃において粘性係数１００
ｍＰａ・ｓ以下の流動性を有する被膜にペルヒドロポリ
シラザンを用いた場合に、前記第２の熱処理により第２
絶縁膜１１が形成される様子を図１５に示す。図１５
は、ペルヒドロポリシラザンが堆積され第１の熱処理を
施された後の化学構造と第２の熱処理を施された後の化
学構造とを対比して示した概念図である。ペルヒドロポ
リシラザンの窒素および水素が水を触媒として酸素に置
き換えられる様子が示されている。

【００８０】また、このようにして形成されたペルヒド
ロポリシラザンを出発原料とする第２絶縁膜１１の膜特
性の分析結果を図１６〜図１８に示す。

【００８１】図１６は、第２絶縁膜１１の膜ストレス特
性を熱処理温度に対して示したグラフであり、比較のた
めオゾン−ＴＥＯＳ酸化膜とともに示したものである。
第２絶縁膜１１の膜ストレス特性は、オゾン−ＴＥＯＳ
酸化膜と同様な特性を示し、機械的あるいは構造的に両
者は同様な特性を有するものであることがわかる。

【００８２】図１７は、第２絶縁膜１１のバッファード
フッ酸エッチレートとＣＭＰ研磨レートとを熱処理温度
に対して示したグラフである。また、比較のためにプラ
ズマＴＥＯＳ酸化膜のバッファードフッ酸エッチレート
とＣＭＰ研磨レートとを示している。ＣＭＰ研磨レート
については熱処理温度に依存せず、ほぼプラズマＴＥＯ
Ｓ酸化膜の研磨レートと同じであり、バッファードフッ
酸エッチレートについては熱処理温度が高くなるにした
がい低下する傾向を示し、９００℃においてはプラズマ
ＴＥＯＳ酸化膜の値とほぼ同一になる。このことから、
第２絶縁膜１１は、低温で熱処理されたものについては
プラズマＴＥＯＳ酸化膜と比較して若干化学的耐性が劣
るものの、高温で熱処理されたものについては化学的に
もプラズマＴＥＯＳ酸化膜と同様の特性を有する被膜で
あることがわかる。

【００８３】図１８は、第２絶縁膜１１の熱分析（ＴＤ
Ｓ;Thermal Disorption Spectroscopy）結果を、特に水
分子および水素分子について示したグラフであり、
（ａ）は、熱処理なしの場合、（ｂ）は８００℃で熱処
理した場合を示す。（ａ）の熱処理なしの場合には、吸
着水の離脱によるピークＰ１の他に４００℃〜５００℃
の間にピークｐ２が観測され、また、温度の上昇ととも
に水素の離脱が観測される。一方、（ｂ）の熱処理をし
た場合には、吸着水の離脱によるピークＰ１の他には水
のピークは観測されず、また、温度が上昇しても水素の
離脱はさほど大きくはない。この結果から、８００℃に
よる熱処理によって形成された第２絶縁膜１１は、８０
０℃近傍まで熱的に安定であると考えることができる。

【００８４】このような分析結果から、第２絶縁膜１１
は、機械的、化学的あるいは熱的な物性においてオゾン
ＴＥＯＳ酸化膜あるいはプラズマＴＥＯＳ酸化膜とほぼ
同様な特性を有するものであり、十分な耐熱性、化学的
安定性、機械的強度を備えているものと考えることがで
きる。したがって、ゲート電極５および配線９を覆う絶
縁膜のように、ギャップ埋め込み特性が要求されるとと
もに、耐熱性をも要求される部位に第２絶縁膜１１を適
用することが可能であることを示しており、さらに、従
来オゾンＴＥＯＳ酸化膜あるいはプラズマＴＥＯＳ酸化
膜が用いられていた部位に本実施の形態のような第２絶
縁膜１１を適用することが可能であることを示唆してい
る。

【００８５】なお、第２絶縁膜１１の硬化は、熱処理に
よるものに限られず、たとえばプラズマ処理により硬化
しても良い。

【００８６】次に、図８に示すように、第３絶縁膜１２
を第２絶縁膜１１上に堆積する。第３絶縁膜１２は、Ｔ
ＥＯＳを用いてＣＶＤ法で形成したシリコン酸化膜を例
示することができる。

【００８７】次に、図９に示すように、第３絶縁膜１２
の表面をＣＭＰ法により研磨し、表面を平坦化する。こ
のように平坦化することにより、絶縁膜への接続孔の開
口、あるいは絶縁膜上に形成される配線等の加工の際の
フォトリソグラフィにおいて、フォーカスマージンを増
し、更なる微細化に対応することが可能である。なお、
第３絶縁膜１２を設けないで、第２絶縁膜１１を厚く形
成してもよい。

【００８８】次に、図１０に示すように、パッシベーシ
ョン膜１３を堆積する。パッシベーション膜１３は、Ｐ
ＳＧ膜とすることができる。また、パッシベーション膜
１３は、そのトラッピング作用を発現させるために膜中
のリンを活性化する必要があり、８００℃１０秒程度の
アニールを必要とする。この際のアニールにはＲＴＡ法
を用いることができる。なお、このアニールによっては
第２絶縁膜１１は分解されず、また、その密度の減少も
起こらない。この点、従来の有機ＳＯＧを第２絶縁膜１
１を適用した部位に適用すればその分解および密度の低
下が避けら得ない点と顕著に相違する。

【００８９】次に、図１１に示すように、接続孔１４を
形成する。接続孔１４の形成には、公知のフォトリソグ
ラフィ技術および異方性エッチング技術を用いることが
できる。なお、本実施の形態では、シリコン窒化膜から
なる第１絶縁膜１０を設けているため、この接続孔１４
の形成工程は２段階のエッチング工程により行うことが
できる。すなわち、第１のエッチング工程においては、
シリコン窒化膜がエッチングされにくい条件でエッチン
グを行い、第１絶縁膜１０の表面までエッチングを行
う。この際、第１絶縁膜１０はエッチストッパとして作
用し、十分なオーバーエッチングを行ってもエッチング
は第１絶縁膜１０の表面でストップする。次に、第２の
エッチング工程においてシリコン窒化膜がエッチングさ
れる条件でエッチングを行う。この際、十分なオーバー
エッチングを行っても、第１絶縁膜１０の膜厚が薄いた
めその下地がオーバーエッチングされる量は少なく、プ
ロセス上無視できるレベルに抑えることができる。この
ようにしてプロセスマージンを十分にとれる状態で接続
孔１４を開口できるため、半導体集積回路装置の微細化
への対応および半導体集積回路装置の信頼性の向上を図
ることができる。

【００９０】また、接続孔１４の開口の後、エッチング
の後処理としてたとえばフッ酸等による酸洗浄が行われ
る。この際、第２絶縁膜１１は化学的にも安定であり、
また、先のパッシベーション膜１３の活性化のためのア
ニール時に分解等が起こっていないため、過剰にエッチ
ングされたり、隣接する接続孔１４間でのサイドエッチ
等が発生したりしない。この点、従来の有機ＳＯＧを第
２絶縁膜１１を適用した部位に適用すれば過剰エッチン
グおよびサイドエッチが避けられず、当該部位に適用で
きなかった点と顕著に相違する。

【００９１】次に、図１２に示すように、半導体基体１
の全面に第１配線層１５ａを堆積する。さらに図１３に
示すように、第２配線層１５ｂを堆積する。第１配線層
１５ａおよび第２配線層１５ｂの堆積には公知のスパッ
タ法またはＣＶＤ法を用いることができる。

【００９２】最後に、第１配線層１５ａおよび第２配線
層１５ｂをパターニングして配線１５を形成し、さらに
絶縁膜１６を堆積して図１に示す半導体集積回路装置が
ほぼ完成する。なお、配線１５の形成に際しては、接続
孔１４内の特に第２絶縁膜１１にサイドエッチ等が生じ
ていないため、配線１５間のショート等の発生はなく、
確実に半導体集積回路装置の機能を実現できる配線１５
が形成できる。また、絶縁膜１６には公知のＣＶＤ法を
用いることができる。

【００９３】本実施の形態の半導体集積回路装置および
その製造方法によれば、微細にパターニングされたゲー
ト電極５および配線９により形成された微細なギャップ
であっても第２絶縁膜１１により完全に埋め込むことが
可能であり、しかも、その埋め込みは５５０℃以下とい
う比較的低温度で行うことができる。このため、ＢＰＳ
Ｇ膜等では埋め込むことが困難であった微細なギャップ
を埋め込むことが可能であるばかりでなく、リフロー等
の高温処理を必要としないためｎ形およびｐ形半導体領
域６ｎ，６ｐの不純物分布に影響を与えず、さらなる微
細加工にも対応することができる技術とすることができ
る。

【００９４】また、第２絶縁膜１１は、機械的、化学的
および熱的物性においてオゾンＴＥＯＳ酸化膜あるいは
プラズマＴＥＯＳ酸化膜と同等の性能を有したものであ
り、その後の高温熱処理が避けられない部位にも適用で
きるものである。これにより、接続孔１４の開口後に行
われる酸洗浄においてもサイドエッチ等を生じず、配線
１５間のショートを防止して半導体集積回路装置の機能
を完全に実現することが可能となる。

【００９５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００９６】たとえば、本実施の形態では、温度２５℃
における粘性係数が１００ｍＰａ・ｓ以下の流動性を有
する被膜から形成される絶縁膜を、ＣＭＩＳＦＥＴ構造
を有する半導体集積回路装置に適用した場合について説
明したが、図１４に示すようなＤＲＡＭに適用しても良
い。この場合、ＤＲＡＭを構成する選択ＭＩＳＦＥＴＱ
ｔのゲート電極であるワード線ＷＬおよび周辺回路のＭ
ＩＳＦＥＴＱ１，Ｑ２のゲート電極１７を埋め込む絶縁
膜１８に適用しても良く、また、ビット線ＢＬを埋め込
む絶縁膜１９に適用しても良い。さらに蓄積容量ＳＮを
埋め込む絶縁膜２０にも適用することができる。このよ
うな部位は従来ＢＰＳＧ膜あるいは有機ＳＯＧ膜が用い
られていたところであるが、本実施の形態の第２絶縁膜
１１と同様の絶縁膜を用いれば、ＢＰＳＧ膜のような高
温度の熱処理を必要としないため、その下層に金属膜等
を積極的に利用することができるようになる。また、有
機ＳＯＧ膜を用いた場合には接続孔を開口する際の他の
絶縁膜とのエッチレートの相違が顕著であったが、本実
施の形態の第２絶縁膜１１と同様の絶縁膜を用いれば、
そのようなエッチレートの相違はなく、安定したプロセ
スで接続孔を開口することができる。

【００９７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００９８】（１）高集積ロジック集積回路装置やＤＲ
ＡＭのメモリセルアレイ領域に形成されるＭＩＳＦＥＴ
のゲート電極によるギャップを十分に埋め込むことがで
きる層間絶縁膜を提供し、半導体集積回路装置の性能と
信頼性を向上することができる。

【００９９】（２）高集積ロジック集積回路装置やＤＲ
ＡＭのメモリセルアレイ領域に形成されるＭＩＳＦＥＴ
のゲート電極によるギャップを、ＭＩＳＦＥＴの不純物
半導体領域の不純物分布を変化させるような高温かつ長
時間な熱処理を伴うことなく、十分に埋め込むことがで
きる層間絶縁膜の形成技術を提供し、半導体集積回路装
置の性能と信頼性を向上することができる。

【０１００】（３）高集積ロジック集積回路装置やＤＲ
ＡＭのメモリセルアレイ領域に形成されるＭＩＳＦＥＴ
のゲート電極によるギャップを、低温でかつ十分に埋め
込むことができるとともに、その後の熱処理によっても
分解等の変質をせず、接続孔間の絶縁性を保持すること
ができる層間絶縁膜を提供し、半導体集積回路装置の性
能と信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の一例を示した断面図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法の一例を工程順に示した断面図である。

【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した断面図である。

【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した断面図である。

【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した断面図である。

【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法の一例を工程順に示した断面図である。

【図１４】本発明の一実施の形態である半導体集積回路
装置の他の例を示した断面図である。

【図１５】ペルヒドロポリシラザンが堆積され第１の熱
処理を施された後の化学構造と第２の熱処理を施された
後の化学構造とを対比して示した概念図である。

【図１６】第２絶縁膜の膜ストレス特性を熱処理温度に
対して示したグラフである。

【図１７】第２絶縁膜のバッファードフッ酸エッチレー
トとＣＭＰ研磨レートとを熱処理温度に対して示したグ
ラフである。

【図１８】第２絶縁膜の熱分析結果を、特に水分子およ
び水素分子について示したグラフであり、（ａ）は、熱
処理なしの場合、（ｂ）は８００℃で熱処理した場合を
示す。

【符号の説明】

１ 半導体基体 ２ａ 浅溝 ２ｂ 素子分離用絶縁膜 ３ｎ ｎウェル ３ｐ ｐウェル ４ ゲート絶縁膜 ５ ゲート電極 ６ｎ ｎ形半導体領域 ６ｎａ 低濃度ｎ形半導体領域 ６ｎｂ 高濃度ｎ形半導体領域 ６ｐ ｐ形半導体領域 ６ｐａ 低濃度ｐ形半導体領域 ６ｐｂ 高濃度ｐ形半導体領域 ７ シリサイド層 ８ サイドウォールスペーサ ９ 配線 １０ 第１絶縁膜 １１ 第２絶縁膜 １２ 第３絶縁膜 １３ パッシベーション膜 １４ 接続孔 １５ 配線 １５ａ 第１配線層 １５ｂ 第２配線層 １６ 絶縁膜 １７ ゲート電極 １８ 絶縁膜 １９ 絶縁膜 ２０ 絶縁膜 ＢＬ ビット線 ＳＮ 蓄積容量 ＷＬ ワード線 Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ Ｑｔ 選択ＭＩＳＦＥＴ

フロントページの続き (72)発明者 熊内 隆宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基体の主面にゲート絶縁膜を介し
   て形成されたゲート電極と、前記ゲート電極の両側の前
   記半導体基体の主面に形成された不純物半導体領域とを
   有するＭＩＳＦＥＴを含み、前記ＭＩＳＦＥＴの上層に
   形成され、かつ、前記半導体集積回路装置の金属または
   金属化合物からなる配線層の下層に形成された層間絶縁
   膜を有する半導体集積回路装置であって、 前記層間絶縁膜には、その下層形状により形成された凹
   部を埋め込む絶縁膜を含み、前記絶縁膜は、温度２５℃
   における粘性係数が１００ｍＰａ・ｓ以下の流動性を有
   する被膜を堆積し、前記被膜の硬化によって形成された
   ものであることを特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、 前記絶縁膜は、前記ゲート電極を直接覆う絶縁膜である
   第１の構成、または前記ゲート電極の上面および側面な
   らびに前記半導体基体の主面を覆う薄い絶縁膜を介して
   形成された絶縁膜である第２の構成、の何れかの構成を
   有することを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１または２記載の半導体集積回路
   装置であって、 前記半導体集積回路装置は、前記絶縁膜の上層に不純物
   のトラッピング作用を有するパッシベーション膜を有
   し、前記絶縁膜は、前記パッシベーション膜の活性化の
   ための熱処理により、その分解およびその密度の低下を
   著しく生ずることが無いものであることを特徴とする半
   導体集積回路装置。
4. 【請求項４】 請求項３記載の半導体集積回路装置であ
   って、 前記絶縁膜は、主にＳｉ−Ｏ結合を主骨格とするもので
   あり、かつ、アルキル基を多く含有するものでないこと
   を特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   集積回路装置であって、 前記被膜は、少なくとも、シリコン、窒素および水素を
   含むものであり、酸素を含む５５０℃以下の雰囲気にお
   いてＳｉ−Ｏ結合を形成するものであることを特徴とす
   る半導体集積回路装置。
6. 【請求項６】 請求項５記載の半導体集積回路装置であ
   って、 前記被膜には、さらにフッ素が含まれていることを特徴
   とする半導体集積回路装置。
7. 【請求項７】 請求項５または６記載の半導体集積回路
   装置であって、 前記被膜は、ポリシラザン、シラニミン、シラトランま
   たはオルガノペンタフルオロシリケートから選択される
   １つまたは複数の材料を含むことを特徴とする半導体集
   積回路装置。
8. 【請求項８】 （ａ）半導体基体の主面上に前記ゲート
   絶縁膜および前記ゲート電極を形成し、前記ゲート電極
   の両側の前記半導体基体の主面に前記不純物半導体領域
   を形成する工程、 （ｂ）前記半導体基体の主面上に、温度２５℃における
   粘性係数が１００ｍＰａ・ｓ以下であって、少なくとも
   シリコン、窒素および水素を含有し、酸素を含む５５０
   ℃以下の雰囲気においてＳｉ−Ｏ結合を形成する材料を
   含む流動性を有する被膜を塗布する工程、 （ｃ）前記被膜に熱処理またはプラズマ処理を施して硬
   化し、前記絶縁膜を形成する工程、 （ｄ）前記絶縁膜をＣＭＰ法により平坦化し、または、
   前記絶縁膜上にシリコン酸化膜を堆積した後に前記シリ
   コン酸化膜をＣＭＰ法により平坦化する工程、 （ｅ）前記平坦化された絶縁膜、または、前記平坦化さ
   れたシリコン酸化膜上にパッシベーション膜を堆積し、
   前記パッシベーション膜の活性化のための熱処理を施す
   工程、 （ｆ）前記不純物半導体領域上の、前記パッシベーショ
   ン膜および前記絶縁膜、または、前記パッシベーション
   膜、前記シリコン酸化膜および前記絶縁膜に接続孔を開
   口する工程、 （ｇ）前記接続孔に接続部材または接続部材を含む配線
   を形成する工程、を有することを特徴とする半導体集積
   回路装置の製造方法。
9. 【請求項９】 請求項８記載の半導体集積回路装置の製
   造方法であって、 前記（ｃ）工程における熱処理は、１００℃〜３００℃
   の温度で前記被膜に含まれる溶媒を除去する第１の熱処
   理と、酸素（Ｏ₂)または酸素および水（Ｈ₂ Ｏ）を含む
   温度５５０℃以下の雰囲気で、前記被膜を構成する材料
   の窒素および水素を酸素に置換し、Ｓｉ−Ｏ結合を形成
   する第２の熱処理とからなることを特徴とする半導体集
   積回路装置の製造方法。