JP2000299444A

JP2000299444A - 半導体装置およびその製造方法

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Publication number: JP2000299444A
Application number: JP11103615A
Authority: JP
Inventors: Shinpei Iijima; 晋平飯島; Toshio Ando; 敏夫安藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-04-12
Filing date: 1999-04-12
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】キャパシタ絶縁膜に多結晶酸化タンタル膜を
用い、酸化改質処理を施す際の剥離を防止する。【解決手段】半導体基板１の主面上にＭＩＳＦＥＴＱ
ｓ，Ｑｎ，Ｑｐ、プラグ３０、ビット線ＢＬ、プラグ４
９を順次形成し、シリコン酸化膜４６上にシリコン窒化
膜５０、シリコン酸化膜５１を堆積し、シリコン窒化膜
５０、シリコン酸化膜５１に形成された溝５２内にたと
えば窒化チタンからなる下部電極５５を形成し、その
後、半導体基板１の全面にたとえばＬＰＣＶＤ法でシリ
コン窒化膜５６を形成する。さらにＣＶＤ法により非晶
質の酸化タンタル膜５７を堆積し、この酸化タンタル膜
５７を酸化性雰囲気で熱処理し、多結晶酸化タンタル膜
を形成する。この熱処理の際に、シリコン窒化膜５６を
酸素拡散防止膜として機能させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体装置に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】たとえば特開平１１−２６７１２号公報
に記載されているように、ビット線の上部に情報蓄積用
容量素子を配置するキャパシタ・オーバー・ビットライ
ン(Capacitor Over Bitline)構造のＤＲＡＭが知られて
いる。この公報には、情報が電荷として蓄積されるキャ
パシタ（情報蓄積用容量素子）として、深い溝（孔）内
に形成された筒型の下部電極と、その下部電極上に形成
されたキャパシタ絶縁膜および上部電極とからなるキャ
パシタが記載されている。そして、下部電極は多結晶シ
リコン膜からなり、キャパシタ絶縁膜は多結晶の酸化タ
ンタル膜からなり、上部電極は窒化チタン膜からなる。
一般に素子が微細化されても耐α線等の動作信頼性の維
持・向上の観点から、素子サイズにかかわらず一定以上
の蓄積容量値が要求される。上記のようなキャパシタで
は、下部電極を深い溝内の筒型とすることにより電極の
表面積を増加し、素子の微細化に伴う占有面積の減少に
対処している。

【０００３】また、たとえば、１９９６年１１月１０
日、応用物理学会発行、「応用物理」第６５巻第１１
号、ｐ１１０６〜１１３に記載されているように、下部
電極であるシリコン表面に微小な凹凸を形成して粗面化
し、下部電極寸法を大きくすることなく、表面積を実質
的に大きくすることができる技術、いわゆるＨＳＧ（He
mispherical Silicon Grain ）構造の技術が提案されて
いる。

【０００４】

【発明が解決しようとする課題】前記文献記載のＨＳＧ
技術を前記公報記載の筒型下部電極に適用すれば、平面
的な占有面積を増加させることなくさらに実質的な電極
表面積を増大でき、微細化に対応した容量値の確保がで
きると期待できる。

【０００５】しかし、さらに微細化を進めると、深溝
（孔）自体の平面サイズが減少し、ＨＳＧ自体の大きさ
が溝（孔）内の空間を狭くする原因となる。ＨＳＧを形
成した後の孔内に十分な空間が無ければ、被覆性の良い
キャパシタ絶縁膜および上部電極が形成できず、正常な
キャパシタの形成が阻害される。また、溝径がＨＳＧの
粒径よりも小さくなるような場合には正常なキャパシタ
を形成することは不可能となる。

【０００６】そこで、更なる微細化の検討においては、
ＨＳＧを用いなくとも必要な容量値の確保が可能なキャ
パシタの構造が望まれる。このようなキャパシタ構造と
してＭＩＭ（Metal Insulator Metal ）構造が挙げられ
る。下部電極材料にシリコンを採用するＭＩＳ（Metal
Insulator Semiconductor ）構造の場合には、シリコン
の空乏化に起因して実質的なキャパシタ絶縁膜の膜厚が
増大し、十分な容量値を確保することが困難である。し
かし、下部電極が金属で構成されるＭＩＭ構造において
は空乏化の懸念は存在しない。

【０００７】本発明者らのＭＩＭ構造に関する検討で
は、ギガビットオーダー以上の集積度をターゲットとし
た、誘電体（キャパシタ絶縁膜）にＢＳＴ（ストロンチ
ウム含有チタン酸バリウム結晶材料：（Ｂａ，Ｓｒ）Ｔ
ｉＯ₃）、上下電極にＢＳＴとの相性に優れた白金ある
いはルテニウム系材料を用いるキャパシタ構造がある。
ＢＳＴは比誘電率が１００以上と大きく、小さな専有面
積での高いキャパシタ容量が実現できる材料として期待
が高い。しかし、ＢＳＴの材料開発目標は高く、容易に
良質なキャパシタ絶縁材料としてのＢＳＴ薄膜を形成す
ることは困難である。そこで、より開発目標が現実的な
キャパシタ絶縁膜として酸化タンタル膜（ＴａＯ）があ
る。この場合上下電極に白金あるいはルテニウム系材料
を適用する。しかし、白金あるいはルテニウム系材料
は、従来半導体デバイス分野ではあまり用いられること
のなかった新規材料であり、材料開発のみならず加工工
程のプロセス開発を新規に行う必要がある。そこで、従
来から多用されている材料を上下電極に適用する技術が
望まれる。

【０００８】このような従来良く用いられる電極材料と
してタングステンがある。絶縁膜として酸化タンタル膜
を適用し、電極材料にタングステンを適用してキャパシ
タを構成した例としては、たとえば、１９８８年７月２
２日発行、電子情報通信学会誌、ＳＤＭ８８−４４、ｐ
２５〜ｐ３０に記載がある。この文献では、タングステ
ンと酸化タンタルとは熱的に反応性が低く、高温熱処理
に耐性を有するキャパシタを実現できるとしている。

【０００９】しかし、本発明者らの検討では、酸化タン
タル膜のリーク電流を実用的なレベルにまで低減するに
は酸素等酸化雰囲気での熱処理（アニール）が必要であ
り、このような熱処理を前記構成の酸化タンタル膜に施
すと、酸化タンタル膜の下地であるタングステンの酸化
が生じるという不具合がある。このような酸化が発生す
ると下地であるタングステンと酸化タンタル膜との間に
剥離が発生し、キャパシタを構成できないという問題が
生じる。剥離にまで至らない場合であっても、誘電率の
低い金属酸化物の形成は避けられず、容量値の低下を招
いて結果的に所望のキャパシタ特性を得ることができな
い。

【００１０】また、一方で、下地電極の酸化に至らない
ような酸化タンタル膜の改質処理が考えうる。たとえば
オゾン（Ｏ₃）プラズマや、オゾン雰囲気での低温熱処
理である。このような改質処理では酸化力が強い一方、
処理温度を３００〜４００度に低減できる。このことか
ら酸化タンタル膜の剥離が生じるほどの下地金属の酸化
は生じず、初期的なリーク電流を十分低いレベルに抑え
る程度の酸化タンタル膜の膜質改善が行える。しかし、
改質温度が低いことから、酸化タンタル膜はアズデポ状
態と同じ非晶質状態であり結晶化することができない。
非晶質酸化タンタル膜は誘電率が低く、耐熱性に乏し
く、また機械的強度にも弱いという問題がある。よっ
て、安定かつ良好な特性のキャパシタを得ることは困難
である。

【００１１】なお、下部電極にタングステン以外の従来
多用される金属性導電材料、たとえば窒化チタン、窒化
タングステンまたは窒化タンタル等を用いても同様に酸
化され剥離が生じることを確認している。

【００１２】本発明の目的は、下部電極にタングステン
等従来多用される金属あるいは金属化合物材料を用い、
キャパシタ絶縁膜に酸化タンタル膜を用いたキャパシタ
において、酸化タンタル膜の酸化熱処理の際に剥離の発
生、または、低誘電率の金属酸化物の形成を抑制できる
キャパシタ構造あるいは製造の技術を提供することにあ
る。

【００１３】また、本発明の目的は、安定な下部電極構
成を提供し、半導体装置の製造歩留まりの向上および信
頼性の向上を図るものである。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１６】１．本発明の半導体装置は、絶縁膜の孔内
に内面を覆うように形成された金属もしくは金属化合物
からなる下部電極と、下部電極に対向して配置された上
部電極と、上部電極および下部電極の間に形成されたキ
ャパシタ絶縁膜とからなる情報蓄積用容量素子を含む半
導体装置であって、キャパシタ絶縁膜には多結晶酸化タ
ンタル膜と、金属および酸素拡散防止膜が含まれ、酸素
拡散防止膜は、下部電極と多結晶酸化タンタル膜との間
に形成されている。

【００１７】このような半導体装置によれば、下部電極
と多結晶酸化タンタル膜との間に拡散防止膜が含まれて
いるため、多結晶酸化タンタル膜を形成する際の酸化性
雰囲気下の熱処理において、拡散防止膜が酸化タンタル
膜を透過してきた酸素のブロッキング膜として作用し、
酸素を下部電極に達し得ないようにできる。これにより
下部電極の酸化を抑制して多結晶酸化タンタル膜の剥離
を抑制できる。また、下部電極を構成する金属元素が多
結晶酸化タンタル膜中に拡散するのを防止することもで
きる。

【００１８】なお、酸素拡散防止膜としてはシリコン酸
窒化膜を例示できる。

【００１９】また、酸化タンタル膜と上部電極との間に
シリコン窒化膜を配置できる。この場合、上部電極側が
相対的に正にバイアスされたときのリーク電流を低減で
きる。

【００２０】また、多結晶酸化タンタル膜は、複数層で
構成できる。この場合、多結晶酸化タンタル膜が２層で
構成されるため、リーク電流を低減できる。すなわち、
リーク電流の発生あるいは耐電圧の低下は、本発明者ら
の検討によれば、酸化タンタル結晶の粒界部分で発生し
ている場合が多い。このような場合、結晶粒界が多結晶
酸化タンタル膜の表面から裏面まで貫通しているときに
はリーク電流が生じやすい。しかし、多結晶酸化タンタ
ル膜を２層で構成する場合には、結晶粒界が多結晶酸化
タンタル膜の表面から裏面まで貫通することはなく、こ
れによりリーク電流を低減できる。また、多結晶酸化タ
ンタル膜を２層で構成すれば、一層で構成する場合と比
較して各層が薄く形成できる。薄い酸化タンタル膜であ
れば熱処理の負荷を小さくしても良好な膜質が得られる
ため、結果的にトータルの熱負荷が軽減され、酸化タン
タル膜の剥離が生じ難くなる。さらに各層を薄く形成す
るため、結晶粒を均一にまた、粒径を小さく緻密に形成
できる。

【００２１】なお、下部電極は、窒化チタン、タングス
テン、窒化タングステンまたは窒化タンタルから選択さ
れる何れかの材料またはこれらの化合物とし、上部電極
は、窒化チタンとすることができる。このようにＭＩＭ
構造を構成することにより、シリコン材料を採用した場
合のような空乏化の問題は生じず、良好なキャパシタ特
性を得ることができる。

【００２２】また、下部電極は、ＤＲＡＭのビット線よ
りも上層に形成された第１絶縁膜の溝内に形成され、下
部電極の先端の標高は第１絶縁膜表面の標高よりも高い
ものとすることができる。この場合、下部電極が第１絶
縁膜上に突出して形成されるため、下部電極の表面積を
大きく利用できる。

【００２３】あるいは下部電極は、ＤＲＡＭのビット線
よりも上層に形成された第１絶縁膜および第２絶縁膜の
溝内に形成され、下部電極の先端の標高は第２絶縁膜表
面の標高と同じにすることができる。この場合、下部電
極が第１絶縁膜および第２絶縁膜の溝内に突出すること
なく形成されるため、下部電極の機械的強度を向上し、
ＤＲＡＭの歩留まりと信頼性を向上できる。

【００２４】２．本発明の半導体装置の製造方法は、半
導体基板の主面のＭＩＳＦＥＴと、ＭＩＳＦＥＴを覆う
第１絶縁膜上のビット線と、ビット線上の第２絶縁膜上
に形成された情報蓄積用の容量素子とを有する半導体装
置の製造方法であって、（ａ）第２絶縁膜上に第３絶縁
膜を形成し、第３絶縁膜に溝を形成する工程、（ｂ）溝
の内面を覆う金属膜または金属化合物膜を半導体基板の
全面に形成し、金属膜または金属化合物膜上に溝を埋め
込む第４絶縁膜を形成し、溝以外の第４絶縁膜と金属膜
または金属化合物膜とを除去する工程、（ｃ）溝内の第
４絶縁膜を除去し、金属膜または金属化合物膜からなる
情報蓄積用のキャパシタの下部電極を露出する工程、
（ｄ）半導体基板の全面にシリコン窒化膜を形成する工
程、（ｅ）シリコン窒化膜上に非晶質酸化タンタル膜を
堆積する工程、（ｆ）非晶質酸化タンタル膜に酸化性雰
囲気での熱処理を施し、非晶質酸化タンタル膜を結晶化
して多結晶酸化タンタル膜を形成する工程、（ｇ）多結
晶酸化タンタル膜上に金属膜または金属化合物膜を形成
する工程、を含む。

【００２５】このような半導体装置の製造方法によれ
ば、前記した半導体装置を製造できる。

【００２６】また、（ｆ）工程の後に、さらに、第２多
結晶酸化タンタル膜を形成する工程を有することができ
る。これにより、第１の多結晶酸化タンタル膜を薄く形
成して、その形成時の熱負荷を低減できる。また、第２
多結晶酸化タンタル膜の形成時には、あらかじめ第１の
多結晶酸化タンタル膜が下地として形成されているた
め、第２多結晶酸化タンタル膜を形成するための被膜の
堆積時に一種のエピタキシャル成長が生じ、アズデポ状
態である程度結晶化した被膜が得られる。このため、第
２多結晶酸化タンタル膜を形成するための熱負荷を小さ
くすることが可能となる。よって、第２多結晶酸化タン
タル膜に施す酸化性雰囲気における熱処理は、非晶質酸
化タンタル膜への熱処理よりも、低温度または短時間で
行うことができる。

【００２７】また、（ｇ）工程の前に、さらに、多結晶
酸化タンタル膜または第２多結晶酸化タンタル膜上にシ
リコン窒化膜を形成する工程を有することができる。

【００２８】また、（ａ）工程において、第３絶縁膜上
に、第３絶縁膜よりもエッチング速度の遅い、または、
ＣＭＰ法による研磨速度の遅い第５絶縁膜を形成し、
（ｂ）工程における第４絶縁膜と金属膜または金属化合
物膜との除去工程において、第５絶縁膜をエッチングま
たはＣＭＰ法による研磨のストッパ膜として用いること
ができる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３０】（実施の形態１）図１は、実施の形態１の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。

【００３１】図２は、実施の形態１のＤＲＡＭの等価回
路図である。図示のように、このＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）は、マトリクス状に配置された複数のワ
ード線ＷＬ（ＷＬ0 、ＷＬ1 、ＷＬn …）と複数のビッ
ト線ＢＬおよびそれらの交点に配置された複数のメモリ
セル（ＭＣ）により構成されている。１ビットの情報を
記憶する１個のメモリセルは、１個の情報蓄積用容量素
子Ｃとこれに直列に接続された１個のメモリセル選択用
ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報
蓄積用容量素子Ｃと電気的に接続され、他方はビット線
ＢＬと電気的に接続されている。ワード線ＷＬの一端
は、ワードドライバＷＤに接続され、ビット線ＢＬの一
端は、センスアンプＳＡに接続されている。

【００３２】次に、本実施の形態のＤＲＡＭの製造方法
を図面を用いて工程順に説明する。図３〜図１９は、実
施の形態１のＤＲＡＭの製造工程の一例を工程順に示し
た断面図である。

【００３３】まず、図３に示すように、素子分離領域お
よび不純物が導入されたウェル領域を形成する。

【００３４】すなわち、ｐ型で比抵抗が１０Ωcm程度の
単結晶シリコンからなる半導体基板１を用意し、たとえ
ば８５０℃程度でウェット酸化して形成した膜厚１０nm
程度の薄いシリコン酸化膜（図示せず）およびたとえば
ＣＶＤ（Chemical Vapor Deposition ）法で形成した膜
厚１４０nm程度のシリコン窒化膜（図示せず）を半導体
基板１上に堆積する。ここでは単結晶シリコンの半導体
基板１を例示するが、表面に単結晶シリコン層を有する
ＳＯＩ（Silicon On Insulator）基板、あるいは、表面
に多結晶シリコン膜を有するガラス、セラミックス等の
誘電体基板であってもよい。

【００３５】次に、フォトレジスト膜（図示せず）をマ
スクにして、溝５が形成される領域の前記シリコン窒化
膜およびシリコン酸化膜をパターニングし、このシリコ
ン窒化膜をマスクとして半導体基板１をドライエッチン
グすることにより、素子分離領域の半導体基板１に深さ
３００〜４００nm程度の溝５を形成する。

【００３６】次に、前記フォトレジスト膜を除去した
後、前記のエッチングによって溝５の内壁に生じたダメ
ージ層を除去するために、たとえば８５０〜９００℃程
度のウェット酸化による薄い（膜厚１０nm程度の）シリ
コン酸化膜６を溝５の内壁に形成し、たとえばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積されたシリコン
酸化膜（図示せず）を３００〜４００nm程度の膜厚で堆
積する。このシリコン酸化膜は、１０００℃程度でドラ
イ酸化によりシンタリング（焼き締め）を行なってもよ
い。

【００３７】次に、このシリコン酸化膜をＣＭＰ法によ
り研磨して溝５以外の領域のシリコン酸化膜を除去し、
溝５の内部にシリコン酸化膜７を残して素子分離領域を
形成する。なお、このＣＭＰ法による研磨の前に、溝５
の領域にシリコン窒化膜を形成して、溝５領域のシリコ
ン酸化膜が過剰に深く研磨されるディッシングを防止す
ることができる。

【００３８】次に、半導体基板１の表面に残存している
シリコン酸化膜およびシリコン窒化膜をたとえば熱リン
酸を用いたウェットエッチングで除去した後、メモリセ
ルを形成する領域（メモリアレイ）の半導体基板１にｎ
型不純物、たとえばＰ（リン）をイオン打ち込みしてｎ
型半導体領域１０を形成し、メモリアレイと周辺回路の
一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ
型不純物、たとえばＢ（ホウ素）をイオン打ち込みして
ｐ型ウエル１１を形成し、周辺回路の他の一部（ｐチャ
ネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、た
とえばＰ（リン）をイオン打ち込みしてｎ型ウエル１２
を形成する。また、このイオン打ち込みに続いて、ＭＩ
ＳＦＥＴのしきい値電圧を調整するための不純物、たと
えばＢＦ₂（フッ化ホウ素）をｐ型ウエル１１およびｎ
型ウエル１２にイオン打ち込みする。ｎ型半導体領域１
０は、入出力回路などから半導体基板１を通じてメモリ
アレイのｐ型ウエル１１にノイズが侵入するのを防止す
るために形成される。

【００３９】次に、半導体基板１の表面をたとえばＨＦ
（フッ酸）系の洗浄液を使って洗浄した後、半導体基板
１を８５０℃程度でウェット酸化してｐ型ウエル１１お
よびｎ型ウエル１２の各表面に膜厚７nm程度の清浄なゲ
ート酸化膜１３を形成する。特に限定はされないが、上
記ゲート酸化膜１３を形成した後、半導体基板１をＮＯ
（酸化窒素）雰囲気中またはＮ₂Ｏ（亜酸化窒素）雰囲
気中で熱処理することによって、ゲート酸化膜１３と半
導体基板１との界面に窒素を偏析させてもよい（酸窒化
処理）。ゲート酸化膜１３が７nm程度まで薄くなると、
半導体基板１との熱膨張係数差に起因して両者の界面に
生じる歪みが顕在化し、ホットキャリアの発生を誘発す
る。半導体基板１との界面に偏析した窒素はこの歪みを
緩和するので、上記の酸窒化処理は、極めて薄いゲート
酸化膜１３の信頼性を向上できる。

【００４０】次に、図４に示すように、ゲート電極およ
びキャップ絶縁膜、さらに低濃度不純物半導体領域を形
成する。

【００４１】すなわち、ゲート酸化膜１３の上部にゲー
ト電極１４Ａ、１４Ｂ、１４Ｃを形成する。ゲート電極
１４Ａは、メモリセル選択用ＭＩＳＦＥＴの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして使用さ
れる。このゲート電極１４Ａ（ワード線ＷＬ）の幅、す
なわちゲート長は、メモリセル選択用ＭＩＳＦＥＴの短
チャネル効果を抑制して、しきい値電圧を一定値以上に
確保できる許容範囲内の最小寸法（たとえば0.２４μｍ
程度）で構成される。また、隣接するゲート電極１４Ａ
（ワード線ＷＬ）同士の間隔は、フォトリソグラフィの
解像限界で決まる最小寸法（たとえば0.２２μｍ）で構
成される。ゲート電極１４Ｂおよびゲート電極１４Ｃ
は、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャ
ネル型ＭＩＳＦＥＴの各一部を構成する。

【００４２】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、たとえばＰ（リン）など
のｎ型不純物がドープされた膜厚７０nm程度の多結晶シ
リコン膜を半導体基板１上にＣＶＤ法で堆積し、次いで
その上部に膜厚５０nm程度のＷＮ（タングステンナイト
ライド）膜と膜厚１００nm程度のＷ膜とをスパッタリン
グ法で堆積し、さらにその上部に膜厚１５０nm程度のシ
リコン窒化膜１５をＣＶＤ法で堆積した後、フォトレジ
スト膜をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイト
ライド）膜などを使用することもできる。

【００４３】次に、フォトレジスト膜を除去した後、フ
ッ酸などのエッチング液を使って、半導体基板１の表面
に残ったドライエッチング残渣やフォトレジスト残渣な
どを除去する。このウェットエッチング後に半導体基板
１を９００℃程度でウェット酸化することによって、削
れたゲート酸化膜１３の膜質を改善してもよい。

【００４４】次に、ｎ型ウエル１２にｐ型不純物、たと
えばＢ（ホウ素）をイオン打ち込みしてゲート電極１４
Ｃの両側のｎ型ウエル１２にｐ^-型半導体領域１７を形
成する。また、ｐ型ウエル１１にｎ型不純物、たとえば
Ｐ（リン）をイオン打ち込みしてゲート電極１４Ｂの両
側のｐ型ウエル１１にｎ^-型半導体領域１８を形成し、
ゲート電極１４Ａの両側のｐ型ウエル１１にｎ型半導体
領域１９を形成する。これにより、メモリアレイにメモ
リセル選択用ＭＩＳＦＥＴＱｓが形成される。

【００４５】次に、図５に示すように、ゲート電極の両
側にサイドウォールスペーサを形成し、さらに高濃度の
不純物半導体領域を形成する。

【００４６】すなわち、半導体基板１上にＣＶＤ法で膜
厚５０〜１００nm程度のシリコン窒化膜２０を堆積した
後、メモリアレイのシリコン窒化膜２０をフォトレジス
ト膜で覆い、周辺回路のシリコン窒化膜２０を異方性エ
ッチングすることにより、ゲート電極１４Ｂ、１４Ｃの
側壁にサイドウォールスペーサ２０ａを形成する。この
エッチングは、ゲート酸化膜１３や素子分離溝５に埋め
込まれたシリコン酸化膜７の削れ量を最少とするため
に、シリコン酸化膜に対するシリコン窒化膜２０のエッ
チングレートが大きくなるようなエッチングガスを使用
して行う。また、ゲート電極１４Ｂ、１４Ｃ上のシリコ
ン窒化膜１５の削れ量を最少とするために、オーバーエ
ッチング量を必要最小限にとどめるようにする。

【００４７】次に、フォトレジスト膜を除去した後、周
辺回路領域のｎ型ウエル１２にｐ型不純物、たとえばＢ
（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦ
ＥＴのｐ⁺型半導体領域２２（ソース、ドレイン）を形
成し、周辺回路領域のｐ型ウエル１１にｎ型不純物、た
とえばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型
ＭＩＳＦＥＴのｎ⁺型半導体領域２３（ソース、ドレイ
ン）を形成する。これにより、周辺回路領域にＬＤＤ(L
ightly Doped Drain) 構造を備えたｐチャネル型ＭＩＳ
ＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成
される。

【００４８】次に、図６に示すように、第１層目の層間
絶縁膜およびプラグを形成する。

【００４９】すなわち、半導体基板１上に膜厚３００nm
程度のＳＯＧ（Spin On Glass ）膜２４をスピン塗布し
た後、半導体基板１を８００℃、１分程度熱処理してＳ
ＯＧ膜２４をシンタリング（焼き締め）する。また、Ｓ
ＯＧ膜２４の上部に膜厚６００nm程度のシリコン酸化膜
２５を堆積した後、このシリコン酸化膜２５をＣＭＰ法
で研磨してその表面を平坦化する。さらに、シリコン酸
化膜２５の上部に膜厚１００nm程度のシリコン酸化膜２
６を堆積する。このシリコン酸化膜２６は、ＣＭＰ法で
研磨されたときに生じた前記シリコン酸化膜２５の表面
の微細な傷を補修するために堆積する。シリコン酸化膜
２５、２６は、たとえばオゾン（Ｏ₃）とテトラエトキ
シシラン（ＴＥＯＳ）とをソースガスに用いたプラズマ
ＣＶＤ法で堆積する。シリコン酸化膜２６に代えてＰＳ
Ｇ(Phospho Silicate Glass)膜などを堆積してもよい。

【００５０】次に、フォトレジスト膜をマスクにしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
ｎ型半導体領域１９（ソース、ドレイン）の上部のシリ
コン酸化膜２６、２５およびＳＯＧ膜２４を除去する。
このエッチングは、シリコン窒化膜２０に対するシリコ
ン酸化膜２６、２５およびＳＯＧ膜２４のエッチングレ
ートが大きくなるような条件で行い、ｎ型半導体領域１
９や素子分離溝５の上部を覆っているシリコン窒化膜２
０が完全には除去されないようにする。続いて、上記フ
ォトレジスト膜をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部のシリコン窒化膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。このエッチングは、シリコン酸化膜（ゲ
ート酸化膜１３および素子分離溝５内のシリコン酸化膜
７）に対するシリコン窒化膜１５のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、シリコン窒化膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁にシリコン窒化膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
めシリコン窒化膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。

【００５１】次に、フォトレジスト膜を除去した後、フ
ッ酸＋フッ化アンモニウム混液などのエッチング液を使
って、コンタクトホール２８、２９の底部に露出した基
板表面のドライエッチング残渣やフォトレジスト残渣な
どを除去する。

【００５２】次に、コンタクトホール２８、２９の内部
にプラグ３０を形成する。プラグ３０は、シリコン酸化
膜２６の上部にｎ型不純物（たとえばＰ（リン））をド
ープした多結晶シリコン膜をＣＶＤ法で堆積した後、こ
の多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホ
ール２８、２９の内部に残すことにより形成する。

【００５３】次に、図７に示すように、ビット線および
第１層配線（Ｍ１）を形成する。

【００５４】すなわち、シリコン酸化膜２６の上部に膜
厚２００nm程度のシリコン酸化膜３１を堆積した後、半
導体基板１を８００℃程度で熱処理する。シリコン酸化
膜３１は、たとえばオゾン（Ｏ₃）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。この熱処理によって、プラグ３０を構
成する多結晶シリコン膜中のｎ型不純物がコンタクトホ
ール２８、２９の底部からメモリセル選択用ＭＩＳＦＥ
ＴＱｓのｎ型半導体領域１９（ソース、ドレイン）に拡
散し、ｎ型半導体領域１９が低抵抗化される。

【００５５】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記コンタクトホール２８の上部のシ
リコン酸化膜３１を除去してプラグ３０の表面を露出さ
せる。

【００５６】次に、前記フォトレジスト膜を除去した
後、新たなフォトレジスト膜を形成し、これをマスクに
したドライエッチングで周辺回路領域のシリコン酸化膜
３１、２６、２５、ＳＯＧ膜２４およびゲート酸化膜１
３を除去する。これにより、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのｎ⁺型半導体領域２３（ソース、ドレイン）の上
部にコンタクトホール３４、３５を形成し、ｐチャネル
型ＭＩＳＦＥＴＱｐのｐ⁺型半導体領域２２（ソース、
ドレイン）の上部にコンタクトホール３６、３７を形成
する。

【００５７】次に、前記フォトレジスト膜を除去した
後、シリコン酸化膜３１の上部にビット線ＢＬおよび周
辺回路の第１層配線３８、３９を形成する。ビット線Ｂ
Ｌおよび第１層配線３８、３９を形成するには、まずシ
リコン酸化膜３１の上部に膜厚５０nm程度のＴｉ膜をス
パッタリング法で堆積し、半導体基板１を８００℃程度
で熱処理する。次いで、Ｔｉ膜の上部に膜厚５０nm程度
のＴｉＮ膜をスパッタリング法で堆積し、さらにその上
部に膜厚１５０nm程度のＷ膜と膜厚２００nm程度のシリ
コン窒化膜４０とをＣＶＤ法で堆積した後、フォトレジ
スト膜をマスクにしてこれらの膜をパターニングする。

【００５８】シリコン酸化膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ⁺型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ⁺型
半導体領域２２（ソース、ドレイン）の表面とプラグ３
０の表面とに低抵抗のＴｉＳｉ₂（チタンシリサイド）
層４２が形成される。これにより、ｎ⁺型半導体領域２
３、ｐ⁺型半導体領域２２およびプラグ３０に接続され
る配線（ビット線ＢＬ、第１層配線３８、３９）のコン
タクト抵抗を低減することができる。また、ビット線Ｂ
ＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そ
のシート抵抗を２Ω／□以下にまで低減できるので、情
報の読み出し速度および書き込み速度を向上させること
ができると共に、ビット線ＢＬと周辺回路の第１層配線
３８、３９とを一つの工程で同時に形成することができ
るので、ＤＲＡＭの製造工程を短縮することができる。
さらに、周辺回路の第１層配線（３８、３９）をビット
線ＢＬと同層の配線で構成した場合には、第１層配線を
メモリセルの上層のＡｌ配線で構成する場合に比べて周
辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱ
ｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを
接続するコンタクトホール（３４〜３７）のアスペクト
比が低減されるため、第１層配線の接続信頼性が向上す
る。

【００５９】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔はたとえば0.２４μｍ程度とし、その幅
はたとえば0.２２μｍ程度とする。

【００６０】次に、前記フォトレジスト膜を除去した
後、ビット線ＢＬの側壁と第１層配線３８、３９の側壁
とにサイドウォールスペーサ４３を形成する。サイドウ
ォールスペーサ４３は、ビット線ＢＬおよび第１層配線
３８、３９の上部にＣＶＤ法でシリコン窒化膜を堆積し
た後、このシリコン窒化膜を異方性エッチングして形成
する。

【００６１】次に、図８に示すように、第２層間絶縁膜
とプラグを形成する。

【００６２】すなわち、ビット線ＢＬおよび第１層配線
３８、３９の上部に膜厚３００nm程度のＳＯＧ膜４４を
スピン塗布する。次いで、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜４４をシンタリング（焼き締
め）する。ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフロ
ー性が高く、微細な配線間のギャップフィル性に優れて
いるので、フォトリソグラフィの解像限界程度まで微細
化されたビット線ＢＬ同士の隙間を良好に埋め込むこと
ができる。

【００６３】次に、ＳＯＧ膜４４の上部に膜厚６００nm
程度のシリコン酸化膜４５を堆積した後、このシリコン
酸化膜４５をＣＭＰ法で研磨してその表面を平坦化す
る。シリコン酸化膜４５は、たとえばオゾン（Ｏ₃）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。

【００６４】次に、シリコン酸化膜４５の上部に膜厚１
００nm程度のシリコン酸化膜４６を堆積する。このシリ
コン酸化膜４６は、ＣＭＰ法で研磨されたときに生じた
前記シリコン酸化膜４５の表面の微細な傷を補修するた
めに堆積する。シリコン酸化膜４６は、たとえばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。

【００６５】次に、フォトレジスト膜をマスクにしたド
ライエッチングでコンタクトホール２９の上部のシリコ
ン酸化膜４６、４５、ＳＯＧ膜４４およびシリコン酸化
膜３１を除去してプラグ３０の表面に達するスルーホー
ル４８を形成する。このエッチングは、シリコン酸化膜
４６、４５、３１およびＳＯＧ膜４４に対するシリコン
窒化膜のエッチングレートが小さくなるような条件で行
い、スルーホール４８とビット線ＢＬの合わせずれが生
じた場合でも、ビット線ＢＬの上部のシリコン窒化膜４
０やサイドウォールスペーサ４３が深く削れないように
する。これにより、スルーホール４８がビット線ＢＬに
対して自己整合で形成される。

【００６６】次に、フォトレジスト膜を除去した後、フ
ッ酸＋フッ化アンモニウム混液などのエッチング液を使
って、スルーホール４８の底部に露出したプラグ３０の
表面のドライエッチング残渣やフォトレジスト残渣など
を除去する。

【００６７】次に、スルーホール４８の内部にプラグ４
９を形成する。プラグ４９は、たとえばシリコン酸化膜
からなる。プラグ４９は、シリコン酸化膜４６の上部
に、たとえば多結晶シリコン膜をＣＶＤ法により堆積
し、これをエッチバックしてスルーホール４８の内部に
残すことにより形成する。エッチバック法をＣＭＰ法に
代えてもよい。

【００６８】次に、図９に示すように、キャパシタ（情
報蓄積用容量素子）形成のための絶縁膜を形成し、さら
に、前記絶縁膜にキャパシタ形成用の溝を形成する。

【００６９】すなわち、シリコン酸化膜４６上にシリコ
ン窒化膜５０およびシリコン酸化膜５１を順次堆積す
る。シリコン窒化膜５０およびシリコン酸化膜５１は、
たとえばＣＶＤ法により形成できる。

【００７０】シリコン窒化膜５０は、後に説明する溝５
２の加工の際のエッチングストッパとして機能するのも
であり、ストッパ機能を果たすに必要な膜厚を選択でき
る。シリコン窒化膜５０の膜厚はたとえば２００ｎｍと
することができる。

【００７１】シリコン酸化膜５１は、キャパシタ下部電
極の加工のために形成されるものであり、その膜厚は、
必要な容量値が確保できる下部電極表面積（電極面積）
から逆算して求められる。下部電極に要求される電極面
積は、キャパシタに許容される占有面積、あるいはキャ
パシタ絶縁膜の膜厚および誘電率に左右される。

【００７２】次に、シリコン酸化膜５１上にフォトレジ
スト膜をパターニングし、これをマスクとしてプラグ４
９が露出するように溝５２を形成する。溝５２の加工
は、異方性を有するドライエッチング法を用いる。ま
ず、シリコン酸化膜のエッチング速度が高く、シリコン
窒化膜のエッチング速度が小さい選択的なエッチング条
件で第１のエッチングを行う。この際、シリコン窒化膜
５０はエッチングされ難いので、第１のエッチングにお
けるエッチングストッパとして機能する。次にシリコン
窒化膜がエッチングされやすい条件で第２のエッチング
を行う。これによりシリコン窒化膜５０をエッチングし
て溝５２を形成する。このような２段階のエッチングを
用いることにより、シリコン酸化膜４６の過剰なエッチ
ングを防止できる。

【００７３】なお、溝５２の形成後に、エッチングによ
り受けたプラグ４９表面のダメージ層を除去することが
好ましい。

【００７４】次に、図１０に示すように、たとえば窒化
チタン（ＴｉＮ）からなる金属化合物膜５３を堆積す
る。金属化合物膜５３は、プラグ４９に電気的に接続さ
れる。金属化合物膜５３は、後に説明するようにキャパ
シタの下部電極となるものであり、図示するように、溝
５２の内面に沿うように堆積する。溝５２は一般的に微
細に加工されているため、ステップカバレッジ（段差被
覆性）に優れた状態で金属化合物膜５３を形成する必要
がある。金属化合物膜５３の形成には、たとえば窒化チ
タンの場合、四塩化チタン（ＴｉＣｌ₄）とアンモニア
（ＮＨ₃）を原料ガスとし、大気圧以下の圧力雰囲気、
７００度以下の温度条件でのＣＶＤ法により形成でき
る。ＣＶＤ法を用いることにより、ステップカバレッジ
に優れた窒化チタン膜を形成できる。

【００７５】また、金属化合物膜５３は、前記の通り溝
５２の内面に沿うように形成する必要があるため、すな
わち、溝５２内の金属化合物膜５３表面が凹形状となる
必要があるため、その膜厚は前記要求が満足される膜厚
を選択する。たとえば４０ｎｍを例示できる。

【００７６】このように、後に下部電極となる導電膜と
して金属化合物膜５３を形成するため、従来多用される
多結晶シリコン膜と比較して空乏化の問題が生じない。
これにより、キャパシタ特性を向上できる。また、多結
晶シリコン膜を用いた場合には、空乏化の問題を抑制す
るために高温度での熱処理（不純物の活性化）が必要で
あるが、本実施の形態では、高温度の熱処理は必要でな
く、既に形成された不純物半導体領域の拡散や、コンタ
クト部分の耐熱性に生じる問題を低減できる。

【００７７】なお、金属化合物膜５３には、窒化チタン
に代えてタングステン（Ｗ）、窒化タングステン（Ｗ
Ｎ）または窒化タンタル（ＴａＮ）を用いることができ
る。

【００７８】次に、図１１に示すように、溝５２を埋め
込むように絶縁膜５４を形成する。絶縁膜５４は、たと
えばＳＯＧ膜とすることができる。ＳＯＧ膜とした場合
には、後に説明する絶縁膜５４の除去の際に、絶縁膜５
４を選択的に除去できる。絶縁膜５４の埋め込みは、半
導体基板１上の全面に絶縁膜５４を形成後、これをエッ
チバック法等により除去することにより行える。なお、
絶縁膜５４は、ＳＯＧ膜の他にレジスト膜等を用いるこ
ともできる。

【００７９】次に、図１２に示すように、ＣＭＰ法を用
いて溝５２の領域以外の金属化合物膜５３を除去する。
これにより金属化合物膜５３からなるキャパシタの下部
電極５５が溝５２内に形成される。金属化合物膜５３の
除去にはエッチバック法を用いることもできるが、エッ
チバック法を用いた場合には下部電極５５の先端部が鋭
利な形状に加工される傾向にあり、絶縁膜の信頼性、電
界集中の緩和の観点から好ましくない。この点、ＣＭＰ
法を用いた場合には、下部電極５５の先端部は平坦に形
成され、前記のような電界集中、絶縁膜の信頼性低下の
問題が生じにくい。

【００８０】次に、図１３に示すように、絶縁膜５４を
たとえばウエットエッチング法を用いて除去する。この
とき、シリコン酸化膜５１の表面も一部エッチングさ
れ、下部電極５５の上端部が一部突出した形状となる。
このように下部電極５５の上端部が一部突出して形成さ
れるため、この突出部分については下部電極５５の表面
および裏面の両面が電極面積に寄与する。これにより、
同一の占有平面積、同一の高さの場合に溝５２内にほぼ
完全に下部電極５５が埋め込まれて形成された場合と比
較して電極面積を増加し、キャパシタ容量を増加でき
る。

【００８１】次に、図１４に示すように、半導体基板１
の全面にシリコン窒化膜５６を形成する。シリコン窒化
膜５６は、後に酸化タンタル膜が酸化性雰囲気において
熱処理されるときに下部電極５５が酸化されることを抑
制する酸素拡散防止膜として機能するものである。ま
た、熱処理により下部電極を構成する金属が多結晶酸化
タンタル膜中に拡散するのを防止する機能をも有する。
シリコン窒化膜５６はたとえばＬＰＣＶＤ（Low Pressu
re Chemical Vapor Deposition）法を用いることができ
る。形成条件としては、原料ガスをジクロルシラン（Ｓ
ｉＨ₂Ｃｌ₂）とアンモニア、温度を７００度、雰囲気
を大気圧以下の圧力とすることができる。シリコン窒化
膜５６の膜厚は３ｎｍ以下とし、好ましくは１〜１．５
ｎｍとする。成膜装置としては、残留酸素濃度が低く、
また熱負荷の小さな枚葉式（２枚葉式を含む）処理装置
が好ましい。

【００８２】次に、図１５に示すように、半導体基板１
の全面に膜厚１０nm程度の酸化タンタル膜５７を堆積す
る。酸化タンタル膜５７の堆積は、たとえばペンタエト
キシタンタル（Ｔａ（Ｃ₂Ｈ₅Ｏ）₅）と酸素（Ｏ₂）
を原料ガスとし、５００℃以下（たとえば４５０℃〜５
００℃）の温度で、大気圧以下の減圧状態（たとえば４
００ｍＴｏｒｒ）における熱ＣＶＤ法により形成でき
る。

【００８３】このように、酸化タンタル膜５７を熱ＣＶ
Ｄ法により堆積することにより、ステップカバレッジに
優れた酸化タンタル膜５７とすることができる。

【００８４】この段階で形成された酸化タンタル膜５７
は、アモルファス薄膜である。また、アズデポ状態では
酸素欠陥が多いためリーク電流が大きくキャパシタ絶縁
膜として実用には耐えない。

【００８５】次に、図１６に示すように、酸化タンタル
膜５７に熱処理（なお、図では熱処理を白抜きの下矢印
で示している。）を施し、多結晶酸化タンタル膜５８を
形成する。酸化タンタル膜５７の熱処理は、酸化性雰囲
気（たとえば酸素雰囲気）において８２０℃以下（たと
えば８００℃程度、３分間の条件）で行う。このような
酸化熱処理により非晶質状態の酸化タンタル膜５７を結
晶化して多結晶酸化タンタル膜５８を形成できる。この
酸化熱処理は、酸素欠陥に酸素を補充して欠陥を回復す
る手段であり、また、非晶質酸化タンタル膜を結晶化す
る手段である。結晶化された酸化タンタル膜は誘電率が
大きく、キャパシタの表面積を低減できるため、高集積
化が可能となる。

【００８６】また、本実施の形態では、下部電極５５と
酸化タンタル膜５７の界面にシリコン窒化膜５６を形成
しているため、酸化性雰囲気からの酸素（この酸素は熱
活性化されており反応性が強いと思われる）が酸化タン
タル膜５７を透過してきてもシリコン窒化膜５６でその
透過が阻害（ブロッキング）されるため、活性な酸素が
下部電極５５の表面にまで到達しない。この結果、下部
電極５５を構成する窒化チタンが酸化されることがな
く、酸化タンタル膜５７（多結晶酸化タンタル膜５８）
の剥離や低誘電率の金属酸化物（たとえばＴｉＯ）が形
成されない。これにより高性能なキャパシタを構成でき
る。

【００８７】透過してきた酸素はシリコン窒化膜５６と
反応し、この段階でシリコン窒化膜５６がシリコン酸窒
化（ＳｉＯＮ）膜５９に転換される。

【００８８】なお、ここではシリコン窒化膜５６を例示
しているが、それ以外の被膜であっても酸素の拡散を防
止する機能を有する被膜であればシリコン窒化膜には限
られない。この際、その被膜の誘電率は大きい方が有利
である。

【００８９】次に、図１７に示すように、多結晶酸化タ
ンタル膜５８上に窒化チタン膜６０を堆積する。窒化チ
タン膜６０の堆積は前記した方法と条件を選択できる。
窒化チタン膜６０は、後にキャパシタの上部電極となる
ものであり、このように上部電極を窒化チタン膜６０で
構成することにより、下部電極５５を金属化合物膜５３
（たとえば窒化チタン）で構成した場合と同様に空乏化
の問題が生じない。

【００９０】次に、図１８に示すように、窒化チタン膜
６０上にフォトレジスト膜を形成し、このフォトレジス
ト膜をマスクとして窒化チタン膜６０、多結晶酸化タン
タル膜５８およびシリコン酸窒化膜５９をエッチングし
て、多結晶酸化タンタル膜５８およびシリコン酸窒化膜
５９からなるキャパシタ絶縁膜と窒化チタン膜６０から
なる上部電極６１とを形成する。このようにしてたとえ
ば窒化チタンからなる下部電極５５、多結晶酸化タンタ
ル膜５８およびシリコン酸窒化膜５９からなるキャパシ
タ絶縁膜および窒化チタンからなる上部電極６１で構成
される情報蓄積用容量素子Ｃを形成する。これにより、
メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続
された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭの
メモリセルが完成する。

【００９１】なお、上部電極６１を構成する材料として
は、窒化チタン膜に代えて、タングステン膜等を用いる
ことができる。

【００９２】次に、情報蓄積用容量素子Ｃの上部に膜厚
４０nm程度のシリコン酸化膜６２を堆積する。シリコン
酸化膜６２は、たとえばオゾン（Ｏ₃）とテトラエトキ
シシラン（ＴＥＯＳ）とをソースガスに用いたプラズマ
ＣＶＤ法で堆積する。さらにＳＯＧ膜６３を塗布してメ
モリセルの形成された領域を平坦化すると同時に、周辺
回路領域との段差を緩和する。

【００９３】次に、図１９に示すように、フォトレジス
ト膜をマスクにしたドライエッチングで周辺回路の第１
層配線３８の上部のＳＯＧ膜６３等を除去することによ
り、スルーホール６４を形成する。また、同様に上部電
極６１の上部のＳＯＧ膜６３、シリコン酸化膜６２を除
去することにより、スルーホール６５を形成する。その
後、スルーホール６４、６５の内部にプラグ６６を形成
し、続いてＳＯＧ膜６３の上部に第２層配線６７を形成
する。プラグ６６は、ＳＯＧ膜６３の上部にスパッタリ
ング法で膜厚１００nm程度のＴｉＮ膜を堆積し、さらに
その上部にＣＶＤ法で膜厚５００nm程度のＷ膜を堆積し
た後、これらの膜をエッチバックしてスルーホール６
４、６５の内部に残すことにより形成する。第２層配線
６７は、ＳＯＧ膜６３の上部にスパッタリング法で膜厚
５０nm程度のＴｉＮ膜、膜厚５００nm程度のＡｌ（アル
ミニウム）膜、膜厚５０nm程度のＴｉ膜を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングでこ
れらの膜をパターニングして形成する。

【００９４】その後、層間絶縁膜を介して第３層配線を
形成し、その上部にシリコン酸化膜とシリコン窒化膜と
で構成されたパッシベーション膜を堆積するが、その図
示は省略する。以上の工程により、本実施の形態のＤＲ
ＡＭが略完成する。

【００９５】なお、第３層配線およびそれに接続するプ
ラグは第２層配線の場合と同様に形成することができ、
層間絶縁膜は、たとえば膜厚３００nm程度のシリコン酸
化膜、膜厚４００nm程度のＳＯＧ膜および膜厚３００nm
程度のシリコン酸化膜で構成できる。シリコン酸化膜
は、たとえばオゾン（Ｏ₃）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積できる。

【００９６】本実施の形態によれば、下部電極５５と酸
化タンタル膜５７（多結晶酸化タンタル膜５８）との間
にシリコン窒化膜５６が形成されているため、酸化タン
タル膜５７の酸化熱処理の際に酸化タンタル膜５７側か
らの酸素の透過（拡散）を防止し、下部電極５５（たと
えば窒化チタン）の酸化を防止できる。これにより、多
結晶酸化タンタル膜５８の剥離や下部電極５５表面での
低誘電率金属酸化物（たとえばＴｉＯ）の形成が抑制さ
れる。これにより高性能なキャパシタを構成し、ＤＲＡ
Ｍの高集積化と性能向上をはかることができる。

【００９７】また、下部電極５５の上端部がシリコン酸
化膜５１表面の標高よりも高く形成されているため、下
部電極５５の上端部分においてキャパシタの電極面積を
増大でき、ＤＲＡＭの高集積化（微細化）に寄与でき
る。

【００９８】なお、図２９に示すように、多結晶シリコ
ンからなるプラグ４９の上部に金属シリサイド膜７４を
形成することができる。このような金属シリサイド膜７
４により、金属または金属化合物からなる下部電極５５
とシリコンからなるプラグ４９との熱的な反応を防止す
ることができる。上記したような窒化チタンからなる下
部電極５５であっても、酸化タンタル膜の酸化熱処理の
際に窒化チタンとシリコンとの熱反応が発生する場合が
ある。このような反応が生じると、反応部での体積膨張
によりキャパシタ特性を劣化する場合があり、これを防
止できる。下部電極５５にタングステンを用いる場合に
は容易にシリコンとタングステンとの反応が生じるの
で、特に効果が大きい。

【００９９】また、タングステンを下部電極５５に用い
る場合には、溝５２にタングステン膜を形成する前に薄
い窒化チタン膜を堆積し、続いてたとえばＣＶＤ法によ
りタングステン膜を堆積することができる。その後、前
記の通り下部電極５５を形成できる。

【０１００】また、下部電極５５に窒化タンタル（Ｔａ
Ｎ）を用いる場合には、下記のように酸化タンタル膜を
アンモニア還元することにより窒化タンタル膜を形成で
きる。すなわち、前記した金属化合物膜５３の代わり
に、誘電体として形成する条件で半導体基板１の全面に
酸化タンタル膜を形成する。この膜厚は任意に設定でき
る。その後、アンモニア雰囲気中で熱処理を行う。酸化
タンタル膜の膜厚をたとえば５０ｎｍとした場合、１気
圧程度のアンモニア雰囲気中で７５０℃、５分間の条件
で処理すれば、その全ての酸化タンタル膜を窒化タンタ
ル膜に変換することができる。酸化タンタル膜は絶縁体
であるが、窒化タンタル膜に変換されると導電体とな
り、下部電極５５に適用できる。熱処理条件は酸化タン
タル膜の膜厚に応じて設定でき、たとえば酸化タンタル
膜が１０ｎｍ程度であれば、７００℃、１気圧のアンモ
ニア雰囲気中で３分程度処理すれば十分に窒化タンタル
膜に変換できる。なお、通常、酸化タンタルとシリコン
またはチタン化合物とが接触状態で熱処理されると酸化
タンタル中の酸素が酸化剤となり、シリコン酸化物ある
いはチタン酸化物が界面に形成されキャパシタ特性を劣
化させる。しかし、上記のようなアンモニア雰囲気中で
熱処理した場合には、好ましくない酸化物の形成は為さ
れない。よって、前記のような金属シリサイド膜７４を
プラグ４９表面に形成する必要は少ない。

【０１０１】（実施の形態２）図２０〜図２３は、実施
の形態２のＤＲＡＭの製造工程の一例を工程順に示した
断面図である。本実施の形態のＤＲＡＭは、キャパシタ
絶縁膜の構造と製造方法において実施の形態１と相違
し、他の構成は実施の形態１と同様である。従って、以
下の説明では相違する部分について説明し、実施の形態
１と共通する説明は省略する。

【０１０２】本実施の形態の製造方法は、実施の形態１
における図１４までの工程については同様である。実施
の形態１で説明したと同様にシリコン窒化膜５６を形成
し、その後図２０に示すように、シリコン窒化膜５６上
に第１の酸化タンタル膜６８を堆積する。第１の酸化タ
ンタル膜６８の堆積方法は実施の形態１の酸化タンタル
膜５７と同様であるが、膜厚が相違する。第１の酸化タ
ンタル膜６８の膜厚は４ｎｍとする。アズデポ状態の第
１の酸化タンタル膜６８は、実施の形態１の酸化タンタ
ル膜５７と同様に非晶質（アモルファス）である。

【０１０３】次に、図２１に示すように、第１の酸化タ
ンタル膜６８に、実施の形態１と同様に酸化性雰囲気で
の熱処理を行い、第１の酸化タンタル膜６８を結晶化し
て第１の多結晶酸化タンタル膜６９を形成する。このと
き、シリコン窒化膜５６はシリコン酸窒化膜７０にな
る。

【０１０４】上記のとおり実施の形態１と同様な熱処理
を行うが、本実施の形態では熱処理条件が相違する。す
なわち、被処理膜である第１の酸化タンタル膜６８の膜
厚が４ｎｍと薄いため、実施の形態１よりも熱負荷を低
減して酸化熱処理を行うことができる。本実施の形態で
はこの熱処理を８００℃、１分とする。実施の形態１と
比較すれば２分間の時間短縮が図られる。なお、ここで
は処理時間を短縮して熱負荷を低減する例を示している
が、時間は同一（３分）にして処理温度を下げることも
可能である。このように低減された熱負荷条件で酸化熱
処理が行われるため、シリコン窒化膜５６の酸素拡散防
止効果に余裕ができ、あるいは、シリコン窒化膜５６の
シリコン酸窒化膜への変換の度合いが軽減される。この
ため、シリコン酸窒化膜７０の誘電率の低下を抑えて、
キャパシタ容量を大きくすることができる。また、シリ
コン窒化膜５６の酸素拡散防止効果に余裕があるため、
シリコン窒化膜５６の設計膜厚を薄くできる。シリコン
窒化膜５６の膜厚を小さくできれば実効的なキャパシタ
絶縁膜の膜厚を効果的に小さくでき、キャパシタ容量を
大きくしてキャパシタの高集積化、性能向上を図れる。

【０１０５】次に、図２２に示すように、第１の多結晶
酸化タンタル膜６９上に第２の酸化タンタル膜７１を堆
積する。第２の酸化タンタル膜７１の堆積方法は実施の
形態１の酸化タンタル膜５７と同様であるが、膜厚は６
ｎｍとする。

【０１０６】この第２の酸化タンタル膜７１は、第１の
多結晶酸化タンタル膜６９上に形成されるため、下地の
結晶性を反映して一種のエピタキシャル成長が生じる。
このため、第２の酸化タンタル膜７１はアズデポ状態で
既に結晶化されており、多結晶酸化タンタル膜となって
いる。従って、第２の酸化タンタル膜７１を結晶化する
ための熱処理は必要でない。

【０１０７】しかし、結晶化は前記のとおり成膜段階で
行われるが、酸素欠陥は存在しており、欠陥回復のため
の酸化熱処理をすることが好ましい。本実施の形態で
は、図２３に示すように、同様な酸化熱処理を行い、多
結晶酸化タンタル膜である第２の酸化タンタル膜７１の
酸素欠陥の回復を行う。ただし、この欠陥回復のための
熱処理は結晶化のための熱処理に比較して高い熱負荷は
必要でなく、短時間の熱処理で十分である。このような
熱処理の条件として、酸化性雰囲気における８００℃、
０．５分の条件が例示できる。

【０１０８】このように本実施の形態では、下層（第１
の多結晶酸化タンタル膜６９）と上層（第２の酸化タン
タル膜７１）との２層で構成される酸化タンタル膜キャ
パシタ絶縁膜が提供される。上記したとおり、２層構成
とすれば、各層の結晶化あるいは酸素欠陥の回復のため
の熱処理負荷が軽減され前記したとおりの効果を生じる
が、さらに、キャパシタ絶縁膜を形成するためのトータ
ルの熱負荷を軽減できる。これにより、既に形成された
不純物半導体領域の不純物拡散を抑制し、コンタクト部
分等の耐熱性に余裕のない部分の信頼性を向上できる。

【０１０９】また、酸化タンタル膜６８を薄い膜厚で形
成しこれを結晶化処理しているため結晶粒を均一に形成
でき、最終的に均一な結晶を有するキャパシタ絶縁膜を
構成することができる。また、結晶の粒界が多結晶酸化
タンタル膜の膜厚方向で分断されるため、リーク電流を
低減することができる。それらの結果、キャパシタ絶縁
膜の信頼性を向上してＤＲＡＭの信頼を向上できる。

【０１１０】以下の工程は実施の形態１と同様であるた
め説明を省略する。

【０１１１】なお、ここでは２層構成の多結晶酸化タン
タル膜を例示したが、２層以上の多層で構成してもよ
い。

【０１１２】本実施の形態の２層構造の多結晶酸化タン
タル膜を有するキャパシタでは、図３０に示す曲線Ｂの
ようにリーク電流特性を大幅に改善できる。図３０は本
発明の効果を実験したデータを示すグラフである。横軸
は上部電極に加わる電圧であり、縦軸はリーク電流密度
を示す。この場合下部電極は接地電位であり、上部電極
印加電圧がキャパシタ絶縁膜間に印加される電圧であ
る。

【０１１３】図３０において曲線Ａは厚さ１０ｎｍの酸
化タンタル膜を１回で形成し、酸化改質処理（熱処理）
を行わない場合の特性である。絶縁性は極めて乏しく、
実用には耐えない。また、シリコン窒化膜５６を形成せ
ず、酸化タンタル膜のみを形成した場合の剥離しなかっ
た部分を選択して実験しても同様の結果が得られた。

【０１１４】これに対し、本実施の形態の場合の特性
（曲線Ｂ）はリーク電流が大幅に改善され、極めて良好
な特性を示している。なお、曲線Ｃについては後に説明
する。

【０１１５】（実施の形態３）図２４は、実施の形態３
のＤＲＡＭの製造工程の一例を示した断面図である。本
実施の形態のＤＲＡＭは、キャパシタ絶縁膜の構造にお
いて実施の形態１と相違し、他の構成は実施の形態１と
同様である。従って、以下の説明では相違する部分につ
いて説明し、実施の形態１と共通する説明は省略する。

【０１１６】本実施の形態の製造方法は、実施の形態１
における図１６までの工程については同様である。実施
の形態１で説明したと同様に多結晶酸化タンタル膜５８
を形成し、さらに図２４に示すように、シリコン窒化膜
７２を形成する。シリコン窒化膜７２は実施の形態１と
同様にＬＰＣＶＤで形成できる。また、シリコン窒化膜
７２の膜厚は１．５ｎｍとする。シリコン窒化膜７２が
キャパシタ絶縁膜として付加されるため、容量損失（実
効的な絶縁膜膜厚の増加による容量値の低下）を抑える
ため、実施の形態１では多結晶酸化タンタル膜５８の膜
厚を１０ｎｍとしたが、ここでは５ｎｍとする。多結晶
酸化タンタル膜５８の膜厚低減に従い酸化熱処理時間も
短縮できる。熱処理時間はたとえば１分とする。他の熱
処理条件は実施の形態１と同様である。その後の工程は
実施の形態１と同様である。

【０１１７】本実施の形態のようにキャパシタ絶縁膜を
シリコン酸窒化膜／多結晶酸化タンタル膜／シリコン窒
化膜の３層構成とすることにより、上部電極６１側が相
対的に正にバイアスされたときのリーク電流を低減でき
る。すなわち、本実施の形態のように上部電極６１側に
シリコン窒化膜が形成されていないとき、上部電極６１
側が相対的に正バイアスされた場合には、負バイアスさ
れたときと比較してリーク電流が増加するという問題が
ある。しかし、本実施の形態のようなキャパシタ絶縁膜
の構成とすれば、前記問題が回避できる。本実施の形態
のキャパシタのリーク電流特性を図３０の曲線Ｃで示
す。正バイアス側でのリーク電流が実施の形態２の場合
（曲線Ｂ）と比較して低減されていることがわかる。シ
リコン窒化膜７２をシリコン酸窒化膜に変換すればなお
効果的である。

【０１１８】なお、本実施の形態では、多結晶酸化タン
タル膜が単一層の場合を説明したが、実施の形態２の方
法を適用して多結晶酸化タンタル膜を多層構成にするこ
とも可能である。

【０１１９】（実施の形態４）図２５〜図２８は、実施
の形態４のＤＲＡＭの製造工程の一例を工程順に示した
断面図である。本実施の形態のＤＲＡＭは、下部電極と
それを形成するための絶縁膜の構造および製造方法にお
いて実施の形態１と相違し、他の構成は実施の形態１と
同様である。従って、以下の説明では相違する部分につ
いて説明し、実施の形態１と共通する説明は省略する。

【０１２０】本実施の形態の製造方法は、実施の形態１
における図８までの工程については同様である。実施の
形態１で説明したと同様にシリコン窒化膜５０、シリコ
ン酸化膜５１を形成し、さらにシリコン窒化膜７３を堆
積する。シリコン窒化膜７３はＣＶＤ法により、または
スパッタ法により堆積できる。

【０１２１】次に、実施の形態１の図９の工程と同様
に、シリコン窒化膜７３、シリコン酸化膜５１およびシ
リコン窒化膜５０をエッチングして溝５２を加工する。
その後、実施の形態１の図１０の工程と同様に金属化合
物膜５３を形成する（図２５）。

【０１２２】次に、実施の形態１の図１１および図１２
の工程と同様に、溝５２を埋め込む絶縁膜５４の形成
と、溝５２の領域以外の金属化合物膜５３の除去を行な
い、下部電極５５の形成を行う（図２６）。

【０１２３】次に、実施の形態１の図１３の工程と同様
に、絶縁膜５４の除去を行う（図２７）。このとき、シ
リコン窒化膜７３が形成されているため、たとえばＳＯ
Ｇからなる絶縁膜５４にウェットエッチングを施して
も、シリコン窒化膜７３はほとんどエッチングされな
い。このため、下部電極５５の上端部が突出することが
ない。

【０１２４】下部電極５５上端部の突出は、その突出部
の外壁部分もキャパシタを形成する電極面積に寄与する
ため、容量値を増加する効果を有する。しかし、セルサ
イズが縮小され、下部電極自体の厚みを薄くせざるを得
ないようになると、突起部分に割れが生じ、飛び散る等
の問題を生ずる。このような問題は製造歩留まりの低下
原因となり好ましくない。ところが、本実施の形態では
下部電極５５の上端部に突起が生じないため、下部電極
５５の膜厚が薄くなっても、機械的強度を十分な強さに
保つことができる。このため前記問題に起因するＤＲＡ
Ｍの製造歩留まりの低下を生じない。

【０１２５】その後、実施の形態１と同様の工程でＤＲ
ＡＭを完成する（図２８）。

【０１２６】本実施の形態によれば、安定な下部電極５
５の構造を提供でき、ＤＲＡＭの製造歩留まりの低下を
防止できる。

【０１２７】なお、本実施の形態の下部電極構造に実施
の形態２および３のキャパシタ絶縁膜の構成を適用でき
ることは言うまでもない。

【０１２８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１２９】例えば、前記実施の形態１〜４ではＤＲＡ
Ｍについて説明したが、ＤＲＡＭと演算回路等ロジック
回路が１チップに混載されたシステムＬＳＩ等にも本発
明を適用できる。

【０１３０】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１３１】すなわち、下部電極にタングステン等従来
多用される金属あるいは金属化合物材料を用い、キャパ
シタ絶縁膜に酸化タンタル膜を用いたキャパシタにおい
て、酸化タンタル膜の酸化熱処理の際に剥離の発生、ま
たは、低誘電率の金属酸化物の形成を抑制できる。

【０１３２】また、安定な下部電極構成を提供し、半導
体装置の製造歩留まりの向上および信頼性の向上を図れ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。

【図２】実施の形態１のＤＲＡＭの等価回路図である。

【図３】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図４】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図５】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図６】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図９】実施の形態１のＤＲＡＭの製造工程の一例を工
程順に示した断面図である。

【図１０】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１１】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１２】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１３】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１４】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１５】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１６】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１７】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１８】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図１９】実施の形態１のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２０】本発明の他の実施の形態であるＤＲＡＭの製
造工程の一例を工程順に示した断面図である。

【図２１】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２２】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２３】実施の形態２のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２４】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの製造工程の一例を示した断面図である。

【図２５】本発明の他の実施の形態であるＤＲＡＭの製
造工程の一例を工程順に示した断面図である。

【図２６】実施の形態４のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２７】実施の形態４のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２８】実施の形態４のＤＲＡＭの製造工程の一例を
工程順に示した断面図である。

【図２９】本発明のさらに他の実施の形態であるＤＲＡ
Ｍの製造工程の一例を示した断面図である。

【図３０】本発明の効果を実験したデータを示すグラフ
である。

【符号の説明】

１半導体基板１Ａ半導体チップ５溝（素子分離溝）６シリコン酸化膜７シリコン酸化膜１０ｎ型半導体領域１１ｐ型ウエル１２ｎ型ウエル１３ゲート酸化膜１４Ａゲート電極１４Ｂゲート電極１４Ｃゲート電極１５シリコン窒化膜１７ｐ^-型半導体領域１８ｎ^-型半導体領域１９ｎ型半導体領域２０シリコン窒化膜２０ａサイドウォールスペーサ２２ｐ⁺型半導体領域２３ｎ⁺型半導体領域２４ＳＯＧ膜２５、２６シリコン酸化膜２８、２９コンタクトホール３０プラグ３１シリコン酸化膜３４、３６コンタクトホール３８第１層配線４０シリコン窒化膜４２ＴｉＳｉ₂層４３サイドウォールスペーサ４４ＳＯＧ膜４５、４６シリコン酸化膜４８スルーホール４９プラグ５０シリコン窒化膜５１シリコン酸化膜５２溝５３金属化合物膜５４絶縁膜５５下部電極５６シリコン窒化膜５７酸化タンタル膜５８多結晶酸化タンタル膜５９シリコン酸窒化膜６０窒化チタン膜６１上部電極６２シリコン酸化膜６３ＳＯＧ膜６４、６５スルーホール６６プラグ６７第２層配線６８第１の酸化タンタル膜６９第１の多結晶酸化タンタル膜７０シリコン酸窒化膜７１第２の酸化タンタル膜７２、７３シリコン窒化膜７４金属シリサイド膜Ａ、Ｂ、Ｃ曲線ＢＬビット線Ｃ情報蓄積用容量素子ＭＡＲＹメモリアレイＱｎｎチャネル型ＭＩＳＦＥＴＱｐｐチャネル型ＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＷＤワードドライバＷＬワード線

Claims

【特許請求の範囲】

【請求項１】絶縁膜の孔内に内面を覆うように形成さ
れた、金属もしくは金属化合物からなる下部電極と、前
記下部電極に対向して配置された上部電極と、前記上部
電極および下部電極の間に形成されたキャパシタ絶縁膜
とからなる情報蓄積用容量素子を含む半導体装置であっ
て、前記キャパシタ絶縁膜には多結晶酸化タンタル膜と、金
属および酸素拡散防止膜が含まれ、前記金属および酸素
拡散防止膜は、前記金属もしくは金属化合物からなる下
部電極と前記多結晶酸化タンタル膜との間に形成されて
いることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置であって、前記金属および酸素拡散防止膜は、シリコン酸窒化膜で
あることを特徴とする半導体装置。
【請求項３】請求項１または２記載の半導体装置であ
って、前記キャパシタ絶縁膜には、さらに、シリコン窒化膜が
含まれ、前記シリコン窒化膜は、前記多結晶酸化タンタ
ル膜と前記上部電極との間に形成されていることを特徴
とする半導体装置。
【請求項４】請求項１〜３の何れか一項に記載の半導
体装置であって、前記多結晶酸化タンタル膜は、複数層で構成されること
を特徴とする半導体装置。
【請求項５】請求項１〜４の何れか一項に記載の半導
体装置であって、前記下部電極は、窒化チタン、タングステン、窒化タン
グステンまたは窒化タンタルから選択される何れかの材
料またはこれらの化合物からなり、前記上部電極は、窒
化チタンからなることを特徴とする半導体装置。
【請求項６】請求項１〜５の何れか一項に記載の半導
体装置であって、前記下部電極は、ＤＲＡＭのビット線よりも上層に形成
された第１絶縁膜の孔内に形成され、前記下部電極の先
端の標高は前記第１絶縁膜表面の標高よりも高いことを
特徴とする半導体装置。
【請求項７】請求項１〜５の何れか一項に記載の半導
体装置であって、前記下部電極は、ＤＲＡＭのビット線よりも上層に形成
された第１絶縁膜および第２絶縁膜の孔内に形成され、
前記下部電極の先端の標高は前記第２絶縁膜表面の標高
と同じであることを特徴とする半導体装置。
【請求項８】半導体基板の主面のＭＩＳＦＥＴと、前
記ＭＩＳＦＥＴを覆う第１絶縁膜上のビット線と、前記
ビット線上の第２絶縁膜上に形成された情報蓄積用の容
量素子とを有する半導体装置の製造方法であって、（ａ）前記第２絶縁膜上に第３絶縁膜を形成し、前記第
３絶縁膜に複数個の孔を形成する工程、（ｂ）前記孔の内面を覆う金属膜または金属化合物膜を
前記半導体基板の全面に形成し、前記金属膜または金属
化合物膜上に前記孔を埋め込む第４絶縁膜を形成し、前
記孔以外の前記第４絶縁膜と前記金属膜または金属化合
物膜とを除去する工程、（ｃ）前記孔内の前記第４絶縁膜を除去し、前記金属膜
または金属化合物膜からなる情報蓄積用のキャパシタの
下部電極を露出する工程、（ｄ）前記半導体基板の全面にシリコン窒化膜を形成す
る工程、（ｅ）前記シリコン窒化膜上に非晶質酸化タンタル膜を
堆積する工程、（ｆ）前記非晶質酸化タンタル膜に酸化性雰囲気での熱
処理を施し、前記非晶質酸化タンタル膜を結晶化して多
結晶酸化タンタル膜を形成する工程、（ｇ）前記多結晶酸化タンタル膜上に金属膜または金属
化合物膜を形成する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項９】請求項８記載の半導体装置の製造方法で
あって、前記（ｆ）工程の後に、さらに、第２多結晶酸化タンタ
ル膜を形成する工程を有することを特徴とする半導体装
置の製造方法。
【請求項１０】請求項９記載の半導体装置の製造方法
であって、前記第２多結晶酸化タンタル膜に施す酸化性雰囲気にお
ける熱処理は、前記非晶質酸化タンタル膜への熱処理よ
りも、低温度または短時間で行うことを特徴とする半導
体装置の製造方法。
【請求項１１】請求項８〜１０の何れか一項に記載の
半導体装置の製造方法であって、前記（ｇ）工程の前に、さらに、前記多結晶酸化タンタ
ル膜または第２多結晶酸化タンタル膜上にシリコン窒化
膜を形成する工程を有することを特徴とする半導体装置
の製造方法。
【請求項１２】請求項８〜１１の何れか一項に記載の
半導体装置の製造方法であって、前記（ａ）工程において、前記第３絶縁膜上に、前記第
３絶縁膜よりもエッチング速度の遅い、または、ＣＭＰ
法による研磨速度の遅い第５絶縁膜を形成し、前記
（ｂ）工程における前記第４絶縁膜と前記金属膜または
金属化合物膜との除去工程において、前記第５絶縁膜を
エッチングまたはＣＭＰ法による研磨のストッパ膜とし
て用いることを特徴とする半導体装置の製造方法。