JP2000286254A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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政良 齊藤
Katsuhiko Hotta
勝彦 堀田
Masanari Hirasawa
賢斉 平沢
Masayuki Kojima
雅之 児島
Hiroyuki Uchiyama
博之 内山
Hiroyuki Maruyama
裕之 丸山
Takuya Fukuda
琢也 福田
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 ＭＩＳＦＥＴの微細化を推進することのでき
る絶縁膜形成技術を提供する。 【解決手段】 ＭＩＳＦＥＴ（Ｑｓ、Ｑｎ、Ｑｐ）のゲ
ート電極９上に形成する平坦化絶縁膜として、ポリシラ
ザン系ＳＯＧ膜を約８００℃の高温で熱処理したＳＯＧ
膜１６を使用する。また、上層の配線（５４、５５、５
６、６２、６３）間の層間絶縁膜として、上記のような
高温の熱処理を施さないポリシラザン系ＳＯＧ膜５７を
使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、微細なＭＩＳＦＥ
Ｔ(Metal Insulator Semiconductor Field Effect Tran
sistor) を形成するための絶縁膜構造およびその形成プ
ロセスに適用して有効な技術に関する。
【０００２】
【従来の技術】従来、ＭＩＳＦＥＴのゲート電極上に形
成される絶縁膜を平坦化するには、ゲート電極上に堆積
したＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜
を約８５０〜９００℃の高温でリフローする方法が用い
られてきた。しかし、ＭＩＳＦＥＴの微細化が進み、こ
れに伴って隣接するゲート電極間のスペースが狭くなっ
てくると、ゲート電極上の平坦化絶縁膜にＢＰＳＧ膜を
使用することが困難になる。
【０００３】微細化されたＭＩＳＦＥＴのソース、ドレ
インにコンタクトホールを通じて配線を接続するプロセ
スでは、ゲート電極の上面と側面とに窒化シリコン膜を
形成し、この窒化シリコン膜とその上部に堆積した酸化
シリコン系の絶縁膜とのエッチング速度差を利用するこ
とによって、ゲート電極との合わせ余裕を必要とせずに
コンタクトホールを形成するセルフアライン・コンタク
ト(Self Align Contact;ＳＡＣ) 技術が使われる（特開
平９−２５２０９８号公報）。
【０００４】しかし、微細なＭＩＳＦＥＴのゲート電極
の上面と側面とに窒化シリコン膜を形成すると、隣接す
るゲート電極間のスペースが極めて狭くなるために、こ
のスペースにＢＰＳＧ膜を埋め込んだ時にボイド（空
隙）が発生してしまう。また、０．２５μm 以下の微細
なデザインルールで製造されるデバイスの場合、ＭＩＳ
ＦＥＴを形成した後に８００℃を越える高温の熱処理を
伴うＢＰＳＧ膜を使用すると、ＭＩＳＦＥＴの特性が劣
化してしまう。
【０００５】有機溶媒に溶かしたシリコン化合物の薬液
を基板上にスピン塗布し、約４００〜４５０℃の熱処理
（ベーク処理）を行って溶媒を気化させることにより得
られるスピンオングラス(Spin On Glass; ＳＯＧ) 膜
は、高アスペクト比のゲート電極間スペースを良好に埋
め込むことのできる優れたギャップフィル性を備え、か
つコストも安価であることから、プロセス処理温度の低
温化が要求される０．２５μm 以降のＭＩＳデバイスに
おいて、ゲート電極上に形成する平坦化絶縁膜としての
利用が期待されている。
【０００６】また、水素シルセスキオキサンを原料とす
るＳＯＧ膜は、ＣＶＤ法によって形成された酸化シリコ
ン膜に比べて誘電率が低いことから、多層メタル配線間
の層間絶縁膜に適用した場合には、配線遅延の低減効果
も期待できる。
【０００７】しかしその反面、ＳＯＧ膜は、(i) ＣＶＤ
−酸化シリコン膜に比べて耐湿性が乏しいため、メタル
配線の腐食を引き起こす原因となる。(ii)膜が軟らか
く、化学的機械研磨(Chemical Mechanical Polishing;
ＣＭＰ) の適用が困難なため、配線が密な領域と疎な領
域とを含むグローバルな領域の平坦化を図ろうとする
と、ＳＯＧ膜の上部に酸化シリコン膜を堆積してからＣ
ＭＰを行わなければならない、といった欠点があり、そ
の改質技術が種々提案されている。
【０００８】特開平９−３３０９８２号公報は、ＳＯＧ
膜の吸湿性を改善する方法として、ＳＯＧ膜を４００〜
７５０℃の温度でベークし、必要に応じて酸素プラズマ
処理（またはアルゴンイオン注入）を行った後、その上
部に吸湿防止層（ＣＶＤ−酸化膜など）を形成し、その
後さらに５５０〜７５０℃の熱処理を行う技術を開示し
ている。
【０００９】特開平８−７８５２８号公報は、ＳＯＧ膜
からの脱ガス（水分を含んだガス）によるＡｌ配線の腐
食を防止するために、Ａｌ配線の上部の絶縁膜（ＣＶＤ
−酸化膜／ＳＯＧ膜／ＣＶＤ−酸化膜）にスルーホール
を形成し、次いで３００〜３５０℃の熱処理を施して脱
ガスを放出させた後、スルーホールの側壁に酸化シリコ
ン膜からなるサイドウォールスペーサを形成する技術を
開示している。
【００１０】特開平９−２８３５１５号公報は、ＳＯＧ
を窒素などの不活性ガス雰囲気中で熱処理してセラミッ
ク状の酸化シリコン膜にした時にその表面に微小な突起
が発生するのを防ぐために、水素シルセスキオキサン
（ＨＳＱ）の溶液を基板上にスピン塗布した後、不活性
ガス雰囲気中、４００℃未満の第１の熱処理を行ってプ
レセラミック状の膜とした後、酸化性ガス雰囲気（酸素
＋窒素）中、４００℃未満の第２の熱処理を行ってセラ
ミック状の酸化シリコン膜を得る技術を開示している。
【００１１】特開平８−１２５０２１号公報は、７０〜
２２０℃の予備熱処理によって半硬化させたＳＯＧ膜を
オゾン／紫外線処理することによってその表層部を改質
し、次に酸素または窒素雰囲気中で４００〜５００℃の
前熱処理と７００〜１０００℃の後熱処理とを行ってＳ
ＯＧ膜を完全硬化させる技術を開示している。
【００１２】特開平１０−１０７０２６号公報は、水素
シルセスキオキサン（ＨＳＱ）を原料とするＳＯＧ膜を
常温〜５００℃の条件で電子ビームキュアすることによ
って、クラック耐性の向上および密度の増加を図る技術
を開示している。
【００１３】
【発明が解決しようとする課題】本発明者は、ＭＩＳＦ
ＥＴのゲート電極上に形成する平坦化絶縁膜として、ポ
リシラザン系ＳＯＧ膜および水素シルセスキオキサン系
ＳＯＧ膜の適用を検討した。
【００１４】ポリシラザンは、シリコン（Ｓｉ）原子に
窒素（Ｎ）原子と水素（Ｈ）原子とが結合した分子構造
を有しているのが特徴である。このポリシラザンを原料
とするＳＯＧ膜を形成するには、ポリシラザンを溶媒に
溶かした薬液を基板上にスピン塗布した後、ベーク処理
を行って溶媒を気化させる。次に、このＳＯＧ膜に高温
のスチーム酸化処理を施すと、化学式（１）に示すよう
に、Ｓｉに結合した水素とＮＨ基とが反応して水素ガス
およびアンモニアガスが離脱し、Ｓｉ−Ｏ−Ｓｉ結合に
よって構成される緻密で耐湿性の高いＳＯＧ膜が得られ
る。
【００１５】
【化１】
【００１６】ところが、このようにして得られたＳＯＧ
膜は、ポリシラザンに由来する微量の残留窒素を含んで
いるために、ゲート電極の上部に窒化シリコン膜を介し
てこのＳＯＧ膜を形成し、窒化シリコン膜とのエッチン
グ速度差を利用してコンタクトホールを形成しようとす
ると、窒化シリコン膜とのエッチング選択比が十分に確
保できないために、コンタクトホールの径が微細になる
と開孔が不能になってしまうことが本発明者の検討によ
って明らかになった。
【００１７】一方、水素シルセスキオキサンは、シリコ
ン（Ｓｉ）原子に酸素（Ｏ）原子と水素（Ｈ）原子とが
結合した分子構造を有しており、分子中に窒素を含んで
いない。この水素シルセスキオキサンを原料とするＳＯ
Ｇ膜を形成するには、水素シルセスキオキサンを溶媒に
溶かした薬液を基板上にスピン塗布した後、約４００℃
の熱処理を行って溶媒を気化させる。これにより、化学
式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３０％程
度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜が得ら
れる。
【００１８】
【化２】
【００１９】ところが、水素シルセスキオキサン系ＳＯ
Ｇ膜は、分子中にＳｉ−Ｈ結合が存在するために、膜を
形成した以降のプロセスで４００℃を大きく越える高温
の熱処理が行われると水素起因の脱ガスが発生するとい
う問題がある。
【００２０】例えば、水素シルセスキオキサン系ＳＯＧ
膜にスルーホールを形成し、その内部に導体層を埋め込
む際、導体層の形成温度が４００℃を超えると、スルー
ホール内に水素などのガスが発生する。そのために導体
層の埋め込みが不十分となり、抵抗が増大するという問
題が生じる。また、発生した水素ガスによってエッチン
グ条件が変動するために、高アスペクト比のスルーホー
ルを形成することが困難になるという問題が生じる。
【００２１】本発明の目的は、ＭＩＳＦＥＴの微細化を
推進することのできる絶縁膜形成技術を提供することに
ある。
【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２４】（１）本発明の半導体集積回路装置は、半
導体基板の主面に形成されたＭＩＳＦＥＴの上部に第１
絶縁膜を介在して第１層配線が形成され、前記第１層配
線の上部に第２絶縁膜を介在して第２層配線が形成さ
れ、前記第１絶縁膜および前記第２絶縁膜のそれぞれ
は、シリコン、酸素および水素からなるポリマーを主成
分とする液状物質を塗布することによって形成された絶
縁膜を含み、前記第２絶縁膜の比誘電率は、前記第１絶
縁膜の比誘電率よりも小さい。
【００２５】（２）本発明の半導体集積回路装置は、前
記請求項１において、前記ポリマーは、水素シルセスキ
オキサンである。
【００２６】（３）本発明の半導体集積回路装置は、前
記請求項１において、前記第２絶縁膜の水素含有率は、
前記第１絶縁膜の水素含有率よりも高い。
【００２７】（４）本発明の半導体集積回路装置は、前
記請求項１において、前記第１絶縁膜の表面は、研磨に
よって平坦化されている。
【００２８】（５）本発明の半導体集積回路装置は、半
導体基板の主面に形成されたＭＩＳＦＥＴの上部に第１
絶縁膜が形成され、前記第１絶縁膜の上部に第１電極と
第２電極とそれらの間に介在する誘電体膜とからなる容
量素子が形成され、前記容量素子の上部に第２絶縁膜が
形成され、前記第１絶縁膜および前記第２絶縁膜は、シ
リコン、酸素および水素からなるポリマーを主成分とす
る液状物質を塗布することによって形成された絶縁膜を
含み、前記第２絶縁膜の水素含有率は、前記第１絶縁膜
の水素含有率よりも高い。
【００２９】（６）本発明の半導体集積回路装置は、前
記請求項５において、前記第２絶縁膜の比誘電率は、前
記第１絶縁膜の比誘電率よりも小さい。
【００３０】（７）本発明の半導体集積回路装置は、前
記請求項５において、前記容量素子の上部に第１メタル
配線および第２メタル配線が形成され、前記第２絶縁膜
は、前記第１メタル配線と前記第２メタル配線との間に
介在する。
【００３１】（８）本発明の半導体集積回路装置は、半
導体基板の表面に形成された半導体領域の上部に窒化シ
リコン膜が形成され、前記窒化シリコン膜の上部に前記
窒化シリコン膜とエッチング速度が異なる第１絶縁膜が
形成され、前記第１絶縁膜および前記窒化シリコン膜に
第１接続孔が形成され、前記第１接続孔の内部に前記半
導体領域と電気的に接続された第１導体膜が形成され、
前記第１絶縁膜の上部に第２絶縁膜を介在して第２導体
膜が形成され、前記第１絶縁膜は、シリコン、酸素およ
び水素からなるポリマーを主成分とする液状物質を塗布
することによって形成された絶縁膜を含み、前記第２絶
縁膜は、シリコン、窒素および水素からなるポリマーを
主成分とする液状物質を塗布することによって形成され
た絶縁膜を含む。
【００３２】（９）本発明の半導体集積回路装置は、前
記請求項８において、前記シリコン、酸素および水素か
らなるポリマーは、水素シルセスキオキサンであり、前
記シリコン、窒素および水素からなるポリマーは、シラ
ザンである。
【００３３】（１０）本発明の半導体集積回路装置は、
半導体基板の表面に形成された半導体領域の上部に窒化
シリコン膜が形成され、前記窒化シリコン膜の上部に前
記窒化シリコン膜とエッチング速度が異なる第１絶縁膜
が形成され、前記第１絶縁膜および前記窒化シリコン膜
に第１接続孔が形成され、前記第１接続孔の内部に前記
半導体領域と電気的に接続された第１導体膜が形成さ
れ、前記第１絶縁膜は、シリコン、酸素および水素から
なるポリマーを主成分とする液状物質を塗布することに
よって形成された絶縁膜を含む。
【００３４】（１１）本発明の半導体集積回路装置は、
半導体基板の主面に形成されたＭＩＳＦＥＴの上部に窒
化シリコン膜が形成され、前記窒化シリコン膜の上部に
前記窒化シリコン膜とエッチング速度が異なる第１絶縁
膜が形成され、前記第１絶縁膜および前記窒化シリコン
膜に第１接続孔が形成され、前記第１接続孔の内部に前
記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接
続された第１導体膜が形成され、前記第１絶縁膜の上部
に前記第１導体膜を介して前記ソース、ドレインの一方
に電気的に接続された容量素子が形成され、前記容量素
子の上部に第２絶縁膜を介在して第１メタル配線が形成
され、前記第１絶縁膜および前記第２絶縁膜は、シリコ
ン、酸素および水素からなるポリマーを主成分とする液
状物質を塗布することによって形成された絶縁膜を含
み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比
誘電率よりも小さい。
【００３５】（１２）本発明の半導体集積回路装置は、
前記請求項１１において、前記第１絶縁膜の表面は、研
磨によって平坦化されている。
【００３６】（１３）本発明の半導体集積回路装置は、
前記請求項１１において、前記容量素子の容量絶縁膜
は、ペロブスカイト型または複合ペロブスカイト型の結
晶構造を有する高誘電体または強誘電体を主成分とする
膜を含む。
【００３７】（１４）本発明の半導体集積回路装置は、
半導体基板の主面に形成されたＭＩＳＦＥＴの上部に窒
化シリコン膜が形成され、前記窒化シリコン膜の上部に
前記窒化シリコン膜とエッチング速度が異なる第１絶縁
膜が形成され、前記第１絶縁膜および前記窒化シリコン
膜に第１接続孔が形成され、前記第１接続孔の内部に前
記ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接
続された第１導体膜が形成され、前記第１絶縁膜の上部
に前記第１導体膜を介して前記ソース、ドレインの一方
に電気的に接続された容量素子が形成され、前記容量素
子の上部に第２絶縁膜を介在して第１メタル配線が形成
され、前記第１絶縁膜は、シリコン、酸素および水素か
らなるポリマーを主成分とする液状物質を塗布すること
によって形成された絶縁膜を含み、前記第２絶縁膜は、
シリコン、窒素および水素からなるポリマーを主成分と
する液状物質を塗布することによって形成された絶縁膜
を含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜
の比誘電率よりも小さい。
【００３８】（１５）本発明の半導体集積回路装置は、
半導体基板の主面上に形成されたＭＩＳＦＥＴの上部に
第１絶縁膜を介在してビット線が形成され、前記ビット
線の上部に第２絶縁膜を介在して容量素子が形成され、
前記容量素子の上部に第３絶縁膜を介在して第１メタル
配線が形成され、前記ビット線は、前記第１絶縁膜に形
成された第１接続孔を通じて前記ＭＩＳＦＥＴのソー
ス、ドレインの一方に電気的に接続され、前記容量素子
は、前記第２絶縁膜に形成された第２接続孔および前記
第１絶縁膜に形成された第３接続孔を通じて前記ソー
ス、ドレインの他方に電気的に接続され、前記第１絶縁
膜、第２絶縁膜および前記第３絶縁膜のそれぞれは、シ
リコン、酸素および水素からなるポリマーを主成分とす
る液状物質を塗布することによって形成された絶縁膜を
含み、前記第３絶縁膜の比誘電率は、前記第１絶縁膜お
よび前記第２絶縁膜の比誘電率よりも小さい。
【００３９】（１６）本発明の半導体集積回路装置は、
前記請求項１５において、前記第１メタル配線の上部に
第４絶縁膜を介在して第２メタル配線が形成され、前記
第４絶縁膜は、シリコン、酸素および水素からなるポリ
マーを主成分とする液状物質を塗布することによって形
成された絶縁膜を含み、その比誘電率は、前記第１絶縁
膜および前記第２絶縁膜の比誘電率よりも小さい。
【００４０】（１７）本発明の半導体集積回路装置は、
前記請求項１５において、前記第１絶縁膜は、前記ＭＩ
ＳＦＥＴのゲート電極の上面と側面とを覆う窒化シリコ
ン膜と、前記窒化シリコン膜の上部に形成された前記絶
縁膜とによって構成され、前記絶縁膜の表面は、研磨に
よって平坦化されている。
【００４１】（１８）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００４２】（ａ）半導体基板の主面上に窒化シリコン
膜を形成した後、前記窒化シリコン膜の上部にシリコ
ン、酸素および水素からなるポリマーを主成分とする液
状物質を塗布する工程、（ｂ）前記液状物質に第１熱処
理を施して溶媒を気化させることにより、絶縁膜を形成
する工程、（ｃ）前記窒化シリコン膜に対する前記絶縁
膜のエッチング速度が大きい条件で前記絶縁膜をエッチ
ングした後、前記窒化シリコン膜をエッチングすること
によって、前記絶縁膜および前記窒化シリコン膜に接続
孔を形成する工程。
【００４３】（１９）本発明の半導体集積回路装置の製
造方法は、前記請求項１８において、前記ポリマーは、
水素シルセスキオキサンである。
【００４４】（２０）本発明の半導体集積回路装置の製
造方法は、前記請求項１８において、前記液状物質に前
記第１熱処理を施した後、前記絶縁膜をエッチングする
工程に先立ち、前記第１熱処理の温度よりも高い温度で
前記絶縁膜に第２熱処理を施す。
【００４５】（２１）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００４６】（ａ）半導体基板の表面に半導体領域を形
成した後、前記半導体基板上にシリコン、酸素および水
素からなるポリマーを主成分とする液状物質を塗布する
工程、（ｂ）前記液状物質に第１熱処理を施して溶媒を
気化させることにより、絶縁膜形成する工程、（ｃ）酸
素を含む雰囲気中で前記絶縁膜に第２熱処理を施した
後、前記絶縁膜をドライエッチングして接続孔を形成す
る工程、（ｄ）前記接続孔の内部に、前記半導体領域と
電気的に接続された導体層を形成する工程。
【００４７】（２２）本発明の半導体集積回路装置の製
造方法は、前記請求項２１において、前記第２熱処理の
温度は、前記第１熱処理の温度よりも高い。
【００４８】（２３）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００４９】（ａ）半導体基板の主面上にシリコン、酸
素および水素からなるポリマーを主成分とする液状物質
を塗布した後、前記液状物質に第１熱処理を施して溶媒
を気化させることにより、第１絶縁膜を形成する工程、
（ｂ）酸素を含む雰囲気中で前記第１絶縁膜に第２熱処
理を施した後、前記第１絶縁膜の表面を化学的および機
械的に研磨する工程、（ｃ）前記第１絶縁膜の上部に導
体膜を形成した後、前記導体膜をエッチングすることに
よって、導体片を形成する工程、（ｄ）前記導体片の上
部に第２絶縁膜を形成する工程。
【００５０】（２４）本発明の半導体集積回路装置の製
造方法は、前記請求項２３において、前記第２絶縁膜の
比誘電率は、前記第１絶縁膜膜の比誘電率よりも小さ
い。
【００５１】（２５）本発明の半導体集積回路装置の製
造方法は、前記請求項２３において、前記第２絶縁膜の
水素含有率は、前記第１絶縁膜の水素含有率よりも高
い。
【００５２】（２６）本発明の半導体集積回路装置の製
造方法は、前記請求項２３において、前記第２絶縁膜
は、前記導体片の上部にシリコン、酸素および水素から
なるポリマーを主成分とする液状物質を塗布した後、前
記液状物質に第１熱処理を施して溶媒を気化させること
により形成される。
【００５３】（２７）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００５４】（ａ）半導体基板の主面上に複数の第１導
体片を形成した後、前記第１導体片間のスペースおよび
前記第１導体片の上部にシリコン、酸素および水素から
なるポリマーを主成分とする液状物質を塗布する工程、
（ｂ）前記液状物質に第１熱処理を施して溶媒を気化さ
せることにより、絶縁膜を形成した後、酸素を含む雰囲
気中で前記絶縁膜に第２熱処理を施す工程、（ｃ）前記
絶縁膜の上部に第１電極、容量絶縁膜および第２電極か
らなる容量素子を形成する工程。
【００５５】（２８）本発明の半導体集積回路装置の製
造方法は、前記請求項２７において、前記第２熱処理の
温度は、前記第１熱処理の温度よりも高い。
【００５６】（２９）本発明の半導体集積回路装置の製
造方法は、前記請求項２７において、前記第２熱処理の
温度は、前記容量素子の前記容量絶縁膜を形成する温度
以上である。
【００５７】（３０）本発明の半導体集積回路装置の製
造方法は、前記請求項２７において、前記容量素子の前
記容量絶縁膜は、ペロブスカイト型または複合ペロブス
カイト型の結晶構造を有する高誘電体または強誘電体を
主成分とする膜を含む。
【００５８】（３１）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００５９】（ａ）半導体基板の主面上に複数の第１導
体片を形成した後、前記第１導体片間のスペースおよび
前記第１導体片の上部にシリコン、酸素および水素から
なるポリマーを主成分とする第１液状物質を塗布する工
程、（ｂ）前記第１液状物質に第１熱処理を施して溶媒
を気化させることにより、第１絶縁膜を形成した後、酸
素を含む雰囲気中で前記第１絶縁膜に第２熱処理を施す
工程、（ｃ）前記第１絶縁膜の上部に第１電極、容量絶
縁膜および第２電極からなる容量素子を形成した後、前
記容量素子の上部にシリコン、酸素および水素からなる
ポリマーを主成分とする第２液状物質を塗布する工程、
（ｄ）前記第２液状物質に第３の熱処理を施して溶媒を
気化させることにより、第２絶縁膜を形成する工程。
【００６０】（３２）本発明の半導体集積回路装置の製
造方法は、前記請求項３１において、前記ポリマーは、
水素シルセスキオキサンである。
【００６１】（３３）本発明の半導体集積回路装置の製
造方法は、前記請求項３１において、前記第２熱処理の
温度は、前記第１熱処理の温度および前記第３熱処理の
温度よりも高い。
【００６２】（３４）本発明の半導体集積回路装置の製
造方法は、前記請求項３１において、前記第２熱処理の
温度は、前記容量素子の前記容量絶縁膜を形成する温度
以上である。
【００６３】（３５）本発明の半導体集積回路装置の製
造方法は、前記請求項３１において、前記第２絶縁膜の
比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
【００６４】（３６）本発明の半導体集積回路装置の製
造方法は、前記請求項３１において、前記第１絶縁膜の
上部に前記容量素子を形成する工程は、前記第１絶縁膜
の上部にＣＶＤ法で第３絶縁膜を形成する工程と、前記
第３絶縁膜に溝を形成する工程と、前記溝の内部に前記
容量素子を形成する工程とを含む。
【００６５】（３７）本発明の半導体集積回路装置の製
造方法は、半導体基板の主面にＭＩＳＦＥＴを形成した
後、前記ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工
程と、前記第１絶縁膜の上部に第１電極、容量絶縁膜お
よび第２電極からなる容量素子を形成した後、前記容量
素子の上部に第２絶縁膜を形成する工程とを含み、前記
第１絶縁膜および前記第２絶縁膜のそれぞれは、シリコ
ン、酸素および水素からなるポリマーを主成分とする液
状物質を主成分とする液状物質を塗布することによって
形成された絶縁膜を含み、前記第２絶縁膜の比誘電率
は、前記第１絶縁膜の比誘電率よりも小さい。
【００６６】（３８）本発明の半導体集積回路装置の製
造方法は、前記請求項３７において、前記第１絶縁膜の
表面を化学的および機械的に研磨することによって平坦
化する。
【００６７】（３９）本発明の半導体集積回路装置の製
造方法は、前記請求項３７において、前記第２絶縁膜の
水素含有率は、前記第１絶縁膜の水素含有率よりも高
い。
【００６８】（４０）本発明の半導体集積回路装置の製
造方法は、前記請求項３７において、前記第２絶縁膜の
上部に第１メタル配線が形成され、第１メタル配線の上
部に第３絶縁膜を介在して第２メタル配線が形成され、
前記第３絶縁膜は、シリコン、酸素および水素からなる
ポリマーを主成分とする液状物質を塗布することによっ
て形成された絶縁膜を含み、その比誘電率は、前記第１
絶縁膜の比誘電率よりも小さい。
【００６９】（４１）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００７０】（ａ）半導体基板の主面にＭＩＳＦＥＴを
形成した後、前記ＭＩＳＦＥＴの上部にシリコン、酸素
および水素からなるポリマーを主成分とする第１液状物
質を塗布する工程、（ｂ）前記第１液状物質に第１熱処
理を施すことによって第１絶縁膜を形成した後、酸素を
含む雰囲気中、前記第１絶縁膜に前記第１熱処理よりも
高温の第２熱処理を施す工程、（ｃ）前記第１絶縁膜の
上部にＡｌを主成分とするメタル配線を形成した後、前
記メタル配線の上部にシリコン、酸素および水素からな
るポリマーを主成分とする第２液状物質を塗布する工
程、（ｄ）前記第２液状物質に前記第２熱処理よりも低
温の第３熱処理を施すことによって第２絶縁膜を形成す
る工程。
【００７１】（４２）本発明の半導体集積回路装置の製
造方法は、前記請求項４１において、前記第２絶縁膜の
比誘電率は、前記第１絶縁膜の比誘電率よりも小さい。
【００７２】（４３）本発明の半導体集積回路装置の製
造方法は、前記請求項４１において、前記第３熱処理の
温度は、前記メタル配線が劣化する温度よりも低い。
【００７３】（４４）本発明の半導体集積回路装置の製
造方法は、前記請求項４１において、前記（ｂ）工程の
後、前記第１絶縁膜の表面を化学的および機械的に研磨
することによって平坦化する。
【００７４】（４５）本発明の半導体集積回路装置の製
造方法は、前記請求項４１において、（ｅ）前記（ｄ）
工程の後、酸素を含む雰囲気中、前記第２絶縁膜の表面
に紫外線を照射する工程、（ｆ）前記紫外線が照射され
た前記第２絶縁膜の表面にシリコン、酸素および水素か
らなるポリマーを主成分とする第３液状物質を塗布する
工程、（ｇ）前記第３液状物質に第４熱処理を施すこと
によって、前記第２絶縁膜を厚膜化する工程、をさらに
含む。
【００７５】（４６）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００７６】（ａ）半導体基板の主面にＭＩＳＦＥＴを
形成した後、前記ＭＩＳＦＥＴの上部にシリコン、酸素
および水素からなるポリマーを主成分とする第１液状物
質を塗布する工程、（ｂ）前記第１液状物質に第１熱処
理を施すことによって第１絶縁膜を形成した後、酸素を
含む雰囲気中、前記第１絶縁膜に前記第１熱処理よりも
高温の第２熱処理を施す工程、（ｃ）前記第１絶縁膜の
上部に容量素子を形成した後、前記容量素子の上部にシ
リコン、酸素および水素からなるポリマーを主成分とす
る第２液状物質を塗布する工程、（ｄ）前記第２液状物
質に前記第２熱処理よりも低温の第３熱処理を施すこと
によって第２絶縁膜を形成する工程。
【００７７】（４７）本発明の半導体集積回路装置の製
造方法は、前記請求項４６において、前記第３熱処理の
温度は、前記容量素子の容量絶縁膜が劣化する温度より
も低い。
【００７８】（４８）本発明の半導体集積回路装置の製
造方法は、以下の工程を含む。
【００７９】（ａ）半導体基板の主面の素子分離領域に
溝を形成した後、前記溝の内部を含む前記半導体基板上
にシリコン、酸素および水素からなるポリマーを主成分
とする液状物質を塗布する工程、（ｂ）前記液状物質に
第１熱処理を施すことによって絶縁膜を形成した後、酸
素を含む雰囲気中、前記絶縁膜に前記第１熱処理よりも
高温の第２熱処理を施す工程、（ｃ）前記第２熱処理が
施された前記絶縁膜を化学的および機械的に研磨し、前
記絶縁膜を前記溝の内部に残すことによって、前記半導
体基板の主面に素子分離溝を形成する工程。
【００８０】（４９）本発明の半導体集積回路装置の製
造方法は、前記請求項４８において、前記ポリマーは、
水素シルセスキオキサンである。
【００８１】上記した手段によれば、ＭＩＳＦＥＴの上
部に窒素を含まないポリマーを原料とする絶縁膜を形成
することにより、窒化シリコン膜に対するドライエッチ
ング速度比が大きい絶縁膜が得られるので、セルフアラ
イン・コンタクトの形成が容易になる。
【００８２】上記した手段によれば、塗布膜を高温熱処
理することにより、緻密な絶縁膜が得られるので、塗布
膜にＣＭＰ法を適用することが可能となる。
【００８３】上記した手段によれば、メタル配線間の層
間絶縁膜に低誘電率の絶縁膜を使用することにより、配
線間の寄生容量の低減を図ることができる。
【００８４】上記した手段によれば、ＣＶＤ法で形成す
る絶縁膜よりも安価な塗布膜を絶縁膜材料として使用す
ることにより、半導体集積回路装置の製造コストを低減
することができる。
【００８５】上記した手段によれば、塗布膜を高温熱処
理することにより、実質的に水素を含まない絶縁膜が得
られるので、塗布膜からの脱ガスの発生を防止すること
ができる。
【００８６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００８７】本発明の実施の形態１であるＤＲＡＭ（Dy
namic Random Access Memory）の製造方法を図１〜図３
７を用いて工程順に説明する。なお、基板の断面を示す
各図の左側部分はＤＲＡＭのメモリセルが形成される領
域（メモリセルアレイ）を示し、右側部分は周辺回路領
域を示している。
【００８８】まず、図１に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板（以下、単に基板という）１に素子分離溝
２を形成する。
【００８９】上記素子分離２を形成するには、まず素子
分離領域の基板１をエッチングして深さ３５０nm程度の
溝を形成した後、基板１を約１０００℃で熱酸化するこ
とによって、溝の内壁に膜厚１０nm程度の薄い酸化シリ
コン膜６を形成する。この酸化シリコン膜６は、溝の内
壁に生じたドライエッチングのダメージを回復すると共
に、次の工程で溝の内部に埋め込まれるＳＯＧ膜７と基
板１との界面に生じるストレスを緩和するために形成す
る。
【００９０】次に、上記溝の内部を含む基板１上に水素
シルセスキオキサンを主成分とする液状物質（薬液）を
スピン塗布した後、約９０℃、１分のベーク処理および
約１５０℃、１分のベーク処理を行った後、窒素などの
不活性ガス雰囲気中、約４００℃、３０分の熱処理（第
１熱処理）を行って溶媒を気化させる。これにより、前
記化学式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３
０％程度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜
が得られる。
【００９１】上記ＳＯＧ膜は、ＣＶＤ法で堆積した酸化
シリコン膜に比べて微細なスペースのギャップフィル性
に優れているため、溝のアスペクト比が大きい場合であ
っても、そのスペースを良好に埋め込むことができる。
【００９２】次に、本実施の形態では、上記ＳＯＧ膜に
対して酸素を含む雰囲気中、８００℃以上の高温熱処理
（第２熱処理）を施す。ここで酸素を含む雰囲気とは、
分子状の酸素（Ｏ2 ）が存在する雰囲気だけでなく、例
えばＮＯやＮＯ2 などの酸化性ガスが存在する雰囲気で
あってもよい。これにより、前記化学式（２）に示した
反応がさらに進行し、Ｓｉと結合したＯＨ基同士が反応
して水（Ｈ2 Ｏ）が離脱する結果、下記の化学式（３）
に示すような分子構造を備えたＳＯＧ膜７が得られる。
【００９３】
【化３】
【００９４】このようにして得られたＳＯＧ膜７は、微
量の残留水素を除けば分子中に水素（Ｈ）が含まれてお
らず、実質的にＳｉ−Ｏ−Ｓｉ結合のみによって構成さ
れているために、膜が緻密で耐湿性が高いという特性を
備えている。
【００９５】次に、溝の上部のＳＯＧ膜７を化学的およ
び機械的に研磨してその表面を平坦化することにより、
素子分離溝２が完成する。
【００９６】次に、図２に示すように、基板１にｐ型不
純物（ホウ素）およびｎ型不純物（例えばリン）をイオ
ン打ち込みした後、約１０００℃の熱処理で上記不純物
を拡散させることによって、メモリセルアレイの基板１
にｐ型ウエル３およびｎ型ウエル５を形成し、周辺回路
領域の基板１にｐ型ウエル３およびｎ型ウエル４を形成
する。
【００９７】次に、フッ酸系の洗浄液を用いて基板１
（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット
洗浄した後、約８００℃の熱酸化でｐ型ウエル３および
ｎ型ウエル４のそれぞれの表面に膜厚６nm程度の清浄な
ゲート酸化膜８を形成する。このゲート酸化膜８は、そ
の一部に窒化シリコンを含んだ酸窒化シリコン膜で構成
してもよい。酸窒化シリコン膜は、酸化シリコン膜に比
べて膜中における界面準位の発生を抑制したり、電子ト
ラップを低減したりする効果が高いので、ゲート酸化膜
８のホットキャリア耐性を向上させることができる。酸
窒化シリコン膜を形成するには、例えば基板１をＮＯや
ＮＯ2 などの含窒素ガス雰囲気中で熱酸化する。
【００９８】次に、図３に示すように、ゲート酸化膜８
の上部にリン（Ｐ）をドープした膜厚１００nm程度の低
抵抗多結晶シリコン膜９ａをＣＶＤ法で堆積し、続いて
その上部にスパッタリング法で膜厚５nm程度のＷＮ膜９
ｂと膜厚５０nm程度のＷ膜９ｃとを堆積し、さらにその
上部にＣＶＤ法で膜厚１００nm程度の酸化シリコン膜１
０ａを堆積する。
【００９９】次に、上記Ｗ膜９ｃの応力緩和とＷＮ膜９
ｂのデンシファイ（緻密化）とを目的として、窒素など
の不活性ガス雰囲気中で約８００℃の熱処理を行う。Ｗ
膜９ｃの上部の酸化シリコン膜１０ａは、この熱処理時
におけるＷ膜９ｃの表面保護と、次の工程で酸化シリコ
ン膜１０ａの上部に堆積する窒化シリコン膜（１０ｂ）
と下層のＷ膜９ｃとの界面の応力緩和を目的として形成
する。
【０１００】次に、図４に示すように、酸化シリコン膜
１０ａの上部にＣＶＤ法で膜厚１００nm程度の窒化シリ
コン膜１０ｂを堆積した後、フォトレジスト膜（図示せ
ず）をマスクにして窒化シリコン膜１０ｂをドライエッ
チングすることにより、ゲート電極を形成する領域に窒
化シリコン膜１０ｂを残す。
【０１０１】次に、フォトレジスト膜を除去した後、図
５に示すように、窒化シリコン膜１０ｂをマスクにして
酸化シリコン膜１０ａ、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多
結晶シリコン膜９ａをドライエッチングすることによ
り、メモリセルアレイおよび周辺回路領域に多結晶シリ
コン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート
電極９を形成し、これらのゲート電極９の上部に酸化シ
リコン膜１０ａおよび窒化シリコン膜１０ｂからなるキ
ャップ絶縁膜１０を形成する。なお、メモリセルアレイ
に形成されたゲート電極９は、ワード線ＷＬとして機能
する。
【０１０２】次に、図６に示すように、ゲート電極９の
両側のｐ型ウエル３にｎ型不純物（リンまたはヒ素）を
イオン打ち込みすることによってｎ- 型半導体領域１１
を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオ
ン打ち込みすることによってｐ- 型半導体領域１２を形
成する。
【０１０３】次に、図７に示すように、基板１上にＣＶ
Ｄ法で膜厚５０nm程度の窒化シリコン膜１３を堆積した
後、メモリセルアレイの基板１の上部をフォトレジスト
膜（図示せず）で覆い、周辺回路領域の窒化シリコン膜
１３を異方的にエッチングすることによって、周辺回路
領域のゲート電極９の側壁にサイドウォールスペーサ１
３ａを形成する。
【０１０４】次に、周辺回路領域のｐ型ウエル３にｎ型
不純物（リンまたはヒ素）をイオン打ち込みすることに
よってｎ+ 型半導体領域１４（ソース、ドレイン）を形
成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン打
ち込みすることによってｐ+型半導体領域１５（ソー
ス、ドレイン）を形成する。ここまでの工程で、周辺回
路領域にＬＤＤ(Lightly Doped Drain) 構造のソース、
ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１０５】次に、図８に示すように、ゲート電極９の
上部にＳＯＧ膜１６を形成する。ＳＯＧ膜１６を形成す
るには、まず基板１上に水素シルセスキオキサンを主成
分とする液状物質（薬液）をスピン塗布する。前記化学
式（２）に示すように、水素シルセスキオキサンは、シ
リコン（Ｓｉ）原子に酸素（Ｏ）原子と水素（Ｈ）原子
とが結合した分子構造を有しており、分子中に窒素を含
んでいない。その分子量（ｎ）は、通常数百〜一万、代
表的には２０００程度であり、比誘電率は２．７〜２．
９程度である。
【０１０６】次に、約９０℃、１分のベーク処理および
約１５０℃、１分のベーク処理を行った後、窒素などの
不活性ガス雰囲気中、約４００℃、３０分の熱処理（第
１熱処理）を行って溶媒を気化させる。これにより、前
記化学式（２）に示すように、Ｓｉ−Ｈ結合の２０〜３
０％程度が酸化されてＳｉ−ＯＨ結合となったＳＯＧ膜
が得られる。このＳＯＧ膜の比誘電率は、３．２〜３．
４程度である。
【０１０７】上記ＳＯＧ膜は、ＣＶＤ法で堆積した酸化
シリコン膜やＢＰＳＧ膜に比べて微細な配線間のギャッ
プフィル性に優れているため、ゲート電極９（ワード線
ＷＬ）同士のスペースが極めて狭い場合であっても、そ
のスペースを良好に埋め込むことができる。
【０１０８】次に、本実施の形態では、上記ＳＯＧ膜に
対して酸素を含む雰囲気中、約８００℃、５〜１０分程
度の熱処理（第２熱処理）を施す。これにより、前記化
学式（２）に示した反応がさらに進行し、Ｓｉと結合し
たＯＨ基同士が反応して水（Ｈ2 Ｏ）が離脱する結果、
前記化学式（３）に示すような分子構造を備えたＳＯＧ
膜１６が得られる。このＳＯＧ膜１６の比誘電率は、
３．８〜４．０程度である。
【０１０９】このようにして得られたＳＯＧ膜１６は、
微量の残留水素を除けば分子中に水素（Ｈ）が含まれて
おらず、実質的にＳｉ−Ｏ−Ｓｉ結合のみによって構成
されているため、膜が緻密で耐湿性が高いという特性を
備えている。
【０１１０】上記化学式（３）に示すＳＯＧ膜１６を得
るには、約４００℃の熱処理を施したＳＯＧ膜に対し、
酸素を含む雰囲気中で少なくとも６００℃以上の高温熱
処理を施す必要がある。ここで酸素を含む雰囲気とは、
分子状の酸素（Ｏ2 ）が存在する雰囲気だけでなく、例
えばＮＯやＮＯ2 などの酸化性ガスが存在する雰囲気で
あってもよい。
【０１１１】上記の高温熱処理を行う場合、雰囲気中の
水蒸気（Ｈ2 Ｏ）の濃度は極力低い方が望ましい。ま
た、基板１上にスピン塗布した水素シルセスキオキサン
の薬液に対して直接高温の熱処理を施すと、薬液中の溶
媒の急激な気化によって膜中に気泡が生じたりするの
で、まず溶媒を気化させるためのベーク処理を行った後
に高温熱処理を行う必要がある。
【０１１２】後述するように、ＤＲＡＭの製造工程で
は、容量素子の容量絶縁膜を形成する工程で、膜を結晶
化したり、膜に酸素を供給したりするための高温熱処理
が行われる場合がある。この場合、緻密なＳＯＧ膜１６
を得るための高温熱処理は、容量絶縁膜の形成工程で行
われる熱処理温度以上の温度で行う必要がある。緻密な
ＳＯＧ膜１６を得るための熱処理を容量絶縁膜形成工程
の熱処理温度より低温で行うと、容量絶縁膜形成工程の
熱処理時にＳＯＧ膜１６の内部から残留水素を含んだガ
スが放出され、ＳＯＧ膜１６の膜質が劣化する恐れがあ
る。ただし、緻密化なＳＯＧ膜１６を得るための熱処理
温度が高すぎると、ＭＩＳＦＥＴの半導体領域（ソー
ス、ドレインなど）に導入された不純物が基板１に拡散
し、浅いｐｎ接合が得られなくなるために、ＭＩＳＦＥ
Ｔの相互コンダクタンス（Ｇｍ）の劣化やしきい値電圧
のばらつきといった特性劣化を引き起こす。従って、緻
密化なＳＯＧ膜１６を得るための熱処理は、容量絶縁膜
形成工程の熱処理温度より僅かに高い温度で行うことが
望ましい。
【０１１３】次に、図９に示すように、ＳＯＧ膜１６を
化学的および機械的に研磨することによって、その表面
を平坦化する。通常、４００℃程度の熱処理によって得
られるＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜
に比べて膜が軟らかいために、ＣＭＰ法の適用は困難で
あるが、約８００℃の高温熱処理が施されたＳＯＧ膜１
６は、ＣＶＤ法で堆積した酸化シリコン膜と同等以上の
緻密な膜となるので、ＣＭＰ法を適用することが可能と
なる。これにより、ゲート電極９の上部を１層のＳＯＧ
膜１６だけで平坦化することができるので、工程を短縮
することができる。
【０１１４】次に、図１０に示すように、フォトレジス
ト膜（図示せず）をマスクにしてメモリセルアレイのＳ
ＯＧ膜１６をドライエッチングした後、図１１に示すよ
うに、ＳＯＧ膜１６の下層の窒化シリコン膜１３をドラ
イエッチングすることによって、ｎ- 型半導体領域１１
の上部にコンタクトホール１８、１９を形成する。
【０１１５】上記ＳＯＧ膜１６のエッチングは、窒化シ
リコンに比べて酸化シリコン（ＳＯＧ膜１６）のエッチ
ング速度が大きくなるような条件で行い、窒化シリコン
膜１３が完全には除去されないようにする。また、窒化
シリコン膜１３のエッチングは、シリコン（基板）や酸
化シリコンに比べて窒化シリコンのエッチング速度が大
きくなるような条件で行い、基板１やＳＯＧ膜７が深く
削れないようにする。さらに、窒化シリコン膜１３のエ
ッチングは、窒化シリコン膜１３が異方的にエッチング
されるような条件で行い、ゲート電極９（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜１３を残すようにする。こ
れにより、微細な径を有するコンタクトホール１８、１
９がゲート電極９（ワード線ＷＬ）に対して自己整合
（セルフアライン）で形成される。
【０１１６】図１２は、３種類の酸化シリコン系絶縁膜
にコンタクトホールを形成する際のコンタクトホール径
と窒化シリコン膜に対するドライエッチング速度比との
相関を示すグラフである。図中のＨＳＱ−ＳＯＧは、酸
素を含む雰囲気中で約８００℃の高温熱処理を施した上
記ＳＯＧ膜１６、窒素含有ＳＯＧは、ポリシラザンから
得られたＳＯＧ膜、ＰＥ−ＣＶＤは、プラズマＣＶＤ法
で堆積した酸化シリコン膜を示している。また、窒化シ
リコン膜に対するエッチング速度比は、プラズマＣＶＤ
法で堆積した酸化シリコン膜（ＰＥ−ＣＶＤ）に直径１
μm のコンタクトホールを形成する場合を１として示し
ている。
【０１１７】図示のように、ポリシラザンから得られた
ＳＯＧ膜（窒素含有ＳＯＧ）は、分子中に窒素が残存し
ているために、コンタクトホールの径が微細になると窒
化シリコン膜に対するエッチング速度比が急激に低下
し、コンタクトホールを開孔することが困難となる。こ
れに対し、本実施の形態のＳＯＧ膜（１６）は、プラズ
マＣＶＤ法で堆積した酸化シリコン膜（ＰＥ−ＣＶＤ）
よりもさらにエッチング速度比が高く、０．２５μm 以
下の微細な径のコンタクトホールも開孔することができ
た。また、水素シルセスキオキサンから得られたＳＯＧ
膜１６は、窒素を含有しないため、窒化シリコン膜に対
するドライエッチング速度比が大きい。
【０１１８】次に、図１３に示すように、上記コンタク
トホール１８、１９を通じてメモリセルアレイのｐ型ウ
エル３（ｎ- 型半導体領域１１）にｎ型不純物（リンま
たはヒ素）をイオン打ち込みすることによって、ｎ+ 型
半導体領域１７（ソース、ドレイン）を形成する。ここ
までの工程で、メモリセルアレイにｎチャネル型で構成
されるメモリセル選択用ＭＩＳＦＥＴＱｓが形成され
る。
【０１１９】次に、図１４に示すように、コンタクトホ
ール１８、１９の内部にプラグ２０を形成する。プラグ
２０を形成するには、まずフッ酸を含んだ洗浄液を使っ
てコンタクトホール１８、１９の内部をウェット洗浄し
た後、コンタクトホール１８、１９の内部を含むＳＯＧ
膜１６の上部にリン（Ｐ）などのｎ型不純物をドープし
た低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いて
この多結晶シリコン膜をエッチバック（またはＣＭＰ法
で研磨）してコンタクトホール１８、１９の内部のみに
残すことによって形成する。
【０１２０】図１５は、０．５％のフッ酸を含んだ洗浄
液を使ってＳＯＧ膜をウェット洗浄した時のエッチング
速度と、ＳＯＧ膜を形成する際の熱処理温度との相関を
示すグラフである。図示のように、４００℃程度の熱処
理（ベーク処理）を行っただけのＳＯＧ膜は、エッチン
グ速度が極めて大きいため、このＳＯＧ膜に形成したコ
ンタクトホールの内部をウェット洗浄するとその径が大
きくなり、プラグを形成したときに隣り合ったコンタク
トホール内のプラグ同士がリークしたり短絡したりする
恐れがある。
【０１２１】これに対し、８００℃程度の高温熱処理で
緻密化したＳＯＧ膜は、エッチング速度が小さいために
ウェット洗浄によるコンタクトホール径の拡大は僅かで
済む。すなわち、水素シルセスキオキサンから得られる
ＳＯＧ膜に８００℃程度の高温熱処理を施した緻密なＳ
ＯＧ膜１６をゲート電極９の上部に形成することによ
り、メモリセルサイズを微細化した場合でも、隣り合っ
たコンタクトホール１８、１９内のプラグ２０同士のリ
ークや短絡を抑制することができる。
【０１２２】次に、図１６に示すように、ＳＯＧ膜１６
の上部にＣＶＤ法で膜厚２０nm程度の酸化シリコン膜２
１を堆積した後、フォトレジスト膜（図示せず）をマス
クにしたドライエッチングで周辺回路領域の酸化シリコ
ン膜２１およびその下層のＳＯＧ膜１６をドライエッチ
ングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎ
のソース、ドレイン（ｎ+ 型半導体領域１４）の上部に
コンタクトホール２２を形成し、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレイン（ｐ+ 型半導体領域１５）
の上部にコンタクトホール２３を形成する。また、この
とき同時に、周辺回路領域のｐチャネル型ＭＩＳＦＥＴ
Ｑｐのゲート電極９（およびｎチャネル型ＭＩＳＦＥＴ
Ｑｐの図示しない領域のゲート電極９）の上部にコンタ
クトホール２４を形成し、メモリセルアレイのコンタク
トホール１８の上部にスルーホール２５を形成する。
【０１２３】次に、図１７に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+ 型半導体領
域１４）の表面、ｐチャネル型ＭＩＳＦＥＴＱｐのソー
ス、ドレイン（ｐ+ 型半導体領域１５）の表面およびコ
ンタクトホール１８の内部のプラグ２０の表面にそれぞ
れシリサイド膜２６を形成した後、コンタクトホール２
２、２３、２４の内部およびスルーホール２５の内部に
プラグ２７を形成する。
【０１２４】上記シリサイド膜２６は、例えばコンタク
トホール２２、２３、２４の内部およびスルーホール２
５の内部を含む酸化シリコン膜２１の上部にスパッタリ
ング法で膜厚３０nm程度のＴｉ膜と膜厚２０nm程度のＴ
ｉＮ膜とを堆積した後、基板１を約６５０℃で熱処理す
ることによって形成する。また、プラグ２７は、例えば
コンタクトホール２２、２３、２４の内部およびスルー
ホール２５の内部を含む上記ＴｉＮ膜の上部にＣＶＤ法
で膜厚５０nm程度のＴｉＮ膜および膜厚３００程度のＷ
膜を堆積した後、酸化シリコン膜２１の上部のＷ膜、Ｔ
ｉＮ膜およびＴｉ膜をＣＭＰ法で研磨し、これらの膜を
コンタクトホール２２、２３、２４の内部およびスルー
ホール２５の内部のみに残すことによって形成する。
【０１２５】ソース、ドレイン（ｎ+ 型半導体領域１
４、ｐ+ 型半導体領域１５）とその上部に形成されたプ
ラグ２７との界面にＴｉシリサイドからなる上記シリサ
イド膜２６を形成することにより、ソース、ドレイン
（ｎ+ 型半導体領域１４、ｐ+ 型半導体領域１５）とプ
ラグ２７とのコンタクト抵抗を低減することができるの
で、周辺回路を構成するＭＩＳＦＥＴ（ｎチャネル型Ｍ
ＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）の動
作速度が向上する。
【０１２６】次に、図１８に示すように、メモリセルア
レイの酸化シリコン膜２１の上部にビット線ＢＬを形成
し、周辺回路領域の酸化シリコン膜２１の上部に第１層
目の配線３０〜３３を形成する。ビット線ＢＬおよび第
１層目の配線３０〜３３は、例えば酸化シリコン膜２１
の上部にスパッタリング法で膜厚１００nm程度のＷ膜を
堆積した後、フォトレジスト膜をマスクにしてこのＷ膜
をドライエッチングすることによって形成する。このと
き、ビット線ＢＬおよび配線３０〜３３の下層のＳＯＧ
膜１６が平坦化されているので、ビット線ＢＬおよび配
線３０〜３３を高い寸法精度でパターニングすることが
できる。
【０１２７】次に、図１９に示すように、ビット線ＢＬ
および第１層目の配線３０〜３３の上部に膜厚３００nm
程度のＳＯＧ膜３４を形成する。このＳＯＧ膜３４は、
前記ＳＯＧ膜１６と同様の方法で形成する。すなわち、
ビット線ＢＬおよび第１層目の配線３０〜３３を形成し
た基板１上に水素シルセスキオキサンを主成分とする液
状物質（薬液）をスピン塗布し、約９０℃、１分のベー
ク処理および約１５０℃、１分のベーク処理を行い、続
いて窒素などの不活性ガス雰囲気中、約４００℃、３０
分の熱処理を行って溶媒を気化させた後、酸素を含む雰
囲気中、約８００℃、５〜１０分程度の熱処理を施すこ
とによって、前記化学式（３）に示すような分子構造を
備えた緻密なＳＯＧ膜３４を形成する。緻密なＳＯＧ膜
３４を得るための高温熱処理は、前述した理由により、
後の工程で行われる容量絶縁膜を形成するための熱処理
よりも僅かに高い温度で行う。
【０１２８】なお、ビット線ＢＬおよび配線３０〜３３
の段差に起因してＳＯＧ膜３４の表面に段差が生じる場
合は、ＳＯＧ膜３４を化学的および機械的に研磨するこ
とによってその表面を平坦化する。
【０１２９】次に、図２０に示すように、ＳＯＧ膜３４
の上部にＣＶＤ法で膜厚２００nm程度の多結晶シリコン
膜３５を堆積した後、フォトレジスト膜をマスクにして
メモリセルアレイの多結晶シリコン膜３５をドライエッ
チングすることによって、コンタクトホール１９の上方
の多結晶シリコン膜３５に溝３６を形成する。
【０１３０】次に、図２１に示すように、上記溝３６の
側壁にサイドウォールスペーサ３７を形成した後、この
サイドウォールスペーサ３７と多結晶シリコン膜３５と
をマスクにしてＳＯＧ膜３４およびその下層の酸化シリ
コン膜２１をドライエッチングすることによって、コン
タクトホール１９の上部にスルーホール３８を形成す
る。溝３６の側壁のサイドウォールスペーサ３７は、溝
３６の内部を含む多結晶シリコン膜３５の上部にＣＶＤ
法で多結晶シリコン膜を堆積した後、この多結晶シリコ
ン膜を異方的にエッチングして溝３６の側壁に残すこと
によって形成する。
【０１３１】側壁にサイドウォールスペーサ３７が形成
された上記溝３６の底部にスルーホール３８を形成する
ことにより、スルーホール３８の径は、その下部のコン
タクトホール１９の径よりも小さくなる。これにより、
メモリセルサイズを縮小しても、ビット線ＢＬとスルー
ホール３８との合わせマージンが確保されるので、次の
工程でスルーホール３８の内部に埋め込まれるプラグ３
９とビット線ＢＬとの短絡を確実に防止することができ
る。
【０１３２】次に、上記多結晶シリコン膜３５とサイド
ウォールスペーサ３７とをドライエッチングで除去した
後、図２２に示すように、スルーホール３８の内部にプ
ラグ３９を形成する。プラグ３９は、スルーホール３８
の内部を含むＳＯＧ膜３４の上部にｎ型不純物（リン）
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール３８の内部のみに残すことによって形成する。
【０１３３】次に、図２３に示すように、ＳＯＧ膜３４
の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜
４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶ
Ｄ法で酸化シリコン膜４１を堆積した後、図２４に示す
ように、フォトレジスト膜(図示せず) をマスクにして
メモリアレイの酸化シリコン膜４１をドライエッチング
し、続いてこの酸化シリコン膜４１の下層の窒化シリコ
ン膜４０をドライエッチングすることにより、スルーホ
ール３８の上部に溝４２を形成する。情報蓄積用容量素
子の下部電極は、この溝４２の内壁に沿って形成される
ので、下部電極の表面積を大きくして蓄積電荷量を増や
すためには、溝４２を形成する酸化シリコン膜４１を厚
い膜厚（例えば１. ３μｍ程度）で堆積する必要があ
る。
【０１３４】次に、図２５に示すように、溝４２の内部
を含む酸化シリコン膜４１の上部に、ｎ型不純物（リ
ン）をドープした膜厚５０nm程度のアモルファスシリコ
ン膜４３ａをＣＶＤ法で堆積した後、酸化シリコン膜４
１の上部のアモルファスシリコン膜４３ａをエッチバッ
クすることにより、溝４２の内壁に沿ってアモルファス
シリコン膜４３ａを残す。
【０１３５】次に、図２６に示すように、溝４２の内部
に残った上記アモルファスシリコン膜４３ａの表面をフ
ッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中で
アモルファスシリコン膜４３ａの表面にモノシラン（Ｓ
ｉＨ4 ）を供給し、続いて基板１を熱処理してアモルフ
ァスシリコン膜４３ａを多結晶化すると共に、その表面
にシリコン粒を成長させる。これにより、表面が粗面化
された多結晶シリコン膜４３が溝４２の内壁に沿って形
成される。この多結晶シリコン膜４３は、情報蓄積用容
量素子の下部電極として使用される。
【０１３６】次に、図２７に示すように、溝４２の内部
を含む酸化シリコン膜４１の上部にＣＶＤ法で膜厚１５
nm程度の酸化タンタル( Ｔａ2 Ｏ5)膜４４を堆積した
後、酸素雰囲気中、約８００℃、３分の熱処理を施すこ
とによって、酸化タンタル膜４４を結晶化すると共に、
膜に酸素を供給することによって欠陥を修復する。この
酸化タンタル膜４４は、情報蓄積用容量素子の容量絶縁
膜として使用される。
【０１３７】前述したように、ＳＯＧ膜１６およびＳＯ
Ｇ膜３４を緻密化するための高温熱処理は、酸化タンタ
ル膜４４を結晶化するための上記熱処理よりも高い温度
で行われる。従って、酸化タンタル膜４４を高温で熱処
理してもＳＯＧ膜１６およびＳＯＧ膜３４の膜質が劣化
することはない。
【０１３８】次に、図２８に示すように、溝４２の内部
を含む酸化タンタル膜４４の上部にＣＶＤ法とスパッタ
リング法とを併用して膜厚１５０nm程度のＴｉＮ膜４５
を堆積した後、フォトレジスト膜（図示せず）をマスク
にしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエ
ッチングすることにより、ＴｉＮ膜４５からなる上部電
極、酸化タンタル膜４４からなる容量絶縁膜および多結
晶シリコン膜４３からなる下部電極で構成される情報蓄
積用容量素子Ｃを形成する。ここまでの工程により、メ
モリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続さ
れた情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリ
セルが完成する。
【０１３９】情報蓄積用容量素子Ｃの容量絶縁膜は、上
記酸化タンタル膜４４だけでなく、ＰＺＴ、ＰＬＴ、Ｐ
ＬＺＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、
ＢＳＴ、ＳＢＴまたはＴａ2 Ｏ5 など、ペロブスカイト
型または複合ペロブスカイト型の結晶構造を有する高誘
電体または強誘電体を主成分とする膜によって構成して
もよい。
【０１４０】次に、情報蓄積用容量素子Ｃの上部に以下
のような方法で２層のＡｌ配線を形成する。
【０１４１】まず、図２９に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で膜厚１００nm程度の酸化シ
リコン膜５０を堆積する。このとき、周辺回路領域には
厚い膜厚の酸化シリコン膜４１が残っているので、基板
１の表面から酸化シリコン膜５０の表面までの高さ（標
高）は、メモリセルアレイと周辺回路領域とでほぼ同じ
になる。
【０１４２】次に、図３０に示すように、フォトレジス
ト膜（図示せず）をマスクにして周辺回路領域の第１層
配線３０、３３の上部の酸化シリコン膜５０、４１、窒
化シリコン膜４０およびＳＯＧ膜３４をドライエッチン
グすることによってスルーホール５１、５２を形成した
後、スルーホール５１、５２の内部にプラグ５３を形成
する。プラグ５３は、例えば酸化シリコン膜５０の上部
にスパッタリング法で膜厚１００nm程度のＴｉＮ膜を堆
積し、さらにその上部にＣＶＤ法で膜厚５００nm程度の
Ｗ膜を堆積した後、これらの膜をエッチバックしてスル
ーホール５１、５２の内部に残すことにより形成する。
【０１４３】次に、図３１に示すように、酸化シリコン
膜５０の上部に第２層目の配線５４〜５６を形成する。
配線５４〜５６は、例えば酸化シリコン膜５０の上部に
スパッタリング法で膜厚５０nm程度のＴｉＮ膜、膜厚５
００nm程度のＡｌ（アルミニウム）合金膜および膜厚５
０nm程度のＴｉ膜を堆積した後、フォトレジスト膜（図
示せず）をマスクにしてこれらの膜をドライエッチング
することにより形成する。このとき、配線５４〜５６の
下層の酸化シリコン膜５０は、その標高がメモリセルア
レイと周辺回路領域とでほぼ同じになっているため、配
線５４〜５６を高い寸法精度でパターニングすることが
できる。
【０１４４】次に、図３２に示すように、第２層目の配
線５４〜５６の上部にＳＯＧ膜５７を形成する。ＳＯＧ
膜５７を形成するには、基板１上に水素シルセスキオキ
サンを主成分とする液状物質（薬液）をスピン塗布した
後、約９０℃、１分のベーク処理および約１５０℃、１
分のベーク処理を行い、さらに窒素などの不活性ガス雰
囲気中、約４００℃、３０分の熱処理を行って溶媒を気
化させる。
【０１４５】このように、本実施の形態では、情報蓄積
用容量素子Ｃの下層に形成するＳＯＧ膜（１６、３４）
を約８００℃の高温熱処理で緻密化するのに対し、情報
蓄積用容量素子Ｃの上層に形成すＳＯＧ膜５７には、高
温の熱処理を施さない。
【０１４６】水素シルセスキオキサンを約４００℃で熱
処理して形成した上記ＳＯＧ膜５７の比誘電率は３．２
〜３．４程度であり、高温熱処理で緻密化したＳＯＧ膜
（１６、３４）の比誘電率（３．８〜４．０程度）より
も小さい。すなわち、第２層目の配線５４〜５６と後の
工程でその上層に形成される第３層目の配線との層間に
形成する絶縁膜として、誘電率が低いＳＯＧ膜５７を使
用することにより、配線間容量を低減することができる
ので、ＤＲＡＭの動作速度が向上する。
【０１４７】なお、第２層目の配線５４〜５６と第３層
目の配線との層間に形成する絶縁膜として、低誘電率の
ＳＯＧ膜５７の下層と上層とにプラズマＣＶＤ法で堆積
した酸化シリコン膜を形成して３層構造（酸化シリコン
膜／ＳＯＧ膜／酸化シリコン膜）の絶縁膜としてもよ
い。また、配線間の容量がそれ程問題にならないような
場合は、低誘電率のＳＯＧ膜５７に代えて、ポリシラザ
ン系ＳＯＧ膜（比誘電率＝４．０〜５．０程度）を使用
してもよい。ただし、いずれの場合もＡｌ膜を主体とす
る配線５４〜５６や、酸化タンタル膜４４で構成された
容量素子の熱劣化を防止するために、ＳＯＧ膜の熱処理
は、４００℃を大きく越えない温度で行う必要がある。
【０１４８】第２層目の配線５４〜５６と第３層目の配
線との層間に形成する厚い絶縁膜をＳＯＧ膜５７だけで
形成する場合、水素シルセスキオキサンの薬液を１回ス
ピン塗布するだけでは層間絶縁膜として要求される膜厚
（８００〜１０００nm）が得られ難い。ところが、水素
シルセスキオキサンを原料とするＳＯＧ膜５７の表面
は、Ｓｉ−Ｈ結合に富んでいるために、膜の上に薬液を
重ね塗りすると、膜の表面が薬液を強く弾いて膜厚が不
均一になる。
【０１４９】そこで、水素シルセスキオキサンを原料と
するＳＯＧ膜を重ね塗りして厚膜化する場合には、約４
００℃の熱処理を行って膜を硬化させた後、酸素を含む
雰囲気中で膜の表面に紫外線を照射し、膜の表面を改質
してから薬液をスピン塗布するとよい。これにより、１
回のスピン塗布では形成が困難な厚いＳＯＧ膜５７を均
一な膜厚で形成することができるので、配線５４〜５６
のスペースを十分に埋め込んでも表面が平坦なＳＯＧ膜
５７を得ることができる。
【０１５０】図３３は、水素シルセスキオキサンを原料
とするＳＯＧ膜（ＨＳＱ−ＳＯＧ）の表面に紫外（Ｕ
Ｖ）線を照射した後、水滴を滴下した際の接触角および
直径と、紫外線の波長との相関を示すグラフ、図３４
は、同じく水滴を滴下した際の接触角および直径と、紫
外線（波長＝１７２nm）の照射時間との相関を示すグラ
フである。
【０１５１】図３３に示すように、紫外線の波長が約２
００nm以下になると、水滴の接触角が小さくなると共に
直径が大きくなる。また、図３４に示すように、照射時
間が約３０秒以上になると、水滴の接触角が小さくなる
と共に直径が大きくなる。これらのことから、ＳＯＧ膜
の表面に波長が２００nm以下の紫外線を３０秒以上照射
することによって、薬液の濡れ性が大幅に向上すること
が判る。
【０１５２】次に、図３５に示すように、フォトレジス
ト膜（図示せず）をマスクにしてメモリセルアレイのＳ
ＯＧ膜５７とその下層の酸化シリコン膜５０とをドライ
エッチングすることにより、情報蓄積用容量素子Ｃの上
部にスルーホール５８を形成する。またこのとき、周辺
回路領域のＳＯＧ膜５７をドライエッチングすることに
より、配線５６の上部にスルーホール５９を形成する。
【０１５３】次に、上記スルーホール５８、５９の内部
にプラグを形成するが、本実施の形態ではプラグを形成
する工程に先立って、図３６に示すように、スルーホー
ル５８、５９の内壁にサイドウォールスペーサ６０を形
成する。
【０１５４】水素シルセスキオキサンを原料とするＳＯ
Ｇ膜５７をエッチングしてスルーホール５８、５９を形
成すると、Ｓｉ−Ｈ結合に富んだ膜の内部から残留水素
を含んだガスがスルーホール５８、５９内に放出されて
プラグの抵抗増大を引き起こすことがある。そこで、ス
ルーホール５８、５９の内壁にサイドウォールスペーサ
６０を形成し、スルーホール５８、５９内へのガスの放
出を阻止することによってプラグの抵抗増大を防止す
る。
【０１５５】上記サイドウォールスペーサ６０は、ガス
バリア性の高い緻密な膜を使って形成することが望まし
く、例えばスルーホール５８、５９の内部を含むＳＯＧ
膜５７の上部にプラズマＣＶＤ法で酸化シリコン膜また
は窒化シリコン膜を堆積した後、この膜を異方的にエッ
チングしてスルーホール５８、５９の内壁のみに残すこ
とによって形成する。
【０１５６】次に、図３７に示すように、スルーホール
５８、５９の内部にプラグ６１を形成した後、ＳＯＧ膜
５７の上部に第３層目の配線６２、６３を形成する。プ
ラグ６１は、スルーホール５８、５９の内部を含むＳＯ
Ｇ膜５７の上部にＣＶＤ法でＷ膜（またはＴｉＮ膜とＷ
膜）を堆積した後、ＳＯＧ膜５７の上部の膜をエッチバ
ックしてスルーホール５８、５９の内部に残すことによ
って形成する。また、配線６２、６３は、ＳＯＧ膜５７
の上部にスパッタリング法で膜厚５０nm程度のＴｉＮ
膜、膜厚５００nm程度のＡｌ膜および膜厚５０nm程度の
Ｔｉ膜を堆積した後、フォトレジスト膜（図示せず）を
マスクにしてこれらの膜をドライエッチングすることに
より形成する。
【０１５７】その後、第３層目の配線６２、６３の上部
に酸化シリコン膜と窒化シリコン膜とで構成されたパッ
シベーション膜を堆積するが、その図示は省略する。以
上の工程により、本実施の形態のＤＲＡＭが略完成す
る。
【０１５８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１５９】前記実施の形態では、ＤＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、０．２５μm 以下のデザインルールで製造されるＬ
ＳＩの絶縁膜形成方法として広く適用することができ
る。
【０１６０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１６１】（１）本発明によれば、窒素を含まない緻
密なＳＯＧ膜を形成できるので、セルフアライン・コン
タクトの形成が容易になり、半導体集積回路装置の微細
化を推進することができる。
【０１６２】（２）本発明によれば、ＳＯＧ膜にＣＭＰ
法を適用することが可能になるので、絶縁膜形成工程を
短縮することができる。
【０１６３】（３）本発明によれば、多層メタル配線間
の層間絶縁膜に低誘電率のＳＯＧ膜を使用することによ
り、配線遅延の低減を図ることができる。
【０１６４】（４）本発明によれば、絶縁膜材料に安価
なＳＯＧ膜を使用することにより、半導体集積回路装置
の製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１２】酸化シリコン系絶縁膜にコンタクトホールを
形成する際のコンタクトホール径と窒化シリコン膜に対
するドライエッチング速度比との相関を示すグラフであ
る。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１５】フッ酸を含んだ洗浄液を使ってＳＯＧ膜をウ
ェット洗浄した時のエッチング速度とＳＯＧ膜を形成す
る際の熱処理温度との相関を示すグラフである。
【図１６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３３】水素シルセスキオキサンを原料とするＳＯＧ
膜の表面に紫外線を照射した後、水滴を滴下した際の接
触角および直径と、紫外線の波長との相関を示すグラフ
である。
【図３４】水素シルセスキオキサンを原料とするＳＯＧ
膜の表面に紫外線を照射した後、水滴を滴下した際の接
触角および直径と、紫外線の照射時間との相関を示すグ
ラフである。
【図３５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｎ型ウエル ６ 酸化シリコン膜 ７ ＳＯＧ膜 ８ ゲート酸化膜 ９ａ 多結晶シリコン膜 ９ｂ ＷＮ膜 ９ｃ Ｗ膜 ９ ゲート電極 １０ａ 酸化シリコン膜 １０ｂ 窒化シリコン膜 １０ キャップ絶縁膜 １１ ｎ- 型半導体領域 １２ ｐ- 型半導体領域 １３ 窒化シリコン膜 １３ａ サイドウォールスペーサ １４ ｎ+ 型半導体領域（ソース、ドレイン） １５ ｐ+ 型半導体領域（ソース、ドレイン） １６ ＳＯＧ膜 １７ ｎ+ 型半導体領域（ソース、ドレイン） １８ コンタクトホール １９ コンタクトホール ２０ プラグ ２１ 酸化シリコン膜 ２２、２３、２４ コンタクトホール ２５ スルーホール ２６ シリサイド膜 ２７ プラグ ２８ 窒化シリコン膜 ２９ 窒化シリコン膜 ３０〜３３ 配線 ３４ ＳＯＧ膜 ３５ 多結晶シリコン膜 ３６ 溝 ３７ サイドウォールスペーサ ３８ スルーホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ａ アモルファスシリコン膜 ４３ 多結晶シリコン膜 ４４ 酸化タンタル膜 ４５ ＴｉＮ膜 ５０ 酸化シリコン膜 ５１、５２ スルーホール ５３ プラグ ５４〜５６ 配線 ５７ ＳＯＧ膜 ５８、５９ スルーホール ６０ サイドウォールスペーサ ６１ プラグ ６２、６３ 配線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 勝彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 平沢 賢斉 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 児島 雅之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 内山 博之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 丸山 裕之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 福田 琢也 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F058 AA10 AC03 AC10 AD02 AD05 AD11 AF04 AG01 AH01 AH02

Claims (49)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面に形成されたＭＩＳＦ
    ＥＴの上部に第１絶縁膜を介在して第１層配線が形成さ
    れ、前記第１層配線の上部に第２絶縁膜を介在して第２
    層配線が形成された半導体集積回路装置であって、 前記第１絶縁膜および前記第２絶縁膜のそれぞれは、シ
    リコン、酸素および水素からなるポリマーを主成分とす
    る液状物質を塗布することによって形成された絶縁膜を
    含み、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の
    比誘電率よりも小さいことを特徴とする半導体集積回路
    装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置にお
    いて、前記ポリマーは、水素シルセスキオキサンである
    ことを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置にお
    いて、前記第２絶縁膜の水素含有率は、前記第１絶縁膜
    の水素含有率よりも高いことを特徴とする半導体集積回
    路装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置にお
    いて、前記第１絶縁膜の表面は、研磨によって平坦化さ
    れていることを特徴とする半導体集積回路装置。
  5. 【請求項５】 半導体基板の主面に形成されたＭＩＳＦ
    ＥＴの上部に第１絶縁膜が形成され、前記第１絶縁膜の
    上部に第１電極と第２電極とそれらの間に介在する誘電
    体膜とからなる容量素子が形成され、前記容量素子の上
    部に第２絶縁膜が形成された半導体集積回路装置であっ
    て、 前記第１絶縁膜および前記第２絶縁膜は、シリコン、酸
    素および水素からなるポリマーを主成分とする液状物質
    を塗布することによって形成された絶縁膜を含み、前記
    第２絶縁膜の水素含有率は、前記第１絶縁膜の水素含有
    率よりも高いことを特徴とする半導体集積回路装置。
  6. 【請求項６】 請求項５記載の半導体集積回路装置にお
    いて、前記第２絶縁膜の比誘電率は、前記第１絶縁膜の
    比誘電率よりも小さいことを特徴とする半導体集積回路
    装置。
  7. 【請求項７】 請求項５記載の半導体集積回路装置にお
    いて、前記容量素子の上部に第１メタル配線および第２
    メタル配線が形成され、前記第２絶縁膜は、前記第１メ
    タル配線と前記第２メタル配線との間に介在することを
    特徴とする半導体集積回路装置。
  8. 【請求項８】 半導体基板の表面に形成された半導体領
    域の上部に窒化シリコン膜が形成され、前記窒化シリコ
    ン膜の上部に前記窒化シリコン膜とエッチング速度が異
    なる第１絶縁膜が形成され、前記第１絶縁膜および前記
    窒化シリコン膜に第１接続孔が形成され、前記第１接続
    孔の内部に前記半導体領域と電気的に接続された第１導
    体膜が形成され、前記第１絶縁膜の上部に第２絶縁膜を
    介在して第２導体膜が形成された半導体集積回路装置で
    あって、 前記第１絶縁膜は、シリコン、酸素および水素からなる
    ポリマーを主成分とする液状物質を塗布することによっ
    て形成された絶縁膜を含み、 前記第２絶縁膜は、シリコン、窒素および水素からなる
    ポリマーを主成分とする液状物質を塗布することによっ
    て形成された絶縁膜を含むことを特徴とする半導体集積
    回路装置。
  9. 【請求項９】 請求項８記載の半導体集積回路装置にお
    いて、前記シリコン、酸素および水素からなるポリマー
    は、水素シルセスキオキサンであり、前記シリコン、窒
    素および水素からなるポリマーは、シラザンであること
    を特徴とする半導体集積回路装置。
  10. 【請求項１０】 半導体基板の表面に形成された半導体
    領域の上部に窒化シリコン膜が形成され、前記窒化シリ
    コン膜の上部に前記窒化シリコン膜とエッチング速度が
    異なる第１絶縁膜が形成され、前記第１絶縁膜および前
    記窒化シリコン膜に第１接続孔が形成され、前記第１接
    続孔の内部に前記半導体領域と電気的に接続された第１
    導体膜が形成された半導体集積回路装置であって、 前記第１絶縁膜は、シリコン、酸素および水素からなる
    ポリマーを主成分とする液状物質を塗布することによっ
    て形成された絶縁膜を含むことを特徴とする半導体集積
    回路装置。
  11. 【請求項１１】 半導体基板の主面に形成されたＭＩＳ
    ＦＥＴの上部に窒化シリコン膜が形成され、前記窒化シ
    リコン膜の上部に前記窒化シリコン膜とエッチング速度
    が異なる第１絶縁膜が形成され、前記第１絶縁膜および
    前記窒化シリコン膜に第１接続孔が形成され、前記第１
    接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの
    一方に電気的に接続された第１導体膜が形成され、前記
    第１絶縁膜の上部に前記第１導体膜を介して前記ソー
    ス、ドレインの一方に電気的に接続された容量素子が形
    成され、前記容量素子の上部に第２絶縁膜を介在して第
    １メタル配線が形成された半導体集積回路装置であっ
    て、 前記第１絶縁膜および前記第２絶縁膜は、シリコン、酸
    素および水素からなるポリマーを主成分とする液状物質
    を塗布することによって形成された絶縁膜を含み、 前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電
    率よりも小さいことを特徴とする半導体集積回路装置。
  12. 【請求項１２】 請求項１１記載の半導体集積回路装置
    において、前記第１絶縁膜の表面は、研磨によって平坦
    化されていることを特徴とする半導体集積回路装置。
  13. 【請求項１３】 請求項１１記載の半導体集積回路装置
    において、前記容量素子の容量絶縁膜は、ペロブスカイ
    ト型または複合ペロブスカイト型の結晶構造を有する高
    誘電体または強誘電体を主成分とする膜を含むことを特
    徴とする半導体集積回路装置。
  14. 【請求項１４】 半導体基板の主面に形成されたＭＩＳ
    ＦＥＴの上部に窒化シリコン膜が形成され、前記窒化シ
    リコン膜の上部に前記窒化シリコン膜とエッチング速度
    が異なる第１絶縁膜が形成され、前記第１絶縁膜および
    前記窒化シリコン膜に第１接続孔が形成され、前記第１
    接続孔の内部に前記ＭＩＳＦＥＴのソース、ドレインの
    一方に電気的に接続された第１導体膜が形成され、前記
    第１絶縁膜の上部に前記第１導体膜を介して前記ソー
    ス、ドレインの一方に電気的に接続された容量素子が形
    成され、前記容量素子の上部に第２絶縁膜を介在して第
    １メタル配線が形成された半導体集積回路装置であっ
    て、 前記第１絶縁膜は、シリコン、酸素および水素からなる
    ポリマーを主成分とする液状物質を塗布することによっ
    て形成された絶縁膜を含み、 前記第２絶縁膜は、シリコン、窒素および水素からなる
    ポリマーを主成分とする液状物質を塗布することによっ
    て形成された絶縁膜を含み、 前記第２絶縁膜の比誘電率は、前記第１絶縁膜の比誘電
    率よりも小さいことを特徴とする半導体集積回路装置。
  15. 【請求項１５】 半導体基板の主面上に形成されたＭＩ
    ＳＦＥＴの上部に第１絶縁膜を介在してビット線が形成
    され、前記ビット線の上部に第２絶縁膜を介在して容量
    素子が形成され、前記容量素子の上部に第３絶縁膜を介
    在して第１メタル配線が形成され、 前記ビット線は、前記第１絶縁膜に形成された第１接続
    孔を通じて前記ＭＩＳＦＥＴのソース、ドレインの一方
    に電気的に接続され、前記容量素子は、前記第２絶縁膜
    に形成された第２接続孔および前記第１絶縁膜に形成さ
    れた第３接続孔を通じて前記ソース、ドレインの他方に
    電気的に接続された半導体集積回路装置であって、 前記第１絶縁膜、第２絶縁膜および前記第３絶縁膜のそ
    れぞれは、シリコン、酸素および水素からなるポリマー
    を主成分とする液状物質を塗布することによって形成さ
    れた絶縁膜を含み、前記第３絶縁膜の比誘電率は、前記
    第１絶縁膜および前記第２絶縁膜の比誘電率よりも小さ
    いことを特徴とする半導体集積回路装置。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    において、前記第１メタル配線の上部に第４絶縁膜を介
    在して第２メタル配線が形成され、前記第４絶縁膜は、
    シリコン、酸素および水素からなるポリマーを主成分と
    する液状物質を塗布することによって形成された絶縁膜
    を含み、その比誘電率は、前記第１絶縁膜および前記第
    ２絶縁膜の比誘電率よりも小さいことを特徴とする半導
    体集積回路装置。
  17. 【請求項１７】 請求項１５記載の半導体集積回路装置
    において、前記第１絶縁膜は、前記ＭＩＳＦＥＴのゲー
    ト電極の上面と側面とを覆う窒化シリコン膜と、前記窒
    化シリコン膜の上部に形成された前記絶縁膜とによって
    構成され、前記絶縁膜の表面は、研磨によって平坦化さ
    れていることを特徴とする半導体集積回路装置。
  18. 【請求項１８】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面上に窒化シリコン膜を形成した
    後、前記窒化シリコン膜の上部にシリコン、酸素および
    水素からなるポリマーを主成分とする液状物質を塗布す
    る工程、（ｂ）前記液状物質に第１熱処理を施して溶媒
    を気化させることにより、絶縁膜を形成する工程、
    （ｃ）前記窒化シリコン膜に対する前記絶縁膜のエッチ
    ング速度が大きい条件で前記絶縁膜をエッチングした
    後、前記窒化シリコン膜をエッチングすることによっ
    て、前記絶縁膜および前記窒化シリコン膜に接続孔を形
    成する工程。
  19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    の製造方法において、前記ポリマーは、水素シルセスキ
    オキサンであることを特徴とする半導体集積回路装置の
    製造方法。
  20. 【請求項２０】 請求項１８記載の半導体集積回路装置
    の製造方法において、前記液状物質に前記第１熱処理を
    施した後、前記絶縁膜をエッチングする工程に先立ち、
    前記第１熱処理の温度よりも高い温度で前記絶縁膜に第
    ２熱処理を施すことを特徴とする半導体集積回路装置の
    製造方法。
  21. 【請求項２１】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の表面に半導体領域を形成した後、前
    記半導体基板上にシリコン、酸素および水素からなるポ
    リマーを主成分とする液状物質を塗布する工程、（ｂ）
    前記液状物質に第１熱処理を施して溶媒を気化させるこ
    とにより、絶縁膜形成する工程、（ｃ）酸素を含む雰囲
    気中で前記絶縁膜に第２熱処理を施した後、前記絶縁膜
    をドライエッチングして接続孔を形成する工程、（ｄ）
    前記接続孔の内部に、前記半導体領域と電気的に接続さ
    れた導体層を形成する工程。
  22. 【請求項２２】 請求項２１記載の半導体集積回路装置
    の製造方法において、前記第２熱処理の温度は、前記第
    １熱処理の温度よりも高いことを特徴とする半導体集積
    回路装置の製造方法。
  23. 【請求項２３】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面上にシリコン、酸素および水素
    からなるポリマーを主成分とする液状物質を塗布した
    後、前記液状物質に第１熱処理を施して溶媒を気化させ
    ることにより、第１絶縁膜を形成する工程、（ｂ）酸素
    を含む雰囲気中で前記第１絶縁膜に第２熱処理を施した
    後、前記第１絶縁膜の表面を化学的および機械的に研磨
    する工程、（ｃ）前記第１絶縁膜の上部に導体膜を形成
    した後、前記導体膜をエッチングすることによって、導
    体片を形成する工程、（ｄ）前記導体片の上部に第２絶
    縁膜を形成する工程。
  24. 【請求項２４】 請求項２３記載の半導体集積回路装置
    の製造方法において、前記第２絶縁膜の比誘電率は、前
    記第１絶縁膜膜の比誘電率よりも小さいことを特徴とす
    る半導体集積回路装置の製造方法。
  25. 【請求項２５】 請求項２３記載の半導体集積回路装置
    の製造方法において、前記第２絶縁膜の水素含有率は、
    前記第１絶縁膜の水素含有率よりも高いことを特徴とす
    る半導体集積回路装置の製造方法。
  26. 【請求項２６】 請求項２３記載の半導体集積回路装置
    の製造方法において、前記第２絶縁膜は、前記導体片の
    上部にシリコン、酸素および水素からなるポリマーを主
    成分とする液状物質を塗布した後、前記液状物質に第１
    熱処理を施して溶媒を気化させることにより形成される
    ことを特徴とする半導体集積回路装置の製造方法。
  27. 【請求項２７】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面上に複数の第１導体片を形成し
    た後、前記第１導体片間のスペースおよび前記第１導体
    片の上部にシリコン、酸素および水素からなるポリマー
    を主成分とする液状物質を塗布する工程、（ｂ）前記液
    状物質に第１熱処理を施して溶媒を気化させることによ
    り、絶縁膜を形成した後、酸素を含む雰囲気中で前記絶
    縁膜に第２熱処理を施す工程、（ｃ）前記絶縁膜の上部
    に第１電極、容量絶縁膜および第２電極からなる容量素
    子を形成する工程。
  28. 【請求項２８】 請求項２７記載の半導体集積回路装置
    の製造方法において、前記第２熱処理の温度は、前記第
    １熱処理の温度よりも高いことを特徴とする半導体集積
    回路装置の製造方法。
  29. 【請求項２９】 請求項２７記載の半導体集積回路装置
    の製造方法において、前記第２熱処理の温度は、前記容
    量素子の前記容量絶縁膜を形成する温度以上であること
    を特徴とする半導体集積回路装置の製造方法。
  30. 【請求項３０】 請求項２７記載の半導体集積回路装置
    の製造方法において、前記容量素子の前記容量絶縁膜
    は、ペロブスカイト型または複合ペロブスカイト型の結
    晶構造を有する高誘電体または強誘電体を主成分とする
    膜を含むことを特徴とする半導体集積回路装置の製造方
    法。
  31. 【請求項３１】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面上に複数の第１導体片を形成し
    た後、前記第１導体片間のスペースおよび前記第１導体
    片の上部にシリコン、酸素および水素からなるポリマー
    を主成分とする第１液状物質を塗布する工程、（ｂ）前
    記第１液状物質に第１熱処理を施して溶媒を気化させる
    ことにより、第１絶縁膜を形成した後、酸素を含む雰囲
    気中で前記第１絶縁膜に第２熱処理を施す工程、（ｃ）
    前記第１絶縁膜の上部に第１電極、容量絶縁膜および第
    ２電極からなる容量素子を形成した後、前記容量素子の
    上部にシリコン、酸素および水素からなるポリマーを主
    成分とする第２液状物質を塗布する工程、（ｄ）前記第
    ２液状物質に第３の熱処理を施して溶媒を気化させるこ
    とにより、第２絶縁膜を形成する工程。
  32. 【請求項３２】 請求項３１記載の半導体集積回路装置
    の製造方法において、前記ポリマーは、水素シルセスキ
    オキサンであることを特徴とする半導体集積回路装置の
    製造方法。
  33. 【請求項３３】 請求項３１記載の半導体集積回路装置
    の製造方法において、前記第２熱処理の温度は、前記第
    １熱処理の温度および前記第３熱処理の温度よりも高い
    ことを特徴とする半導体集積回路装置の製造方法。
  34. 【請求項３４】 請求項３１記載の半導体集積回路装置
    の製造方法において、前記第２熱処理の温度は、前記容
    量素子の前記容量絶縁膜を形成する温度以上であること
    を特徴とする半導体集積回路装置の製造方法。
  35. 【請求項３５】 請求項３１記載の半導体集積回路装置
    の製造方法において、前記第２絶縁膜の比誘電率は、前
    記第１絶縁膜の比誘電率よりも小さいことを特徴とする
    半導体集積回路装置の製造方法。
  36. 【請求項３６】 請求項３１記載の半導体集積回路装置
    の製造方法において、前記第１絶縁膜の上部に前記容量
    素子を形成する工程は、前記第１絶縁膜の上部にＣＶＤ
    法で第３絶縁膜を形成する工程と、前記第３絶縁膜に溝
    を形成する工程と、前記溝の内部に前記容量素子を形成
    する工程とを含むことを特徴とする半導体集積回路装置
    の製造方法。
  37. 【請求項３７】 半導体基板の主面にＭＩＳＦＥＴを形
    成した後、前記ＭＩＳＦＥＴの上部に第１絶縁膜を形成
    する工程と、前記第１絶縁膜の上部に第１電極、容量絶
    縁膜および第２電極からなる容量素子を形成した後、前
    記容量素子の上部に第２絶縁膜を形成する工程とを含む
    半導体集積回路装置の製造方法であって、 前記第１絶縁膜および前記第２絶縁膜のそれぞれは、シ
    リコン、酸素および水素からなるポリマーを主成分とす
    る液状物質を主成分とする液状物質を塗布することによ
    って形成された絶縁膜を含み、前記第２絶縁膜の比誘電
    率は、前記第１絶縁膜の比誘電率よりも小さいことを特
    徴とする半導体集積回路装置の製造方法。
  38. 【請求項３８】 請求項３７記載の半導体集積回路装置
    の製造方法において、前記第１絶縁膜の表面を化学的お
    よび機械的に研磨することによって平坦化することを特
    徴とする半導体集積回路装置の製造方法。
  39. 【請求項３９】 請求項３７記載の半導体集積回路装置
    の製造方法において、前記第２絶縁膜の水素含有率は、
    前記第１絶縁膜の水素含有率よりも高いことを特徴とす
    る半導体集積回路装置の製造方法。
  40. 【請求項４０】 請求項３７記載の半導体集積回路装置
    の製造方法において、前記第２絶縁膜の上部に第１メタ
    ル配線が形成され、第１メタル配線の上部に第３絶縁膜
    を介在して第２メタル配線が形成され、前記第３絶縁膜
    は、シリコン、酸素および水素からなるポリマーを主成
    分とする液状物質を塗布することによって形成された絶
    縁膜を含み、その比誘電率は、前記第１絶縁膜の比誘電
    率よりも小さいことを特徴とする半導体集積回路装置の
    製造方法。
  41. 【請求項４１】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面にＭＩＳＦＥＴを形成した後、
    前記ＭＩＳＦＥＴの上部にシリコン、酸素および水素か
    らなるポリマーを主成分とする第１液状物質を塗布する
    工程、（ｂ）前記第１液状物質に第１熱処理を施すこと
    によって第１絶縁膜を形成した後、酸素を含む雰囲気
    中、前記第１絶縁膜に前記第１熱処理よりも高温の第２
    熱処理を施す工程、（ｃ）前記第１絶縁膜の上部にＡｌ
    を主成分とするメタル配線を形成した後、前記メタル配
    線の上部にシリコン、酸素および水素からなるポリマー
    を主成分とする第２液状物質を塗布する工程、（ｄ）前
    記第２液状物質に前記第２熱処理よりも低温の第３熱処
    理を施すことによって第２絶縁膜を形成する工程。
  42. 【請求項４２】 請求項４１記載の半導体集積回路装置
    の製造方法において、前記第２絶縁膜の比誘電率は、前
    記第１絶縁膜の比誘電率よりも小さいことを特徴とする
    半導体集積回路装置の製造方法。
  43. 【請求項４３】 請求項４１記載の半導体集積回路装置
    の製造方法において、前記第３熱処理の温度は、前記メ
    タル配線が劣化する温度よりも低いことを特徴とする半
    導体集積回路装置の製造方法。
  44. 【請求項４４】 請求項４１記載の半導体集積回路装置
    の製造方法において、前記（ｂ）工程の後、前記第１絶
    縁膜の表面を化学的および機械的に研磨することによっ
    て平坦化することを特徴とする半導体集積回路装置の製
    造方法。
  45. 【請求項４５】 請求項４１記載の半導体集積回路装置
    の製造方法において、（ｅ）前記（ｄ）工程の後、酸素
    を含む雰囲気中、前記第２絶縁膜の表面に紫外線を照射
    する工程、（ｆ）前記紫外線が照射された前記第２絶縁
    膜の表面にシリコン、酸素および水素からなるポリマー
    を主成分とする第３液状物質を塗布する工程、（ｇ）前
    記第３液状物質に第４熱処理を施すことによって、前記
    第２絶縁膜を厚膜化する工程、をさらに含むことを特徴
    とする半導体集積回路装置の製造方法。
  46. 【請求項４６】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面にＭＩＳＦＥＴを形成した後、
    前記ＭＩＳＦＥＴの上部にシリコン、酸素および水素か
    らなるポリマーを主成分とする第１液状物質を塗布する
    工程、（ｂ）前記第１液状物質に第１熱処理を施すこと
    によって第１絶縁膜を形成した後、酸素を含む雰囲気
    中、前記第１絶縁膜に前記第１熱処理よりも高温の第２
    熱処理を施す工程、（ｃ）前記第１絶縁膜の上部に容量
    素子を形成した後、前記容量素子の上部にシリコン、酸
    素および水素からなるポリマーを主成分とする第２液状
    物質を塗布する工程、（ｄ）前記第２液状物質に前記第
    ２熱処理よりも低温の第３熱処理を施すことによって第
    ２絶縁膜を形成する工程。
  47. 【請求項４７】 請求項４６記載の半導体集積回路装置
    の製造方法において、前記第３熱処理の温度は、前記容
    量素子の容量絶縁膜が劣化する温度よりも低いことを特
    徴とする半導体集積回路装置の製造方法。
  48. 【請求項４８】 以下の工程を含むことを特徴とする半
    導体集積回路装置の製造方法； （ａ）半導体基板の主面の素子分離領域に溝を形成した
    後、前記溝の内部を含む前記半導体基板上にシリコン、
    酸素および水素からなるポリマーを主成分とする液状物
    質を塗布する工程、（ｂ）前記液状物質に第１熱処理を
    施すことによって絶縁膜を形成した後、酸素を含む雰囲
    気中、前記絶縁膜に前記第１熱処理よりも高温の第２熱
    処理を施す工程、（ｃ）前記第２熱処理が施された前記
    絶縁膜を化学的および機械的に研磨し、前記絶縁膜を前
    記溝の内部に残すことによって、前記半導体基板の主面
    に素子分離溝を形成する工程。
  49. 【請求項４９】 請求項４８記載の半導体集積回路装置
    の製造方法において、前記ポリマーは、水素シルセスキ
    オキサンであることを特徴とする半導体集積回路装置の
    製造方法。
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