JPH10321727A - スタンダードセル方式の半導体集積回路の配線構造 - Google Patents
スタンダードセル方式の半導体集積回路の配線構造Info
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- JPH10321727A JPH10321727A JP12442897A JP12442897A JPH10321727A JP H10321727 A JPH10321727 A JP H10321727A JP 12442897 A JP12442897 A JP 12442897A JP 12442897 A JP12442897 A JP 12442897A JP H10321727 A JPH10321727 A JP H10321727A
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- 239000011295 pitch Substances 0.000 abstract description 37
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- 238000010586 diagram Methods 0.000 description 7
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- 238000004519 manufacturing process Methods 0.000 description 2
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来技術では、配線性が悪い。
【解決手段】 主軸を等しくする複数の配線層をもつス
タンダードセル方式の半導体集積回路において、一方の
配線に複数の値のピッチを有する場所が存在し、かつ、
他方の配線との間で相対的な位置関係が等しくなる箇所
が一方の配線に一種類のピッチしかない場合に比べて少
ない繰返し数存在させる。
タンダードセル方式の半導体集積回路において、一方の
配線に複数の値のピッチを有する場所が存在し、かつ、
他方の配線との間で相対的な位置関係が等しくなる箇所
が一方の配線に一種類のピッチしかない場合に比べて少
ない繰返し数存在させる。
Description
【発明の属する技術分野】本発明はスタンダードセル方
式の半導体集積回路装置の配線構造に関する。
式の半導体集積回路装置の配線構造に関する。
【０００１】
【従来の技術】従来のスタンダードセル方式の多層配線
構造では、一つの配線層について一種類の配線ピッチ
（配線ピッチとは配線の幅と配線間の間隔を合計したも
のをいう）で配線を行っていた。この配線ピッチは製造
技術上の限界によって決まってくるので、通常、製造時
に平坦性に優れた下層配線では小さく（厚さも薄く）、
上層配線ではピッチは広く（厚さは厚く）なっていた。
また基本セルのピッチもどちらかの配線層（通常は下層
の配線層）のピッチにあわせて（通常セルのサイズは配
線ピッチに対して大きいので下層配線のピッチの整数倍
のサイズで）設計されていた。
構造では、一つの配線層について一種類の配線ピッチ
（配線ピッチとは配線の幅と配線間の間隔を合計したも
のをいう）で配線を行っていた。この配線ピッチは製造
技術上の限界によって決まってくるので、通常、製造時
に平坦性に優れた下層配線では小さく（厚さも薄く）、
上層配線ではピッチは広く（厚さは厚く）なっていた。
また基本セルのピッチもどちらかの配線層（通常は下層
の配線層）のピッチにあわせて（通常セルのサイズは配
線ピッチに対して大きいので下層配線のピッチの整数倍
のサイズで）設計されていた。
【０００２】
【発明が解決しようとする課題】第一の問題点は、上述
した従来の技術では一つの配線層について一種類の配線
ピッチで配線を行っているため、等しい主軸をもつ下層
配線と上層配線との相対位置が一致する点は各々の配線
ピッチの最小公倍数に等しい範囲に一回しか現れないと
いう点である。また、基本セルのピッチもどちらかの配
線層のピッチに合わせて設定されるので、基本セルの端
子と配線の格子とが同じ相対位置になる点もその最小公
倍数に等しい範囲でしか繰り返されないという点であ
る。このような構造をもつスタンダードセル方式のＬＳ
Ｉ（大規模集積回路）では回路の一部についてセルの配
置・配線を行ったのち、その結果をチップ全体またはよ
り広い回路の範囲についての配置・配線に引き継ごうと
したとき制約を受けることになる。すなわち、スタンダ
ード方式のＬＳＩにおいてそのセルの配置位置はセルの
ピッチの単位で移動可能であるのに、配線のピッチがそ
の（移動距離の）約数に等しくないときには移動後の配
線が正しい格子に乗らなくなるため移動できなくなると
いうことである。
した従来の技術では一つの配線層について一種類の配線
ピッチで配線を行っているため、等しい主軸をもつ下層
配線と上層配線との相対位置が一致する点は各々の配線
ピッチの最小公倍数に等しい範囲に一回しか現れないと
いう点である。また、基本セルのピッチもどちらかの配
線層のピッチに合わせて設定されるので、基本セルの端
子と配線の格子とが同じ相対位置になる点もその最小公
倍数に等しい範囲でしか繰り返されないという点であ
る。このような構造をもつスタンダードセル方式のＬＳ
Ｉ（大規模集積回路）では回路の一部についてセルの配
置・配線を行ったのち、その結果をチップ全体またはよ
り広い回路の範囲についての配置・配線に引き継ごうと
したとき制約を受けることになる。すなわち、スタンダ
ード方式のＬＳＩにおいてそのセルの配置位置はセルの
ピッチの単位で移動可能であるのに、配線のピッチがそ
の（移動距離の）約数に等しくないときには移動後の配
線が正しい格子に乗らなくなるため移動できなくなると
いうことである。
【０００３】第２の問題点は、従来の技術ではＣＡＤツ
ールを用いて配線を行うときに配線可能な経路が多いた
め処理に時間がかかるという点である。
ールを用いて配線を行うときに配線可能な経路が多いた
め処理に時間がかかるという点である。
【０００４】第３の問題点は、ピッチが小さく（通常、
配線の幅が狭く、配線の厚さが薄い）下層配線は上層配
線に比べＥＭ耐性が小さく、信号全体のＥＭ耐性がここ
で決まってくるという点である。
配線の幅が狭く、配線の厚さが薄い）下層配線は上層配
線に比べＥＭ耐性が小さく、信号全体のＥＭ耐性がここ
で決まってくるという点である。
【０００５】第４の問題点は単位長さあたりの配線のＲ
Ｃはそのピッチによって決まってしまうので、特定の信
号に対して高速化のため低容量、低抵抗の配線が必要な
場合には複数のピッチに１本の配線を通す必要があり、
配線性が悪化してしまうということである。
Ｃはそのピッチによって決まってしまうので、特定の信
号に対して高速化のため低容量、低抵抗の配線が必要な
場合には複数のピッチに１本の配線を通す必要があり、
配線性が悪化してしまうということである。
【０００６】本発明の目的は集積回路の集積度の向上、
ＥＭ耐性の向上、高速化および設計の効率化を達成でき
る配線構造を提供することにある。
ＥＭ耐性の向上、高速化および設計の効率化を達成でき
る配線構造を提供することにある。
【０００７】
【課題を解決するための手段】本発明の主軸を等しくす
る複数の配線層をもつスタンダードセル方式の半導体集
積回路では、一方の配線に複数の値のピッチを有する場
所が存在し、かつ他方の配線と格子が一致する箇所が一
方の配線に一種類のピッチしかない場合に比べ少ない繰
り返し数で存在している。
る複数の配線層をもつスタンダードセル方式の半導体集
積回路では、一方の配線に複数の値のピッチを有する場
所が存在し、かつ他方の配線と格子が一致する箇所が一
方の配線に一種類のピッチしかない場合に比べ少ない繰
り返し数で存在している。
【０００８】上記の手段によって、下層および上層の配
線層格子の相対位置が基本セルのピッチの整数倍に等し
いセルの移動を行えるピッチの範囲で同じになるように
繰り返せるため、回路の一部についてセルの配置・配線
を行ったのち、その結果をチップ全体またはより広い回
路の範囲についての配置・配線に引き継ごうとしたとき
自由に移動させることができるようになる。
線層格子の相対位置が基本セルのピッチの整数倍に等し
いセルの移動を行えるピッチの範囲で同じになるように
繰り返せるため、回路の一部についてセルの配置・配線
を行ったのち、その結果をチップ全体またはより広い回
路の範囲についての配置・配線に引き継ごうとしたとき
自由に移動させることができるようになる。
【０００９】また、従来の技術に比べ下層および上層の
配線層格子の相対位置が一致する点が小さい範囲で繰り
返されるため、ＣＡＤツールを用いて配線を行うときに
配線可能な経路が少なくなるので処理が短時間で終了す
るようになる。
配線層格子の相対位置が一致する点が小さい範囲で繰り
返されるため、ＣＡＤツールを用いて配線を行うときに
配線可能な経路が少なくなるので処理が短時間で終了す
るようになる。
【００１０】また、ＥＭが厳しい配線に対して下層の配
線を使用する必要がある場合には、ピッチの広い部分を
通る配線で幅の広いものを使用することによってＥＭ上
の制限を緩めることができる。
線を使用する必要がある場合には、ピッチの広い部分を
通る配線で幅の広いものを使用することによってＥＭ上
の制限を緩めることができる。
【００１１】また、高速化の必要な信号に対して幅の広
いもの（低抵抗）または配線間隔の広いもの（低容量）
を使用することで配線性を悪化させることなく遅延の小
さい配線を実現することができる。
いもの（低抵抗）または配線間隔の広いもの（低容量）
を使用することで配線性を悪化させることなく遅延の小
さい配線を実現することができる。
【００１２】
【発明の実施の形態】図１は本発明を実施した場合のス
タンダードセルの配置およびその配線の状態を示す図で
ある。
タンダードセルの配置およびその配線の状態を示す図で
ある。
【００１３】図２は本発明の作用を示すための図であ
る。
る。
【００１４】ＬＳＩの一部の回路１０はスタンダードセ
ルのファンクションブロック（高さは８ミクロン）１，
２，３および４と、それらの間の配線５，６，７，８，
９および１０とから構成され、配置・配線が図１のごと
くに行われている。図の左に示した線は第１層の配線ピ
ッチ（等間隔、例えば１ミクロン）を示し、図の右に示
した線は第３層（第１層と主軸を等しくする配線）の配
線ピッチ（間隔がｘの箇所（１．４８ミクロン）とｙの
箇所（２．０８ミクロン）が存在する）を示している。
点線で示しているのは第１層の配線と第３層の配線とが
一致する箇所であり、第１層配線については８本に１
回、第３層配線については５本に１回の割合で存在す
る。また、基本セルの縦方向ピッチに対しては１セルの
高さと第３層配線の５本が繰り返すピッチが一致するた
めセルの端子１ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂおよ
び４ａの位置と配線の位置も一致する。
ルのファンクションブロック（高さは８ミクロン）１，
２，３および４と、それらの間の配線５，６，７，８，
９および１０とから構成され、配置・配線が図１のごと
くに行われている。図の左に示した線は第１層の配線ピ
ッチ（等間隔、例えば１ミクロン）を示し、図の右に示
した線は第３層（第１層と主軸を等しくする配線）の配
線ピッチ（間隔がｘの箇所（１．４８ミクロン）とｙの
箇所（２．０８ミクロン）が存在する）を示している。
点線で示しているのは第１層の配線と第３層の配線とが
一致する箇所であり、第１層配線については８本に１
回、第３層配線については５本に１回の割合で存在す
る。また、基本セルの縦方向ピッチに対しては１セルの
高さと第３層配線の５本が繰り返すピッチが一致するた
めセルの端子１ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂおよ
び４ａの位置と配線の位置も一致する。
【００１５】従って図２に示すようにＬＳＩ１１内です
でに配置・配線を行った領域１０を移動させて１０′と
するとき縦方向には８ミクロンを単位として自由に移動
させることができる。
でに配置・配線を行った領域１０を移動させて１０′と
するとき縦方向には８ミクロンを単位として自由に移動
させることができる。
【００１６】また、８ミクロンの繰り返し範囲に存在す
る格子の数は第１層８ケ＋第３層５ケ−１（一致）＝１
２ケであり、第３層の配線ピッチが均一で１．４８ミク
ロンであるときの１３ケまたは１４ケに比べて少ない。
る格子の数は第１層８ケ＋第３層５ケ−１（一致）＝１
２ケであり、第３層の配線ピッチが均一で１．４８ミク
ロンであるときの１３ケまたは１４ケに比べて少ない。
【００１７】図３は本発明の他の実施例を示す平面図で
ある。ｘおよびｙの複数の配線ピッチに対して配線の幅
ｌおよび配線の間隔ｗをｘ＝ｌ１＋ｗ１、ｙ＝ｌ２＋ｗ
１とすると配線ｂの抵抗Ｒｂは配線ａの抵抗Ｒａに対し
てＲｂ＝（ｌ１／ｌ２）・Ｒａとなる。またＥＭ耐性も
ｌ１とｌ２の比に従って向上するので電流密度の高い配
線に対して幅の広い配線を使用することで高速化を果た
すことができる。また図４に示すようにｘ＝ｌ１＋ｗ
１、ｙ＝ｌ１＋ｗ２とすると配線ｂの隣接配線間容量は
ｃｙ＝（ｗ１／ｗ２）・ｃｘとなり負荷が減少するため
その配線を利用する信号の高速化を果たすことができ
る。
ある。ｘおよびｙの複数の配線ピッチに対して配線の幅
ｌおよび配線の間隔ｗをｘ＝ｌ１＋ｗ１、ｙ＝ｌ２＋ｗ
１とすると配線ｂの抵抗Ｒｂは配線ａの抵抗Ｒａに対し
てＲｂ＝（ｌ１／ｌ２）・Ｒａとなる。またＥＭ耐性も
ｌ１とｌ２の比に従って向上するので電流密度の高い配
線に対して幅の広い配線を使用することで高速化を果た
すことができる。また図４に示すようにｘ＝ｌ１＋ｗ
１、ｙ＝ｌ１＋ｗ２とすると配線ｂの隣接配線間容量は
ｃｙ＝（ｗ１／ｗ２）・ｃｘとなり負荷が減少するため
その配線を利用する信号の高速化を果たすことができ
る。
【００１８】
【発明の効果】第一の効果は、図１および図２に示した
ように、本発明により回路の一部について配置・配線を
行った結果がより広い範囲の設計でそのまま使用できる
ことである。
ように、本発明により回路の一部について配置・配線を
行った結果がより広い範囲の設計でそのまま使用できる
ことである。
【００１９】その理由は配置したセルの端子およびそれ
に接続された上層および下層の配線の相対位置がセルを
移動させた場合でも変わらないためである。
に接続された上層および下層の配線の相対位置がセルを
移動させた場合でも変わらないためである。
【００２０】第二の効果は、配線処理の迅速化がはかれ
る点である。
る点である。
【００２１】その理由は、図１に示した例で、仮想配線
格子の数が少なくなるためである。
格子の数が少なくなるためである。
【００２２】第三の効果は配線性を犠牲にすることなし
に高ＥＭ耐性、低抵抗の配線が得られることである。
に高ＥＭ耐性、低抵抗の配線が得られることである。
【００２３】その理由は図３に示したように配線ピッチ
の広くなったところで配線の幅を太くできるためであ
る。
の広くなったところで配線の幅を太くできるためであ
る。
【００２４】第四の効果は配線性を犠牲にすることなし
に低容量の配線を得られることである。
に低容量の配線を得られることである。
【００２５】その理由は図４に示したように配線ピッチ
の広くなったところで配線の間隔を大きくできるためで
ある。
の広くなったところで配線の間隔を大きくできるためで
ある。
【図１】本発明の実施例を示す図である。
【図２】本発明の作用を示す概念図である。
【図３】本発明の他の実施例を示す図である。
【図４】本発明の他の実施例を示す図である。
【図５】従来例を示す図である。
１〜４ スタンダードセルのファンクションブロック
（セル） ５，７ 第１層配線 ６，９ 第３層配線 ８，１０ 第２層配線 １ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂ，４ａ セルの
入出力端子 １１ ＬＳＩの回路の一部 １２ ＬＳＩ（半導体集積回路）
（セル） ５，７ 第１層配線 ６，９ 第３層配線 ８，１０ 第２層配線 １ａ，１ｂ，２ａ，２ｂ，３ａ，３ｂ，４ａ セルの
入出力端子 １１ ＬＳＩの回路の一部 １２ ＬＳＩ（半導体集積回路）
Claims (1)
- 【請求項１】 主軸を等しくする複数の配線層をもつス
タンダードセル方式の半導体集積回路において、一方の
配線に複数の値のピッチを有する場所が存在し、かつ、
他方の配線との間で相対的な位置関係が等しくなる箇所
が一方の配線に一種類のピッチしかない場合に比べて少
ない繰り返し数で存在していることを特徴とする半導体
集積回路の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12442897A JP2947219B2 (ja) | 1997-05-14 | 1997-05-14 | スタンダードセル方式の半導体集積回路の配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12442897A JP2947219B2 (ja) | 1997-05-14 | 1997-05-14 | スタンダードセル方式の半導体集積回路の配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10321727A true JPH10321727A (ja) | 1998-12-04 |
| JP2947219B2 JP2947219B2 (ja) | 1999-09-13 |
Family
ID=14885251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12442897A Expired - Lifetime JP2947219B2 (ja) | 1997-05-14 | 1997-05-14 | スタンダードセル方式の半導体集積回路の配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947219B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168209A (ja) * | 1999-12-09 | 2001-06-22 | Univ Kinki | Ｃｍｏｓ集積回路及びその自動設計法 |
-
1997
- 1997-05-14 JP JP12442897A patent/JP2947219B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168209A (ja) * | 1999-12-09 | 2001-06-22 | Univ Kinki | Ｃｍｏｓ集積回路及びその自動設計法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2947219B2 (ja) | 1999-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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