JPH02265247A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02265247A JPH02265247A JP1087512A JP8751289A JPH02265247A JP H02265247 A JPH02265247 A JP H02265247A JP 1087512 A JP1087512 A JP 1087512A JP 8751289 A JP8751289 A JP 8751289A JP H02265247 A JPH02265247 A JP H02265247A
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- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラ型シリコン
・トランジスタに関する。
・トランジスタに関する。
従来、バイポーラ型シリコン・トランジスタは第３図に
示すようにｎ＋型の埋込コレクタ領域２上に形成された
ｎ型のエピタキシャル成長層３ａ中にｎ型のベース領域
１２と電極引出し用の多結晶シリコン膜９ａ、９ｂと接
続する補償ベース領域１１ａ、ｌｌｂが形成され高濃度
の補償ベース領域１１ａ、ｌｌｂと埋込コレクタ領域２
とがエピタキシャル成長層３ａを介して対向する構造と
なっていた。
示すようにｎ＋型の埋込コレクタ領域２上に形成された
ｎ型のエピタキシャル成長層３ａ中にｎ型のベース領域
１２と電極引出し用の多結晶シリコン膜９ａ、９ｂと接
続する補償ベース領域１１ａ、ｌｌｂが形成され高濃度
の補償ベース領域１１ａ、ｌｌｂと埋込コレクタ領域２
とがエピタキシャル成長層３ａを介して対向する構造と
なっていた。
上述した従来の半導体装置は補償ベース領域１１ａ、Ｉ
ｌｂとコレクタ領域とが直接接する形状となっていた。
ｌｂとコレクタ領域とが直接接する形状となっていた。
このため高濃度の補償ベースと埋込コレクタ領域とが近
接しているのでベース抵抗の低減のため補償ベース領域
の濃度を高めると、コレクタ・ベース容量の増加、コレ
クタ・ベース耐圧の低下といった素子特性上の問題点が
生じていた。また素子の高速化のため、エピタキシャル
成長領域を薄くし埋込コレクタ領域２と補償ベース領域
の距離を近づけるとやはりコレクタ・ベース容量の増加
を生じるという欠点がある。
接しているのでベース抵抗の低減のため補償ベース領域
の濃度を高めると、コレクタ・ベース容量の増加、コレ
クタ・ベース耐圧の低下といった素子特性上の問題点が
生じていた。また素子の高速化のため、エピタキシャル
成長領域を薄くし埋込コレクタ領域２と補償ベース領域
の距離を近づけるとやはりコレクタ・ベース容量の増加
を生じるという欠点がある。
本発明の半導体装置は、シリコン半導体基板上に形成さ
れた第１導電型の埋込コレクタ領域、前記埋込コレクタ
領域上に形成された第１導電型のエピタキシャル成長層
、前記エピタキシャル成長層中に形成された第２導電型
のベース領域、前記エピタキシャル成長層中に形成され
前記ベース領域と連結した第２導電型の補償ベース領域
及び前記ベース領域中に形成された第１導電型のエミッ
タ領域よりなるバイポーラトランジスタにおいて、前記
補償ベース領域と前記埋込コレクタ領域の間に絶縁膜を
有し、前記補償ベース領域が前記ベース領域及び前記エ
ピタキシャル領域を介して前記埋込コレクタ領域と接続
されているというものである。
れた第１導電型の埋込コレクタ領域、前記埋込コレクタ
領域上に形成された第１導電型のエピタキシャル成長層
、前記エピタキシャル成長層中に形成された第２導電型
のベース領域、前記エピタキシャル成長層中に形成され
前記ベース領域と連結した第２導電型の補償ベース領域
及び前記ベース領域中に形成された第１導電型のエミッ
タ領域よりなるバイポーラトランジスタにおいて、前記
補償ベース領域と前記埋込コレクタ領域の間に絶縁膜を
有し、前記補償ベース領域が前記ベース領域及び前記エ
ピタキシャル領域を介して前記埋込コレクタ領域と接続
されているというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体チップの断面図
である。
である。
第３図の従来例との相違点は補償ベース領域１１ａ、ｌ
ｌｂとｎ＋型の埋込コレクタ領域２との間に酸素イオン
注入領域８ａ、８ｂ （酸素イオンを注入し、熱処理に
よりシリコンと反応させて絶縁物にした領域）が存在し
ていることである。
ｌｂとｎ＋型の埋込コレクタ領域２との間に酸素イオン
注入領域８ａ、８ｂ （酸素イオンを注入し、熱処理に
よりシリコンと反応させて絶縁物にした領域）が存在し
ていることである。
次に、この実施例の製造方法について説明する。
第２図（ａ）〜（ｆ）は本発明の実施例の製造方法を説
明するための工程順に配置した半導体チップの断面図で
ある。
明するための工程順に配置した半導体チップの断面図で
ある。
第２図（ａ）に示すように、ｐ型のシリコン基板１中に
選択的にヒ素原子を添加しｎ＋型の埋込コレクタ領域２
を形成した後、エピタキシャル成長法により１μｍ厚に
ｎ型のエピタキシャル成長層３を形成しロコス法などの
選択酸化を素子分離領域に行い１μｍ厚の酸化シリコン
膜４ａ。
選択的にヒ素原子を添加しｎ＋型の埋込コレクタ領域２
を形成した後、エピタキシャル成長法により１μｍ厚に
ｎ型のエピタキシャル成長層３を形成しロコス法などの
選択酸化を素子分離領域に行い１μｍ厚の酸化シリコン
膜４ａ。
４ｂ、４ｃを形成し、５０ｎｍ厚の酸化シリコン膜５．
２００ｎｍ厚の窒化シリコン膜６．５００ｎｍＦＪの酸
化シリコン膜７を順次形成する。次いで、第２図（ｂ）
に示すように、写真蝕刻法により酸化シリコン膜７．窒
化シリコン膜６．酸化シリコン膜５を異方性蝕刻し酸素
イオンを図のように埋込コレクタ層２．エピタキシャル
成長層３ｂの境界領域・にイオン注入し酸素イオン注入
領域８ａ、８ｂを形成する。
２００ｎｍ厚の窒化シリコン膜６．５００ｎｍＦＪの酸
化シリコン膜７を順次形成する。次いで、第２図（ｂ）
に示すように、写真蝕刻法により酸化シリコン膜７．窒
化シリコン膜６．酸化シリコン膜５を異方性蝕刻し酸素
イオンを図のように埋込コレクタ層２．エピタキシャル
成長層３ｂの境界領域・にイオン注入し酸素イオン注入
領域８ａ、８ｂを形成する。
次に第２図（ｃ）に示すように、コレクタ引出し領域と
なる部分の酸化シリコン膜７ｂ、窒化シリコン膜６ｂ、
酸化シリコン膜５ａを除去した後、多結晶シリコン膜９
をＣＶＤ法により３００ｎｍ厚に堆積しレジストを塗布
した後エッチバックを施し図のように多結晶シリコン膜
９が露出するようにレジスト膜１７ａ、１７ｂを残し、
次に、第２図（ｄ）に示すように、露出した多結晶シリ
コン膜を部分的に蝕刻し、次に酸化シリコン膜７ａを除
去する。
なる部分の酸化シリコン膜７ｂ、窒化シリコン膜６ｂ、
酸化シリコン膜５ａを除去した後、多結晶シリコン膜９
をＣＶＤ法により３００ｎｍ厚に堆積しレジストを塗布
した後エッチバックを施し図のように多結晶シリコン膜
９が露出するようにレジスト膜１７ａ、１７ｂを残し、
次に、第２図（ｄ）に示すように、露出した多結晶シリ
コン膜を部分的に蝕刻し、次に酸化シリコン膜７ａを除
去する。
次に、第２図（ｅ）に示すように、多結晶シリコン膜９
を写真蝕刻法により選択的に蝕刻し、ベース引出用の多
結晶シリコン膜９ａ、９ｂにボロン原子をイオン注入法
によって選択的に添加し、コレクタ引出用の多結晶シリ
コン膜９ｃにリンをイオン注入法によって選択的に添加
した後、Ｈ２と０２の混合ガス中で熱酸化を施し酸化シ
リコンＭ１０ａ、１０ｂを２００ｎｍ厚に形成する。こ
のときにｐ型の多結晶シリコン膜９ａ、９ｂよりエピタ
キシャル成長層３ａ中にボロン原子が拡散され補償ベー
ス領域１１ａ、ｌｌｂが形成される。
を写真蝕刻法により選択的に蝕刻し、ベース引出用の多
結晶シリコン膜９ａ、９ｂにボロン原子をイオン注入法
によって選択的に添加し、コレクタ引出用の多結晶シリ
コン膜９ｃにリンをイオン注入法によって選択的に添加
した後、Ｈ２と０２の混合ガス中で熱酸化を施し酸化シ
リコンＭ１０ａ、１０ｂを２００ｎｍ厚に形成する。こ
のときにｐ型の多結晶シリコン膜９ａ、９ｂよりエピタ
キシャル成長層３ａ中にボロン原子が拡散され補償ベー
ス領域１１ａ、ｌｌｂが形成される。
次に第２図（ｆ）に示すように、窒化シリコン膜６ａ及
び酸化シリコン膜５ａを除去し開孔を設け、イオン注入
法によりボロン原子をイオン注入しベース、領域１２を
形成した後、ＣＶＤ法で酸化シリコン膜を３００ｎｍ厚
に堆積し異方性蝕刻法により酸化シリコン膜を蝕刻し開
孔の側壁に酸化シリコン膜１３ａ、１３ｂを残す。
び酸化シリコン膜５ａを除去し開孔を設け、イオン注入
法によりボロン原子をイオン注入しベース、領域１２を
形成した後、ＣＶＤ法で酸化シリコン膜を３００ｎｍ厚
に堆積し異方性蝕刻法により酸化シリコン膜を蝕刻し開
孔の側壁に酸化シリコン膜１３ａ、１３ｂを残す。
次に第１図に示すように多結晶シリコン膜１４を２５０
ｎｍ厚に堆積し、ヒ素原子をイオン注入法により添加し
た後熱処理を行いエミッタ領域１５を形成した後、写真
蝕刻法により多結晶シリコン膜１４を選択的に蝕刻した
後ベース引出し電極及びコレクタ引出電極取出し用開孔
を形成した後アルミニウム電ｔｆｉ１６ａ、１６ｂ、１
６ｃを選択的に形成する。
ｎｍ厚に堆積し、ヒ素原子をイオン注入法により添加し
た後熱処理を行いエミッタ領域１５を形成した後、写真
蝕刻法により多結晶シリコン膜１４を選択的に蝕刻した
後ベース引出し電極及びコレクタ引出電極取出し用開孔
を形成した後アルミニウム電ｔｆｉ１６ａ、１６ｂ、１
６ｃを選択的に形成する。
なお、酸素イオン注入領域の代りに窒素イオン注入領域
（厳密にはイオン注入後熱処理をして窒化シリコンにし
たもの）を使用してもよい。
（厳密にはイオン注入後熱処理をして窒化シリコンにし
たもの）を使用してもよい。
この製造方法によると、酸素イオン注入領域と補償ベー
ス領域は自己整合的に形成でき、ベース領域中に酸素イ
オンが注入されて結晶性を劣化させたり抵抗値を増大さ
せることはない。
ス領域は自己整合的に形成でき、ベース領域中に酸素イ
オンが注入されて結晶性を劣化させたり抵抗値を増大さ
せることはない。
以上説明したように本発明は、補償ベース領域直下に絶
縁膜を有しているのでベース抵抗低減化のなめに補償ベ
ース領域の濃度の増加を行った場合、あるいは、高速化
のためエピタキシャル成長層の薄膜化を行った場合も、
補償ベース領域と埋込コレクタ領域が近接することが無
く容量の増加、コレクタ・ベース耐圧の低下といった問
題を解決することが可能である。またセルファラインで
補償ベース領域直下にのみ絶縁膜を形成できるので、ベ
ース・エミッタ領域の結晶性の劣化、ベース領域の高抵
抗化といった間転は生じない。
縁膜を有しているのでベース抵抗低減化のなめに補償ベ
ース領域の濃度の増加を行った場合、あるいは、高速化
のためエピタキシャル成長層の薄膜化を行った場合も、
補償ベース領域と埋込コレクタ領域が近接することが無
く容量の増加、コレクタ・ベース耐圧の低下といった問
題を解決することが可能である。またセルファラインで
補償ベース領域直下にのみ絶縁膜を形成できるので、ベ
ース・エミッタ領域の結晶性の劣化、ベース領域の高抵
抗化といった間転は生じない。
第１図は本発明の一実施例を示す半導体チップの縦断面
図、第２図＜ａ）〜（ｆ）は本発明の一実施例の製造方
法を説明するための工程順に配置した半導体チップの縦
断面図、第３図は従来の例を示す半導体チップの縦断面
図である。 １・・・シリコン基板、２・・・埋込コレクタ領域、３
ａ、３ｂ・・・エピタキシャル成長層、４ａ、４ｂ、４
ｃ、５．５ａ、５ｂ、７．７ａ、７１：ｌ。 １０．１：３ａ、 １３ｂ・−酸化シリコン膜、６゜６
ａ、６ｂ・・・窒化シリコン膜、８ａ、８ｂ・・・酸素
イオン注入領域、９ ａ 、 ９ ｂ 、 ９ ｃ 、
１４．−多結晶シリコン膜、１７ａ、１７ｂ・・・レ
ジスト膜、１Ｌａ、ｌｌｂ・・・補償ベース領域、１２
・・・ベース領域、１５・・・エミッタ領域、１６ａ、
１６ｂ１６ｃ・・・アルミニウム電極。
図、第２図＜ａ）〜（ｆ）は本発明の一実施例の製造方
法を説明するための工程順に配置した半導体チップの縦
断面図、第３図は従来の例を示す半導体チップの縦断面
図である。 １・・・シリコン基板、２・・・埋込コレクタ領域、３
ａ、３ｂ・・・エピタキシャル成長層、４ａ、４ｂ、４
ｃ、５．５ａ、５ｂ、７．７ａ、７１：ｌ。 １０．１：３ａ、 １３ｂ・−酸化シリコン膜、６゜６
ａ、６ｂ・・・窒化シリコン膜、８ａ、８ｂ・・・酸素
イオン注入領域、９ ａ 、 ９ ｂ 、 ９ ｃ 、
１４．−多結晶シリコン膜、１７ａ、１７ｂ・・・レ
ジスト膜、１Ｌａ、ｌｌｂ・・・補償ベース領域、１２
・・・ベース領域、１５・・・エミッタ領域、１６ａ、
１６ｂ１６ｃ・・・アルミニウム電極。
Claims (1)
- シリコン半導体基板上に形成された第１導電型の埋込コ
レクタ領域、前記埋込コレクタ領域上に形成された第１
導電型のエピタキシャル成長層、前記エピタキシャル成
長層中に形成された第２導電型のベース領域、前記エピ
タキシャル成長層中に形成され前記ベース領域と連結し
た第２導電型の補償ベース領域及び前記ベース領域中に
形成された第１導電型のエミッタ領域よりなるバイポー
ラトランジスタにおいて、前記補償ベース領域と前記埋
込コレクタ領域の間に絶縁膜を有し、前記補償ベース領
域が前記ベース領域及び前記エピタキシャル領域を介し
て前記埋込コレクタ領域と接続されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087512A JPH02265247A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087512A JPH02265247A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02265247A true JPH02265247A (ja) | 1990-10-30 |
Family
ID=13917040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087512A Pending JPH02265247A (ja) | 1989-04-05 | 1989-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02265247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241422A (ja) * | 1991-01-16 | 1992-08-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH05243247A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-04-05 JP JP1087512A patent/JPH02265247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04241422A (ja) * | 1991-01-16 | 1992-08-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH05243247A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体装置およびその製造方法 |
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