JPH10322148A - 電荷注入相殺技術 - Google Patents
電荷注入相殺技術Info
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- JPH10322148A JPH10322148A JP10081321A JP8132198A JPH10322148A JP H10322148 A JPH10322148 A JP H10322148A JP 10081321 A JP10081321 A JP 10081321A JP 8132198 A JP8132198 A JP 8132198A JP H10322148 A JPH10322148 A JP H10322148A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/14—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for addition or subtraction
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴスイッチトキャパシタ増幅器回
路においてクロックフィードスルーを除去する技術を提
供する。 【解決手段】 電荷相殺を与えるために増幅器の入力端
において加算回路を具備するＭＯＳＦＥＴ回路が提供さ
れる。該加算回路は、電荷相殺コンデンサを有する入力
端へ容量的に結合されている。第一増幅器のコンポーネ
ントと実質的に同一のコンポーネントを具備する別の増
幅器が、該電荷相殺コンデンサを介して第一増幅器へ接
続されている。
路においてクロックフィードスルーを除去する技術を提
供する。 【解決手段】 電荷相殺を与えるために増幅器の入力端
において加算回路を具備するＭＯＳＦＥＴ回路が提供さ
れる。該加算回路は、電荷相殺コンデンサを有する入力
端へ容量的に結合されている。第一増幅器のコンポーネ
ントと実質的に同一のコンポーネントを具備する別の増
幅器が、該電荷相殺コンデンサを介して第一増幅器へ接
続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴスイ
ッチトキャパシタ増幅器回路におけるクロックフィード
スルー（電荷注入）を取除くための技術に関するもので
ある。
ッチトキャパシタ増幅器回路におけるクロックフィード
スルー（電荷注入）を取除くための技術に関するもので
ある。
【０００２】
【従来の技術】ＭＯＳＦＥＴにおける実際的な問題はそ
の寄生容量である。不所望の容量は、ある条件下におい
てＦＥＴが最適に機能する能力に影響を与える場合があ
る。これらの条件は、主に、ＦＥＴが大きな且つ高速の
入力変化で動作することが要求される場合、即ちスイッ
チ動作される期間中に発生するものである。アナログ・
デジタル（ＡＤＣ）変換のために広く使用されているス
イッチトキャパシタ増幅器回路が一例である。簡単化し
た機能例を図１Ａに示してある。
の寄生容量である。不所望の容量は、ある条件下におい
てＦＥＴが最適に機能する能力に影響を与える場合があ
る。これらの条件は、主に、ＦＥＴが大きな且つ高速の
入力変化で動作することが要求される場合、即ちスイッ
チ動作される期間中に発生するものである。アナログ・
デジタル（ＡＤＣ）変換のために広く使用されているス
イッチトキャパシタ増幅器回路が一例である。簡単化し
た機能例を図１Ａに示してある。
【０００３】図１Ａに示したように、該回路はスイッチ
によってシャントされるコンデンサ（Ｃf）を具備する
反転用増幅器から構成されている。コンデンサＣfは、
該増幅器の閉ループ利得を制御するために必要な入力フ
ィードバックに対する出力を与える。バイポーラ増幅器
においては、この様なフィードバックは抵抗要素によっ
て与えられる蓋然性が高い。しかしながら、ＣＭＯＳ構
成においては、容量要素を使用することが通常好適であ
る。フィードバックループにおけるコンデンサの使用
は、積分器回路に対する基本的なビルディングブロック
でもある。コンデンサが電荷を蓄積すること即ち積分す
ることを防止するために、スイッチはフィードバックコ
ンデンサを横断して配置される。このスイッチは、周期
的に、コンデンサを横断しての電荷を除去する。入力ク
ロックレートは、該回路が積分することを防止するのに
十分に高速に設定される。そうであるから、基本的な閉
ループ利得段が形成される。スイッチトキャパシタ増幅
器回路の基本的なＦＥＴ実現例を図１Ｂに示してある。
スイッチ動作されるコンポーネントはＦＥＴ型の装置へ
変更されている。構成要素（ゲート、ドレイン、ソー
ス）の寸法及び近接性（誘電体物質によって分離されて
いる）のために、該ＦＥＴトランジスタは寄生容量を提
示し、それはスイッチ動作される適用例においては問題
となる場合がある。このことをＣｇｄ（ゲート対ドレイ
ン容量）及びＣｇｓ（ゲート対ソース容量）として図１
Ｂに示してある。スイッチが開いた位置又は閉じた位置
に止まる限り、この容量は回路性能に対して発生させる
問題は無視可能なものである。しかしながら、クロック
が遷移する場合には、該コンデンサを横断しての電荷電
圧条件が変化し且つその結果として小さな電流が流れ
る。一般的に、この電流の等しい部分がスイッチ動作さ
れるコンポーネント（ＦＥＴ２Ｘ）のソース及びドレイ
ンの両方に流れる。この電流の不所望な効果は、クロッ
クフィードスルーとして又は電荷注入として知られてい
る。これら両方の用語は、本明細書においては普遍的に
使用している。
によってシャントされるコンデンサ（Ｃf）を具備する
反転用増幅器から構成されている。コンデンサＣfは、
該増幅器の閉ループ利得を制御するために必要な入力フ
ィードバックに対する出力を与える。バイポーラ増幅器
においては、この様なフィードバックは抵抗要素によっ
て与えられる蓋然性が高い。しかしながら、ＣＭＯＳ構
成においては、容量要素を使用することが通常好適であ
る。フィードバックループにおけるコンデンサの使用
は、積分器回路に対する基本的なビルディングブロック
でもある。コンデンサが電荷を蓄積すること即ち積分す
ることを防止するために、スイッチはフィードバックコ
ンデンサを横断して配置される。このスイッチは、周期
的に、コンデンサを横断しての電荷を除去する。入力ク
ロックレートは、該回路が積分することを防止するのに
十分に高速に設定される。そうであるから、基本的な閉
ループ利得段が形成される。スイッチトキャパシタ増幅
器回路の基本的なＦＥＴ実現例を図１Ｂに示してある。
スイッチ動作されるコンポーネントはＦＥＴ型の装置へ
変更されている。構成要素（ゲート、ドレイン、ソー
ス）の寸法及び近接性（誘電体物質によって分離されて
いる）のために、該ＦＥＴトランジスタは寄生容量を提
示し、それはスイッチ動作される適用例においては問題
となる場合がある。このことをＣｇｄ（ゲート対ドレイ
ン容量）及びＣｇｓ（ゲート対ソース容量）として図１
Ｂに示してある。スイッチが開いた位置又は閉じた位置
に止まる限り、この容量は回路性能に対して発生させる
問題は無視可能なものである。しかしながら、クロック
が遷移する場合には、該コンデンサを横断しての電荷電
圧条件が変化し且つその結果として小さな電流が流れ
る。一般的に、この電流の等しい部分がスイッチ動作さ
れるコンポーネント（ＦＥＴ２Ｘ）のソース及びドレイ
ンの両方に流れる。この電流の不所望な効果は、クロッ
クフィードスルーとして又は電荷注入として知られてい
る。これら両方の用語は、本明細書においては普遍的に
使用している。
【０００４】高ＦＥＴ回路インピーダンスが与えられる
と、Ｉparasitic（図中）はかなりの大きさを有する出
力エラーを発生する場合がある（０. ２乃至３Ｖ）。こ
の様なエラーはある適用例においては許容可能でない場
合がある。上述したようなクロックフィードスルー即ち
電荷注入に対処するために幾つかの方法が考案されてい
る。これらの解決方法のうちの二つを図２Ａ及び図２Ｂ
に示してある。図２Ａの解決方法は極めて簡単である。
この技術においては、反転させたクロックが１Ｘとして
示した第二ＦＥＴのゲートへ供給される。このデバイス
のソース及びドレインは共通接続されており且つ２Ｘと
して示したＦＥＴの片側へ接続されている。２Ｘとして
示したＦＥＴへのクロック信号が低へ移行すると、Ｃｇ
ｄの浮遊容量を介して電荷注入電流が発生する。この電
荷注入はコンデンサＣinへ向かっての電流の流れを発生
する。しかしながら、同時に、１Ｘとして示したＦＥＴ
への反転クロックが高へ移行する。１Ｘとして示したＦ
ＥＴのゲートにおける高へ移行する信号は、１Ｘとして
示したＦＥＴへ向かって電流の流れを発生し、そのゲー
ト対ドレイン浮遊容量及びゲート対ソース浮遊容量を充
電する。その過程において、それは２Ｘとして示したＦ
ＥＴの電荷注入に起因して、２Ｘとして示したＦＥＴか
ら出ていた電流を吸い上げる。従って、このプロセス
は、反対の電荷注入の促進を介して相殺効果を与える。
１Ｘとして示したＦＥＴは同一のクロックの反転したも
のを使用しているので、両方のデバイスに対して同一の
クロックタイミング関係が存在しており、即ち１Ｘ及び
２Ｘとして示した要素の両方が同時的に動作する。１Ｘ
として示したＦＥＴは２Ｘとして示したＦＥＴの極性と
逆の極性に止まる電圧へ接続されているコンデンサとし
て考えることが可能である。完全に機能的なものである
ためには、１Ｘとして示したＦＥＴは２Ｘとして示した
ＦＥＴによって加算されるか又は減算されるのと同一の
電荷注入電流を減算又は加算すべく設計されねばならな
い。主要な懸念事項は、反転用増幅器の入力端において
表われるフィードスルー電流である。従って、１Ｘとし
て示したＦＥＴは、２Ｘのドレインフィードスルー電流
が２Ｘのゲート対ドレイン寄生容量によって発生される
ことに対処することが必要であるに過ぎない。ＦＥＴの
寄生容量は主にその面積によって決定される。１Ｘとし
て示したＦＥＴにおけるソース及びドレインの両方がア
クティブ即ち活性状態であるとすると、１Ｘとして示し
たＦＥＴは２Ｘとして示したＦＥＴの面積の半分である
ことが必要である。この場合には、１Ｘ及び２Ｘの記号
は、実際に、ＦＥＴの面積を反映しており、即ち、１Ｘ
として示したＦＥＴは２Ｘとして示したＦＥＴの半分の
大きさである。
と、Ｉparasitic（図中）はかなりの大きさを有する出
力エラーを発生する場合がある（０. ２乃至３Ｖ）。こ
の様なエラーはある適用例においては許容可能でない場
合がある。上述したようなクロックフィードスルー即ち
電荷注入に対処するために幾つかの方法が考案されてい
る。これらの解決方法のうちの二つを図２Ａ及び図２Ｂ
に示してある。図２Ａの解決方法は極めて簡単である。
この技術においては、反転させたクロックが１Ｘとして
示した第二ＦＥＴのゲートへ供給される。このデバイス
のソース及びドレインは共通接続されており且つ２Ｘと
して示したＦＥＴの片側へ接続されている。２Ｘとして
示したＦＥＴへのクロック信号が低へ移行すると、Ｃｇ
ｄの浮遊容量を介して電荷注入電流が発生する。この電
荷注入はコンデンサＣinへ向かっての電流の流れを発生
する。しかしながら、同時に、１Ｘとして示したＦＥＴ
への反転クロックが高へ移行する。１Ｘとして示したＦ
ＥＴのゲートにおける高へ移行する信号は、１Ｘとして
示したＦＥＴへ向かって電流の流れを発生し、そのゲー
ト対ドレイン浮遊容量及びゲート対ソース浮遊容量を充
電する。その過程において、それは２Ｘとして示したＦ
ＥＴの電荷注入に起因して、２Ｘとして示したＦＥＴか
ら出ていた電流を吸い上げる。従って、このプロセス
は、反対の電荷注入の促進を介して相殺効果を与える。
１Ｘとして示したＦＥＴは同一のクロックの反転したも
のを使用しているので、両方のデバイスに対して同一の
クロックタイミング関係が存在しており、即ち１Ｘ及び
２Ｘとして示した要素の両方が同時的に動作する。１Ｘ
として示したＦＥＴは２Ｘとして示したＦＥＴの極性と
逆の極性に止まる電圧へ接続されているコンデンサとし
て考えることが可能である。完全に機能的なものである
ためには、１Ｘとして示したＦＥＴは２Ｘとして示した
ＦＥＴによって加算されるか又は減算されるのと同一の
電荷注入電流を減算又は加算すべく設計されねばならな
い。主要な懸念事項は、反転用増幅器の入力端において
表われるフィードスルー電流である。従って、１Ｘとし
て示したＦＥＴは、２Ｘのドレインフィードスルー電流
が２Ｘのゲート対ドレイン寄生容量によって発生される
ことに対処することが必要であるに過ぎない。ＦＥＴの
寄生容量は主にその面積によって決定される。１Ｘとし
て示したＦＥＴにおけるソース及びドレインの両方がア
クティブ即ち活性状態であるとすると、１Ｘとして示し
たＦＥＴは２Ｘとして示したＦＥＴの面積の半分である
ことが必要である。この場合には、１Ｘ及び２Ｘの記号
は、実際に、ＦＥＴの面積を反映しており、即ち、１Ｘ
として示したＦＥＴは２Ｘとして示したＦＥＴの半分の
大きさである。
【０００５】別のクロックフィードスルー相殺方法を図
２Ｂに示してある。この方法においては、同相のクロッ
クが二つの同様な反転段へ供給される。図中の下側の段
はダミー段であり、即ち、それは実際の信号入力を有す
るものではない。その機能は、単に、第二ダミー電荷注
入を発生させることである。ダミー信号及びその不所望
な電荷注入を有する実際の信号が加算回路へ供給され
る。信号段（上側）は該加算器の正側へ接続しており、
一方ダミー電荷注入信号は該加算器の負側へ接続してい
る。同一のクロックが両方のインバータにおいて使用さ
れるので、同一の電荷注入信号が各回路において発生さ
れる。しかしながら、ダミー出力は該加算器の減算入力
端において見られる。従って、ダミー出力は正のクロッ
クフィードスルー信号を減算即ち相殺する。このプロセ
スは、説明の便宜上極めて簡単化されている。実際に
は、このプロセスはより複雑なものとなる場合がある。
例えば、電荷注入を完全に相殺するためには、信号段と
ダミー段の両方が完全に一緒に動作せねばならない。
２Ｂに示してある。この方法においては、同相のクロッ
クが二つの同様な反転段へ供給される。図中の下側の段
はダミー段であり、即ち、それは実際の信号入力を有す
るものではない。その機能は、単に、第二ダミー電荷注
入を発生させることである。ダミー信号及びその不所望
な電荷注入を有する実際の信号が加算回路へ供給され
る。信号段（上側）は該加算器の正側へ接続しており、
一方ダミー電荷注入信号は該加算器の負側へ接続してい
る。同一のクロックが両方のインバータにおいて使用さ
れるので、同一の電荷注入信号が各回路において発生さ
れる。しかしながら、ダミー出力は該加算器の減算入力
端において見られる。従って、ダミー出力は正のクロッ
クフィードスルー信号を減算即ち相殺する。このプロセ
スは、説明の便宜上極めて簡単化されている。実際に
は、このプロセスはより複雑なものとなる場合がある。
例えば、電荷注入を完全に相殺するためには、信号段と
ダミー段の両方が完全に一緒に動作せねばならない。
【０００６】図２Ａに示した従来方法は、粗相殺を与え
るに過ぎず且つ二つのクロックを必要とする。製造プロ
セスの変動により１Ｘ対２Ｘの正確な比を得ることは困
難である。これらの処理変動は、電荷注入即ちクロック
フィードスルーの単に一部の相殺を得ることが可能であ
るとするに過ぎない。この様な製造変動は７０％乃至８
０％の相殺とすることが可能である。図２Ｂに示した方
法は実現することが困難であり且つ高価である。それは
基本的な信号コンポーネントを二重化するのみならず、
それは、更に、比較的複雑で且つ高価な加算器回路を必
要とするものである。該加算器は、低速である場合があ
り且つオフセットのような付加的なエラーを導入する場
合がある。
るに過ぎず且つ二つのクロックを必要とする。製造プロ
セスの変動により１Ｘ対２Ｘの正確な比を得ることは困
難である。これらの処理変動は、電荷注入即ちクロック
フィードスルーの単に一部の相殺を得ることが可能であ
るとするに過ぎない。この様な製造変動は７０％乃至８
０％の相殺とすることが可能である。図２Ｂに示した方
法は実現することが困難であり且つ高価である。それは
基本的な信号コンポーネントを二重化するのみならず、
それは、更に、比較的複雑で且つ高価な加算器回路を必
要とするものである。該加算器は、低速である場合があ
り且つオフセットのような付加的なエラーを導入する場
合がある。
【０００７】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、ＭＯＳＦＥＴスイッチトキャパシタ増幅器
回路においてクロックフィードスルー（電荷注入）を除
去する技術を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、ＭＯＳＦＥＴスイッチトキャパシタ増幅器
回路においてクロックフィードスルー（電荷注入）を除
去する技術を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、電荷相殺を与
えるために増幅器の入力端において加算器回路を具備す
るＭＯＳＦＥＴ回路を提供している。該加算器回路は、
容量的に電荷相殺コンデンサを有する入力端へ結合して
いる。第一増幅器と実質的に同一のコンポーネントを有
する別個の増幅器が、電荷相殺コンデンサを介して第一
増幅器へ接続している。
えるために増幅器の入力端において加算器回路を具備す
るＭＯＳＦＥＴ回路を提供している。該加算器回路は、
容量的に電荷相殺コンデンサを有する入力端へ結合して
いる。第一増幅器と実質的に同一のコンポーネントを有
する別個の増幅器が、電荷相殺コンデンサを介して第一
増幅器へ接続している。
【０００９】好適には、第二増幅器の入力端は接地され
ている。それは、第一増幅器のスイッチングＦＥＴトラ
ンジスタと同一のクロック信号によって制御されるコン
デンサを横断してスイッチングＦＥＴトランジスタを有
している。本発明は、簡単でシングルエンド型の低開ル
ープ利得インバータを具備する増幅器を使用することを
可能としている。
ている。それは、第一増幅器のスイッチングＦＥＴトラ
ンジスタと同一のクロック信号によって制御されるコン
デンサを横断してスイッチングＦＥＴトランジスタを有
している。本発明は、簡単でシングルエンド型の低開ル
ープ利得インバータを具備する増幅器を使用することを
可能としている。
【００１０】
【発明の実施の形態】図３は基本的な電荷注入クロック
フィードスルー問題を図示している。図３に示したよう
に、寄生電流がトランジスタＭ１のゲートへのクロック
の遷移によって発生される。非常に高いインピーダンス
ＦＥＴ回路において流れる小さな寄生電流のために増幅
器Ａ１への入力において電圧ＶQが発生され、即ち、ＶQ
＝Ｉparasitic×Ｒｉｎである。増幅器Ａ１への入力端
において発生される電圧（ＶQ）は、その利得に従って
増幅器Ａ１の出力（ＶOUT）に影響を与える。増幅器Ａ
１の利得が高い場合には、大部分の電流はコンデンサＣ
fを介して流れ且つ増幅器Ａ１の出力端における影響は
最小である。しかしながら、増幅器Ａ１の利得が低い場
合には（ＦＥＴインバータの場合にしばしばあるケース
であるが）、大量の電流がコンデンサＣin内を流れる。
この場合には、増幅器Ａ１の入力及び出力が影響を受け
る。このことは、以下の如く増幅器Ａ１の出力に対する
式において理解することが可能である。
フィードスルー問題を図示している。図３に示したよう
に、寄生電流がトランジスタＭ１のゲートへのクロック
の遷移によって発生される。非常に高いインピーダンス
ＦＥＴ回路において流れる小さな寄生電流のために増幅
器Ａ１への入力において電圧ＶQが発生され、即ち、ＶQ
＝Ｉparasitic×Ｒｉｎである。増幅器Ａ１への入力端
において発生される電圧（ＶQ）は、その利得に従って
増幅器Ａ１の出力（ＶOUT）に影響を与える。増幅器Ａ
１の利得が高い場合には、大部分の電流はコンデンサＣ
fを介して流れ且つ増幅器Ａ１の出力端における影響は
最小である。しかしながら、増幅器Ａ１の利得が低い場
合には（ＦＥＴインバータの場合にしばしばあるケース
であるが）、大量の電流がコンデンサＣin内を流れる。
この場合には、増幅器Ａ１の入力及び出力が影響を受け
る。このことは、以下の如く増幅器Ａ１の出力に対する
式において理解することが可能である。
【００１１】
【数式１】
【００１２】尚、Ｑはクロックフィードスルーによって
注入された電荷である。
注入された電荷である。
【００１３】Ａの値が大きい場合には、ＶOUTは近似的
に次式に等しい。
に次式に等しい。
【００１４】
【数式２】
【００１５】ＶQを電荷注入Ｑinjに起因する出力電圧成
分を表わすものとする。
分を表わすものとする。
【００１６】本発明に基づいてクロックフィードスルー
（電荷注入）問題を解決する方法は簡単明瞭であり且つ
廉価で且つ簡単に構築可能なインバータコンポーネント
を使用する。簡単化した機能的模式図を図４に示してあ
る。信号及び電荷相殺回路の出力を取扱うために別個の
加算器を設ける代わりに、加算器が信号担持段の入力端
において形成されている。この加算回路は、電荷相殺回
路をコンデンサＣQを介して信号担持段の入力端へ容量
的に接続させることによって形成されている。画定した
時間における開始点と共に以下の条件が与えられると、
回路機能は以下のように説明することが可能である。
（電荷注入）問題を解決する方法は簡単明瞭であり且つ
廉価で且つ簡単に構築可能なインバータコンポーネント
を使用する。簡単化した機能的模式図を図４に示してあ
る。信号及び電荷相殺回路の出力を取扱うために別個の
加算器を設ける代わりに、加算器が信号担持段の入力端
において形成されている。この加算回路は、電荷相殺回
路をコンデンサＣQを介して信号担持段の入力端へ容量
的に接続させることによって形成されている。画定した
時間における開始点と共に以下の条件が与えられると、
回路機能は以下のように説明することが可能である。
【００１７】図中のトランジスタＭ１及びＭ２へのクロ
ックφ（非反転クロック）が高であるが低へ移行せんと
しているものと仮定する。低へ移行する前に、トランジ
スタＭ１及びＭ２の両方は両方共ターンオンされる。ク
ロックφが低へスイッチすると、トランジスタＭ１及び
Ｍ２の両方がターンオフする。トランジスタＭ１及びＭ
２がターンオフすると、それらのチャンネル電荷はそれ
らのソース及びドレインを介して流れ出る。トランジス
タＭ１及びＭ２の両方が同一の回路内において動作して
いるので、両方のトランジスタのドレインから流れ出る
電荷の量は非常によく一致する。それらのドレイン電荷
は増幅器Ａ１及びＡ２の両方の入力ノード内にほぼ同一
的に注入する。その後に、電荷注入のために増幅器Ａ２
の出力は電荷注入のために増幅器Ａ１の出力と一致す
る。
ックφ（非反転クロック）が高であるが低へ移行せんと
しているものと仮定する。低へ移行する前に、トランジ
スタＭ１及びＭ２の両方は両方共ターンオンされる。ク
ロックφが低へスイッチすると、トランジスタＭ１及び
Ｍ２の両方がターンオフする。トランジスタＭ１及びＭ
２がターンオフすると、それらのチャンネル電荷はそれ
らのソース及びドレインを介して流れ出る。トランジス
タＭ１及びＭ２の両方が同一の回路内において動作して
いるので、両方のトランジスタのドレインから流れ出る
電荷の量は非常によく一致する。それらのドレイン電荷
は増幅器Ａ１及びＡ２の両方の入力ノード内にほぼ同一
的に注入する。その後に、電荷注入のために増幅器Ａ２
の出力は電荷注入のために増幅器Ａ１の出力と一致す
る。
【００１８】増幅器Ａ２の出力は、コンデンサＣQを介
して増幅器Ａ１の入力へ印加される前に反転される。こ
の反転の結果、増幅器Ａ２において発生された電荷注入
電圧は１８０度位相シフトする。
して増幅器Ａ１の入力へ印加される前に反転される。こ
の反転の結果、増幅器Ａ２において発生された電荷注入
電圧は１８０度位相シフトする。
【００１９】前述したように、増幅器Ａ１の電荷注入電
圧は図４における点Ａへ向かっての電流を発生する。し
かしながら、増幅器Ａ２の電荷注入電圧が、コンデンサ
ＣQのプレートへ向かって点Ａから離れる方向に電流を
発生する。その結果、増幅器Ａ２の電荷注入は増幅器Ａ
１の電荷注入の一部又は全てを相殺する。増幅器Ａ１の
電荷注入を完全に相殺するためには、増幅器Ａ２の出力
は図４における点Ａにおいて等しい電荷相殺電流を発生
せねばならない。
圧は図４における点Ａへ向かっての電流を発生する。し
かしながら、増幅器Ａ２の電荷注入電圧が、コンデンサ
ＣQのプレートへ向かって点Ａから離れる方向に電流を
発生する。その結果、増幅器Ａ２の電荷注入は増幅器Ａ
１の電荷注入の一部又は全てを相殺する。増幅器Ａ１の
電荷注入を完全に相殺するためには、増幅器Ａ２の出力
は図４における点Ａにおいて等しい電荷相殺電流を発生
せねばならない。
【００２０】この概念は以下のように要約することが可
能である。コンデンサＣin2の入力側は、図中に示した
ように接続させるか又は単に接地へ接続させることが可
能である。何れの場合においても、その信号成分は０で
ある。信号成分が存在しないので、増幅器Ａ２の出力は
ＶQである。
能である。コンデンサＣin2の入力側は、図中に示した
ように接続させるか又は単に接地へ接続させることが可
能である。何れの場合においても、その信号成分は０で
ある。信号成分が存在しないので、増幅器Ａ２の出力は
ＶQである。
【００２１】増幅器Ａ２の出力を画定することにより、
増幅器Ａ１の出力は、単に、Ｃin1入力とＣQ入力との和
である。このことは以下のように定義することが可能で
ある。
増幅器Ａ１の出力は、単に、Ｃin1入力とＣQ入力との和
である。このことは以下のように定義することが可能で
ある。
【００２２】
【数式３】
【００２３】注意すべきことであるが、電荷相殺回路か
らの増幅器Ａ１の入力は負である。その結果、増幅器Ａ
２からの電荷注入電圧（ＶQ）は、増幅器Ａ１において
相殺効果を与える。電荷相殺の値（ＶC）は、結合され
た回路の利得成分によって決定される。増幅器Ａ２が増
幅器Ａ１の電荷注入に等しい電荷相殺を有するべき場合
には、増幅器Ａ１及びＡ２の利得は同一のものであるべ
きか又はコンデンサＣf2及びＣf1が等しくされる。コン
デンサＣQ及びＣf1は、増幅器Ａ１の入力端において見
られるような電荷注入電圧（ＶQ）に対する利得を決定
する。コンデンサＣQ及びＣf1が１の商を与えるように
選択される場合には、増幅器Ａ１の電荷注入は増幅器Ａ
２の電荷注入によって相殺される。増幅器Ａ１の電荷注
入及び増幅器Ａ２の電荷注入が相殺するので、その結果
得られる式は以下のように書き直すことが可能である。
らの増幅器Ａ１の入力は負である。その結果、増幅器Ａ
２からの電荷注入電圧（ＶQ）は、増幅器Ａ１において
相殺効果を与える。電荷相殺の値（ＶC）は、結合され
た回路の利得成分によって決定される。増幅器Ａ２が増
幅器Ａ１の電荷注入に等しい電荷相殺を有するべき場合
には、増幅器Ａ１及びＡ２の利得は同一のものであるべ
きか又はコンデンサＣf2及びＣf1が等しくされる。コン
デンサＣQ及びＣf1は、増幅器Ａ１の入力端において見
られるような電荷注入電圧（ＶQ）に対する利得を決定
する。コンデンサＣQ及びＣf1が１の商を与えるように
選択される場合には、増幅器Ａ１の電荷注入は増幅器Ａ
２の電荷注入によって相殺される。増幅器Ａ１の電荷注
入及び増幅器Ａ２の電荷注入が相殺するので、その結果
得られる式は以下のように書き直すことが可能である。
【００２４】
【数式４】
【００２５】コンデンサＣfの値をコンデンサＣQの値と
等しくすることは、高い開ループ利得を有する増幅器形
態に対して良好に動作する。しかしながら、あるＦＥＴ
インバータは単に２０又は３０の利得を示す場合があ
る。これらの減少された利得条件下においては、Ｃinを
Ｃfで割算した理想的な伝達関数はより開ループ利得に
依存するものとなる。低利得条件下においては、完全な
相殺を達成するために、ＣQとＣfとの比を調節すること
が必要である。
等しくすることは、高い開ループ利得を有する増幅器形
態に対して良好に動作する。しかしながら、あるＦＥＴ
インバータは単に２０又は３０の利得を示す場合があ
る。これらの減少された利得条件下においては、Ｃinを
Ｃfで割算した理想的な伝達関数はより開ループ利得に
依存するものとなる。低利得条件下においては、完全な
相殺を達成するために、ＣQとＣfとの比を調節すること
が必要である。
【００２６】図５は、本発明の別の実施例を示してお
り、その場合には、単一の相殺増幅器ＡCが複数個の増
幅器Ａ１−Ａ４へ結合されている。各増幅器Ａ１−Ａ４
は関連する相殺コンデンサＣQ1−ＣQ4を有しており、該
コンデンサは対応する増幅器の入力端と相殺増幅器ＡC
の出力端との間に結合されている。この様な構成は、例
えば、米国特許第５，５７２，２１２号に示されている
ように、アナログ・デジタル変換器の複数個のパイプラ
イン段においてこれらの増幅器が形成されている場合に
使用することが可能である。一方、各段に対して別々の
補償用増幅器を有するアナログ・デジタル変換器の各段
における全ての増幅器に対して単一の補償用増幅器を使
用することが可能である。
り、その場合には、単一の相殺増幅器ＡCが複数個の増
幅器Ａ１−Ａ４へ結合されている。各増幅器Ａ１−Ａ４
は関連する相殺コンデンサＣQ1−ＣQ4を有しており、該
コンデンサは対応する増幅器の入力端と相殺増幅器ＡC
の出力端との間に結合されている。この様な構成は、例
えば、米国特許第５，５７２，２１２号に示されている
ように、アナログ・デジタル変換器の複数個のパイプラ
イン段においてこれらの増幅器が形成されている場合に
使用することが可能である。一方、各段に対して別々の
補償用増幅器を有するアナログ・デジタル変換器の各段
における全ての増幅器に対して単一の補償用増幅器を使
用することが可能である。
【００２７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 （Ａ）及び（Ｂ）はスイッチトキャパシタ増
幅器及び発生される寄生容量の概念を示した各概略図。
幅器及び発生される寄生容量の概念を示した各概略図。
【図２】 （Ａ）及び（Ｂ）はクロックフィードスルー
即ち電荷注入の相殺に対する二つの従来技術のアプロー
チを示した各概略図。
即ち電荷注入の相殺に対する二つの従来技術のアプロー
チを示した各概略図。
【図３】 電荷注入即ちクロックフィードスルーの結果
として発生する電圧及び電流を示した説明図。
として発生する電圧及び電流を示した説明図。
【図４】 本発明に基づく回路の一実施例を示した概略
図。
図。
【図５】 複数個の増幅器に対して使用した場合の本発
明の別の実施例を示した概略図。
明の別の実施例を示した概略図。
ＭＭＯＳＦＥＴ Ａ増幅器 Ｃコンデンサ
Claims (7)
- 【請求項１】 電荷注入相殺回路において、 第一スイッチトキャパシタＭＯＳＦＥＴ増幅器、 前記第一増幅器の入力端へ結合している第一ノードを具
備する電荷相殺コンデンサ、 前記電荷相殺コンデンサの第二ノードへ結合している出
力端を具備しており且つ前記第一増幅器のコンポーネン
トと実質的に同一のコンポーネントを具備している第二
スイッチトキャパシタＭＯＳＦＥＴ増幅器、を有するこ
とを特徴とする回路。 - 【請求項２】 請求項１において、前記第二増幅器が接
地へ結合されている入力端を具備しており、且つ前記第
一及び第二増幅器の両方が同一のクロック信号が供給さ
れるスイッチングＦＥＴトランジスタを具備しているこ
とを特徴とする回路。 - 【請求項３】 請求項１において、前記増幅器の各々
が、４０未満の開ループ利得を有するシングルエンド型
開ループ利得インバータで構成されていることを特徴と
する回路。 - 【請求項４】 請求項１において、前記電荷相殺コンデ
ンサの値は、前記第一及び第二増幅器に対し等しい利得
を維持するように選択されていることを特徴とする回
路。 - 【請求項５】 請求項１において、更に、 複数個の付加的な増幅器、 複数個の付加的な電荷相殺コンデンサであって、その各
々が前記複数個の付加的な増幅器のうちの一つへ結合さ
れている第一ノードと前記第二増幅器の前記出力端へ結
合している第二ノードとを具備している複数個の付加的
な電荷相殺コンデンサ、を有していることを特徴とする
回路。 - 【請求項６】 請求項１において、前記増幅器の各々
が、 入力端と出力端とを具備するインバータ、 前記インバータの入力端と出力端との間に結合されてい
る第一コンデンサ、 前記第一コンデンサを横断して結合しているＭＯＳＦＥ
Ｔトランジスタ、 前記インバータの入力端へ結合している第二コンデン
サ、 前記トランジスタのゲートへ供給されるクロック、を有
することを特徴とする回路。 - 【請求項７】 電荷注入相殺回路において、 第一スイッチトキャパシタＭＯＳＦＥＴ増幅器であっ
て、入力端と出力端とを具備するインバータと、前記イ
ンバータの入力端と出力端との間に結合されている第一
コンデンサと、前記第一コンデンサを横断して結合して
いるＭＯＳＦＥＴトランジスタと、前記インバータの入
力端へ結合している第二コンデンサとを包含している第
一スイッチトキャパシタＭＯＳＦＥＴ増幅器、 前記第一増幅器の入力端へ結合している第一ノードを具
備する第三電荷相殺コンデンサ、 第二スイッチトキャパシタＭＯＳＦＥＴ増幅器であっ
て、前記第一増幅器のコンポーネントと実質的に同一の
コンポーネントを具備しており、且つ、入力端及び前記
電荷相殺コンデンサの第二ノードへ結合している出力端
を具備する第二インバータと、前記インバータの入力端
と出力端との間に結合している第四コンデンサと、前記
第一コンデンサを横断して結合している第二ＭＯＳＦＥ
Ｔトランジスタと、前記インバータの入力端へ結合して
いる第五コンデンサとを包含している第二スイッチトキ
ャパシタＭＯＳＦＥＴ増幅器、を有しており、前記第二
増幅器が接地へ結合している入力端を有しており、且つ
前記第一及び第二増幅器が同一のクロック信号へ結合さ
れるスイッチングＦＥＴトランジスタを有しており、前
記各増幅器が４０未満の開ループ利得を有するシングル
エンド型開ループ利得インバータで構成されており、前
記電荷相殺コンデンサの値が前記第一及び第二増幅器に
対して等しい利得を維持するように選択されている、こ
とを特徴とする電荷注入相殺回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/827284 | 1997-03-27 | ||
| US08/827,284 US5923206A (en) | 1997-03-27 | 1997-03-27 | Charge injection cancellation technique |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322148A true JPH10322148A (ja) | 1998-12-04 |
Family
ID=25248810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10081321A Pending JPH10322148A (ja) | 1997-03-27 | 1998-03-27 | 電荷注入相殺技術 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5923206A (ja) |
| JP (1) | JPH10322148A (ja) |
| TW (1) | TW369716B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033303A (ja) * | 2007-07-25 | 2009-02-12 | Renesas Technology Corp | Ａ／ｄ変換器及び半導体装置 |
| JP2010283713A (ja) * | 2009-06-08 | 2010-12-16 | Sanyo Electric Co Ltd | オフセットキャンセル回路 |
| JP2022552212A (ja) * | 2019-10-07 | 2022-12-15 | イニベーション・アー・ゲー | スイッチトキャパシタ回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191622B1 (en) * | 1998-10-01 | 2001-02-20 | Ati International Srl | Time interleaved common mode feedback circuit with process compensated bias |
| US6292052B1 (en) * | 2000-03-06 | 2001-09-18 | Tektronix, Inc. | Output amplifier for a discrete filter-less optical reference receiver |
| EP2055000B1 (en) * | 2006-08-25 | 2012-07-18 | ST-Ericsson SA | Buffer device for switched capacity circuit |
| US7728752B2 (en) * | 2008-11-05 | 2010-06-01 | Analog Devices, Inc. | Residue generators for reduction of charge injection in pipelined converter systems |
| KR102484142B1 (ko) | 2017-12-01 | 2023-01-05 | 삼성전자주식회사 | 기준 전압의 변화량을 입력 레벨에 관계없이 균등하게 만드는 스위치드 커패시터 회로 |
| US12244278B2 (en) | 2022-03-01 | 2025-03-04 | Analog Devices International Unlimited Company | Capacitive amplifier with low kickback from switchable feedback capacitors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3707685A (en) * | 1970-05-21 | 1972-12-26 | Westinghouse Electric Corp | Q-invariant active filters |
| US4301419A (en) * | 1980-02-13 | 1981-11-17 | The United States Of America As Represented By The Secretary Of The Army | Parasitic capacitance compensation in CMOS-switched active filter |
| US4401855A (en) * | 1980-11-28 | 1983-08-30 | The Regents Of The University Of California | Apparatus for the linear predictive coding of human speech |
| JPS5839109A (ja) * | 1981-09-01 | 1983-03-07 | Toshiba Corp | 低域通過フィルタ |
| US5084639A (en) * | 1990-09-17 | 1992-01-28 | General Electric Company | Low frequency noise canceling photodetector preamplifier useful for computerized tomography |
| US5180930A (en) * | 1991-05-17 | 1993-01-19 | National Semiconductor Corp. | Method and apparatus for reducing the effects of feedback switch charge injection into a plurality of serially connected sample data comparators |
| US5229772A (en) * | 1992-02-03 | 1993-07-20 | Integrated Semiconductor Solutions | Ratiometric ADC with pulse width modulated output for wide temperature range applications |
| US5635871A (en) * | 1992-12-15 | 1997-06-03 | Doble Engineering Company | Low phase error amplifying |
| US5363055A (en) * | 1993-03-15 | 1994-11-08 | General Electric Company | Photodiode preamplifier with programmable gain amplification |
| EP0689286B1 (en) * | 1994-06-24 | 2000-03-29 | STMicroelectronics S.r.l. | Low voltage, switched capacitance circuit employing switched operational amplifiers with maximized voltage swing |
-
1997
- 1997-03-27 US US08/827,284 patent/US5923206A/en not_active Expired - Lifetime
-
1998
- 1998-03-07 TW TW087103354A patent/TW369716B/zh not_active IP Right Cessation
- 1998-03-27 JP JP10081321A patent/JPH10322148A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033303A (ja) * | 2007-07-25 | 2009-02-12 | Renesas Technology Corp | Ａ／ｄ変換器及び半導体装置 |
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| JP2022552212A (ja) * | 2019-10-07 | 2022-12-15 | イニベーション・アー・ゲー | スイッチトキャパシタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5923206A (en) | 1999-07-13 |
| TW369716B (en) | 1999-09-11 |
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