JPH10322178A

JPH10322178A - 半導体装置

Info

Publication number: JPH10322178A
Application number: JP9141097A
Authority: JP
Inventors: Tadashi Kiyuna; 正喜友名
Original assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Current assignee: Hitachi Ltd; Hitachi Information and Telecommunication Engineering Ltd
Priority date: 1997-05-16
Filing date: 1997-05-16
Publication date: 1998-12-04
Anticipated expiration: 2017-05-16
Also published as: JP3763432B2

Abstract

(57)【要約】【課題】その最小遅延時間及びレイアウト所要面積が
小さく、設計及び遅延時間管理が容易で、かつ試験診断
性に優れた可変遅延回路を実現して、可変遅延回路を含
むＡＳＩＣ等の高速化を図り、その試験診断精度を高め
る。【解決手段】ＡＳＩＣ等に搭載される可変遅延回路
を、例えば、対応する遅延制御信号ｃ０がロウレベルと
されるとき入力端子ｉを介して入力される実質的な入力
信号ｉを選択的に出力端子ｘに伝達するナンドゲートＮ
Ａ１と、このとき入力端子ｊを介して入力される実質的
な入力信号ｊを選択的に出力端子ｙに伝達するナンドゲ
ートＮＡ２と、対応する遅延制御信号ｃ０が択一的にハ
イレベルとされるとき実質的な入力信号ｉを選択的に出
力端子ｙに伝達するナンドゲートＮＡ３とをそれぞれ含
み、出力端子ｘと入力端子ｉならびに出力端子ｙと入力
端子ｊがそれぞれ順次直列結合される複数の単位遅延回
路Ｄ０等をもとに構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、例えば、可変遅延回路を含むＡＳＩＣ（特定用途向
け集積回路）ならびにその可変遅延回路の遅延特性の改
善及び診断処理の効率化に利用して特に有効な技術に関
するものである。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）が組み合わされてなるＣＭ
ＯＳ（相補型ＭＯＳ）回路を基本素子とし、可変遅延回
路を含むＡＳＩＣがある。可変遅延回路は、所定の内部
制御信号の立ち上がり又は立ち下がりタイミングあるい
はパルス幅等の設定・調整に供され、その遅延特性は、
ＡＳＩＣひいてはこれを含むデジタルシステムのサイク
ルタイムやタイミング仕様に比較的大きな影響を与え
る。

【０００３】

【発明が解決しようとする課題】従来のＡＳＩＣ等にお
いて、可変遅延回路は、例えば図５，図７あるいは図８
のような回路構成とされ、それぞれ固有の問題点を抱え
る。すなわち、図５の可変遅延回路では、それぞれ２
個，４個あるいは６個のインバータＶ３〜Ｖ４，Ｖ５〜
Ｖ８あるいはＶ９〜ＶＥが直列結合されてなる３組の遅
延回路が並列形態に設けられ、その出力信号つまり内部
信号Ｓａ，ＳｂあるいはＳｃを遅延制御信号ｃ１〜ｃ３
に従って択一的に伝達するためのトランスファゲートＧ
１〜Ｇ３が設けられる。ＡＳＩＣの前段回路から入力さ
れる入力信号Ｓｉは、図６に示されるように、バッファ
Ｂ１の遅延時間ｔｂ１と、２個のインバータＶ３及びＶ
４の遅延時間２ｔｏ（ここで、ｔｏは、インバータＶ３
〜ＶＥの１個あたりの遅延時間を表す。以下同様）の和
つまりｔｂ１＋２ｔｏだけ遅延されて内部信号Ｓａとな
る。また、バッファＢ１と４個のインバータＶ５〜Ｖ８
の遅延時間ｔｂ１＋４ｔｏだけ遅延されて内部信号Ｓｂ
となり、バッファＢ１と６個のインバータＶ９〜ＶＥの
遅延時間ｔｂ１＋６ｔｏだけ遅延されて内部信号Ｓｃと
なる。

【０００４】内部信号Ｓａ〜Ｓｃは、例えば遅延制御信
号ｃ２が択一的にハイレベルとされることで、対応する
内部信号ＳｂのみがトランスファゲートＧ２を介してバ
ッファＢ２に伝達され、これらのトランスファゲート及
びバッファの遅延時間ｔｂ２だけ遅延されて、可変遅延
回路の出力信号Ｓｏとなる。

【０００５】つまり、図５の方法では、所望する遅延時
間の選択肢数に応じて遅延回路を並列接続し、その出力
信号つまり内部信号Ｓａ〜Ｓｃ等をトランスファゲート
Ｇ１〜Ｇ３等により択一的に選択して所望の遅延時間を
得る訳であるが、ＡＳＩＣの高性能化が進み遅延時間の
選択肢数が増えるに従って、ファンアウト数の多い入力
側のバッファＢ１やその出力端子が論理結合されるトラ
ンスファゲートＧ１〜Ｇ３等の出力負荷容量が増大し、
最小遅延時間が大きくなる。また、そのインバータ段数
の異なる複数の遅延回路の配置位置やその分岐点及び論
理結合点の相対位置が分散し、配線容量が異なること
で、各遅延回路の遅延時間管理が難しくなり、設計した
通りの遅延特性を得ることが困難となる。

【０００６】一方、図７の可変遅延回路では、直列結合
される例えば４個のインバータＶＦ〜ＶＩの出力端子と
回路の接地電位との間に、可変キャパシタＣ１〜Ｃ４が
それぞれ設けられ、これらの可変キャパシタのそれぞれ
は、同図下方の可変キャパシタＣ１に代表されるよう
に、下部電極が共通結合された３個のキャパシタＣａ〜
Ｃｃを含む。これらのキャパシタの上部電極は、対応す
る遅延制御信号ｃ１〜ｃ３のハイレベルを受けて選択的
にオン状態となるスイッチＱ１〜Ｑ３を介して共通結合
される。言うまでもなく、インバータＶＦ〜ＶＩの遅延
時間は、対応する可変キャパシタＣ１〜Ｃ４の容量値が
大きくなるに従って大きくなる。

【０００７】これらのことから、図７の方法では、所望
する遅延時間の選択肢数が増えるに従って可変キャパシ
タＣ１〜Ｃ４の所要素子数が増え、そのレイアウト所要
面積が増大するとともに、信号が固定的に通過すべきイ
ンバータの段数が多いため、可変遅延回路の最小遅延時
間が大きくなる。また、ＡＳＩＣの試験・診断処理を考
慮した場合、従来の試験方法では可変キャパシタＣ１〜
Ｃ４部の断線を検出することができず、ＡＳＩＣの試験
診断精度が低下する。

【０００８】次に、図８の場合、可変遅延回路は、直列
結合される４個のインバータＶＪ〜ＶＭを備え、これら
のインバータのそれぞれは、その電源電圧側に設けられ
るＰチャンネル型の電流制御ＭＯＳＦＥＴＰ１〜Ｐ４
と、その接地電位側に設けられるＮチャンネル型の電流
制御ＭＯＳＦＥＴＮ１〜Ｎ４を含む。このうち、ＭＯＳ
ＦＥＴＰ１〜Ｐ４のゲートには、ＡＳＩＣの図示されな
い制御回路から所定の電流制御信号ｉｃｐが共通に供給
され、ＭＯＳＦＥＴＮ１〜Ｎ４のゲートには、電流制御
信号ｉｃｎが共通に供給される。これにより、電流制御
信号ｉｃｐ及びｉｃｎの電位に応じてインバータＶＪ〜
ＶＭの動作電流が制御され、これらのインバータからな
る遅延回路の遅延時間が制御される。

【０００９】ところが、この方法では、電流制御ＭＯＳ
ＦＥＴＰ１〜Ｐ４ならびにＮ１〜Ｎ４のゲートに供給さ
れる電流制御信号ｉｃｐ及びｉｃｎがいわゆるアナログ
量であるため、マクロセル等には応用できるものの、Ａ
ＳＩＣの設計者が既存の標準ゲートを組み合わせて構成
する訳にいかず、ＡＳＩＣの設計工数が増大する。ま
た、インバータＶＪ〜ＶＭの電源経路に電流制御ＭＯＳ
ＦＥＴＰ１〜Ｐ４ならびにＮ１〜Ｎ４が追加されること
で、各インバータの言わば電源インピーダンスが大きく
なり、可変遅延回路としての最小遅延時間が大きくな
る。

【００１０】この発明の目的は、その最小遅延時間及び
レイアウト所要面積が小さく、その設計及び遅延時間の
管理が容易であり、かつ試験診断性に優れた可変遅延回
路を提供することにある。この発明の他の目的は、可変
遅延回路を含むＡＳＩＣ等の高速化を図り、その試験診
断精度を高めることにある。

【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＡＳＩＣ等に搭載される可変
遅延回路を、対応する遅延制御信号が例えばロウレベル
とされるとき第１の入力端子を介して入力される第１の
入力信号を第１の出力端子に伝達する第１の論理ゲート
と、このとき第２の入力端子を介して入力される実質的
な第２の入力信号を第２の出力端子に伝達する第２の論
理ゲートと、対応する遅延制御信号が例えば択一的にハ
イレベルとされるとき実質的な第１の入力信号を第２の
出力端子に伝達する第３の論理ゲートとをそれぞれ含
み、第１の出力端子及び第１の入力端子ならびに第２の
出力端子及び第２の入力端子がそれぞれ順次直列結合さ
れる複数の単位遅延回路と、所定ビットの遅延量制御信
号をデコードして対応する上記遅延制御信号を例えば択
一的にハイレベルとする遅延制御回路とをもとに構成す
る。

【００１３】上記した手段によれば、同一パターンとさ
れる任意数の単位遅延回路を積み上げるだけで、往復信
号経路がほぼ同じ可変遅延回路を構成することができ
る。これにより、その最小遅延時間が先頭に設けられた
単位遅延回路の１個又は２個の論理ゲートの遅延時間に
対応して小さく、レイアウト所要面積が小さく、設計及
び遅延時間の管理が容易で、かつ試験診断性に優れた可
変遅延回路を実現することができる。この結果、可変遅
延回路を含むＡＳＩＣ等のタイミング設計を容易にして
その高速化を図り、その試験診断精度を高めることがで
きる。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
可変遅延回路の一実施例のブロック図が示されている。
また、図２には、図１の可変遅延回路を構成する単位遅
延回路Ｄ０の第１の実施例の回路図が示され、図３に
は、図１の可変遅延回路の一実施例の遅延特性図が示さ
れている。これらの図をもとに、この実施例の可変遅延
回路の構成及び動作ならびにその特徴について説明す
る。なお、この実施例の可変遅延回路は、特に制限され
ないが、ＡＳＩＣに搭載され、所定の内部制御信号の立
ち上がり又は立ち下がりタイミングあるいはパルス幅等
の設定・調整に供される。図１の各ブロックを構成する
回路素子は、公知のＣＭＯＳ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。また、以下の回路図において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であって、矢印の付されないＮチャンネル
ＭＯＳＦＥＴと区別して示される。さらに、以下の記述
では、図２の単位遅延回路Ｄ０に関する説明をもって、
単位遅延回路Ｄ０〜Ｄｎの具体的構成等を説明する。

【００１５】図１において、この実施例の可変遅延回路
は、ｎ＋１個の単位遅延回路Ｄ０〜Ｄｎを含み、これら
の単位遅延回路のそれぞれは、二つの入力端子ｉ（第１
の入力端子）及びｊ（第２の入力端子）と、二つの出力
端子ｘ（第１の出力端子）及びｙ（第２の出力端子）
と、一つの遅延制御端子ｃとを備える。第１段の単位遅
延回路Ｄ０の入力端子ｉには、ＡＳＩＣの図示されない
前段回路から所定の内部制御信号つまり入力信号Ｓｉが
供給され、その出力端子ｘは、次段の単位遅延回路Ｄ１
の入力端子ｉに結合される。また、その入力端子ｊは、
次段の単位遅延回路Ｄ１の出力端子ｙに結合され、その
出力端子ｙにおける出力信号は、可変遅延回路の出力信
号ＳｏとしてＡＳＩＣの後段回路に供給される。

【００１６】第２段の単位遅延回路Ｄ１の出力端子ｘ
は、第３段の単位遅延回路Ｄ２の入力端子ｉに結合さ
れ、その入力端子ｊは、第３段の単位遅延回路Ｄ２の出
力端子ｙに結合される。以下、各単位遅延回路は、その
出力端子ｘが次段の単位遅延回路の入力端子ｉに結合さ
れ、その出力端子ｙが前段の単位遅延回路の入力端子ｊ
に結合される形で順次直列結合される。なお、最終段の
単位遅延回路Ｄｎの出力端子ｘは、その入力端子ｊに結
合される。また、単位遅延回路Ｄ０〜Ｄｎの遅延制御端
子ｃには、遅延制御回路ＤＣＴＬから対応する遅延制御
信号ｃ０〜ｃｎがそれぞれ供給され、遅延制御回路ＤＣ
ＴＬには、ＡＳＩＣの図示されない制御回路からｍ＋１
ビットの遅延量制御信号ｄｃ０〜ｄｃｍが供給される。

【００１７】遅延制御回路ＤＣＴＬは、遅延量制御信号
ｄｃ０〜ｄｃｍをデコードして、遅延制御信号ｃ０〜ｃ
ｎの対応するビットを択一的にハイレベルとする。これ
により、遅延制御信号ｃ０〜ｃｎは、通常すべてロウレ
ベル（第１の論理レベル）とされ、遅延量制御信号ｄｃ
０〜ｄｃｍが対応する組み合わせとされるとき選択的に
かつ択一的にハイレベル（第２の論理レベル）とされ
る。

【００１８】ここで、単位遅延回路Ｄ０〜Ｄｎのそれぞ
れは、図２の単位遅延回路Ｄ０に代表されるように、第
１の論理ゲートつまりナンド（ＮＡＮＤ）ゲートＮＡ１
（第１のナンドゲート）と、第２の論理ゲートつまりナ
ンドゲートＮＡ２（第２のナンドゲート）と、第３の論
理ゲートつまりナンドゲートＮＡ３（第３のナンドゲー
ト）とを含む。このうち、ナンドゲートＮＡ１の一方の
入力端子には、入力端子ｉを介して入力信号ｉ（第１の
入力信号）つまり例えばＳｉが供給される。また、その
他方の入力端子には、遅延制御回路ＤＣＴＬから遅延制
御端子ｃを介して遅延制御信号ｃつまり例えばｃ０が供
給され、その出力信号は、出力端子ｘを経て単位遅延回
路Ｄ０の出力信号ｘ（第１の出力信号）となる。なお、
ナンドゲートＮＡ１〜ＮＡ３は、同一の遅延時間ｔｄを
有すべく設計される。

【００１９】次に、ナンドゲートＮＡ２の一方の入力端
子には、入力端子ｊを介して入力信号ｊ（第２の入力信
号）つまり例えば第２段の単位遅延回路Ｄ１の出力信号
ｙが供給される。また、その他方の入力端子には、ナン
ドゲートＮＡ３の出力信号が供給され、その出力信号
は、出力端子ｙを経て出力信号ｙ（第２の出力信号）つ
まり例えば可変遅延回路の出力信号Ｓｏとなる。なお、
後述の説明から明らかなように、ナンドゲートＮＡ３の
出力信号は、実質的な入力信号ｉの反転信号に対応し、
入力信号ｊは、ナンドゲートＮＡ１による実質的な入力
信号ｉの反転信号に対応する。したがって、ナンドゲー
トＮＡ２は、実質的にはいわゆる負論理のオア（ＯＲ）
ゲートとして機能するものとなる。

【００２０】ナンドゲートＮＡ３の一方の入力端子に
は、入力端子ｉを介して入力信号ｉつまり例えばＳｉが
供給される。また、その他方の入力端子には、対応する
遅延制御信号ｃつまり例えばｃ０のインバータＶ１によ
る反転信号が供給され、その出力信号は、ナンドゲート
ＮＡ２の他方の入力端子に供給される。

【００２１】対応する遅延制御信号ｃつまり例えばｃ０
がロウレベルとされるとき、単位遅延回路Ｄ０では、ナ
ンドゲートＮＡ１及びＮＡ２が伝達状態とされ、ナンド
ゲートＮＡ３は非伝達状態とされる。このため、入力信
号ｉつまり例えばＳｉは、ナンドゲートＮＡ１によりそ
の遅延時間ｔｄだけ遅延・反転されて出力端子ｘに伝達
される。また、入力信号ｊつまり第２段の単位遅延回路
Ｄ１の出力信号ｙは、ナンドゲートＮＡ２によりその遅
延時間ｔｄだけ遅延・反転されて出力端子ｙに伝達さ
れ、出力信号ｙつまり可変遅延回路の出力信号Ｓｏとな
る。

【００２２】一方、対応する遅延制御信号ｃつまり例え
ばｃ０が択一的にハイレベルとされると、単位遅延回路
Ｄ０では、ナンドゲートＮＡ１及びＮＡ２が非伝達状態
とされ、代わってナンドゲートＮＡ３が伝達状態とされ
る。このため、入力信号ｉつまり例えばＳｉは、ナンド
ゲートＮＡ３によりその遅延時間ｔｄだけ遅延・反転さ
れてナンドゲートＮＡ２の他方の入力端子に伝達された
後、さらにその遅延時間ｔｄだけ遅延・反転されて出力
端子ｙに伝達される。

【００２３】このように、可変遅延回路の先頭つまり第
１段の単位遅延回路Ｄ０の入力端子ｉに入力された入力
信号Ｓｉは、直列結合される単位遅延回路Ｄ０〜Ｄｎの
出力端子ｘから入力端子ｉを介して順次正順で遅延・伝
達される。そして、遅延制御信号ｃ０〜ｃｎの対応する
ビットが択一的にハイレベルとされる単位遅延回路で折
り返された後、今度は単位遅延回路Ｄ０〜Ｄｎの出力端
子ｙから入力端子ｊを介して順次逆順で遅延・伝達さ
れ、最後は第１段の単位遅延回路Ｄ０の出力端子ｙから
可変遅延回路の出力信号Ｓｏとなって出力される。ま
た、各単位遅延回路では、折り返し時を含めて伝達すべ
き信号の反転がそれぞれ２回ずつ行われるため、常に入
力信号Ｓｉと同じ論理レベルでの信号授受が行われる。

【００２４】したがって、入力信号Ｓｉ及び出力信号Ｓ
ｏ間の位相差つまり可変遅延回路全体としての遅延時間
Ｔｄは、折り返しが行われる単位遅延回路の段数をｋと
し、各単位遅延回路のナンドゲートＮＡ１〜ＮＡ３の遅
延時間をｔｄとするとき、Ｔｄ＝ｋ×ｔｄ＋ｋ×ｔｄ＝２×ｋ×ｔｄとなり、単位遅延回路Ｄ０〜Ｄｎの単位遅延時間δを、 δ＝２×ｔｄとするとき、Ｔｄ＝ｋ×δ となる。

【００２５】以上の結果、可変遅延回路の遅延特性は、
図３に示されるように、その最小遅延時間つまり遅延量
制御信号ｄｃ０〜ｄｃｍによる遅延制御量がゼロの場合
の遅延時間Ｔｄをδとし、遅延制御量の単位変化量Δに
対する遅延時間の単位変化量をδとするステップ状の直
線となり、その最大遅延時間Ｔｄｍａｘは、Ｔｄｍａｘ＝（ｎ＋１）×δ となる。

【００２６】この実施例において、可変遅延回路を構成
する単位遅延回路Ｄ０〜Ｄｎは、すべて同一の回路構成
とされ、それぞれが信号伝達経路の往路及び復路を同一
期間だけ分担して構成する。また、これらの単位遅延回
路は、そのレイアウトパターンを共通化し、かつ標準化
しておくことにより、その任意数を積み上げ、任意の最
大遅延時間Ｔｄｍａｘを有する可変遅延回路を容易に実
現することができる。このとき、可変遅延回路としての
最小遅延時間は、上記のように、単位遅延回路Ｄ０〜Ｄ
ｎの単位遅延時間δつまり例えば１００ないし数百ｐｓ
（ピコ秒）程度に小さくすることができ、遅延量制御信
号の単位制御量Δに対する遅延時間の単位変化量も、こ
の単位遅延時間δとすることができる。さらに、いかに
多数の単位遅延回路を積み上げて可変遅延回路を構成す
る場合でも、遅延量制御信号ｄｃ０〜ｄｃｍの指定によ
り任意の単位遅延回路を択一的に指定して折り返し試験
を行うことができ、その正常性を確認することもでき
る。

【００２７】この結果、その最小遅延時間が先頭に設け
られた単位遅延回路の１個又は２個の論理ゲートの遅延
時間に対応して小さく、レイアウト所要面積が小さく、
設計及び遅延時間の管理が容易で、かつ試験診断性に優
れた可変遅延回路を実現することができ、これによって
遅延回路を含むＡＳＩＣのタイミング設計を容易にして
その高速化を図り、その試験診断精度を高めることがで
きる。

【００２８】図４には、図１の可変遅延回路を構成する
単位遅延回路Ｄ０の第２の実施例の回路図が示されてい
る。なお、この実施例は、前記図２の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。

【００２９】図４において、この実施例の単位遅延回路
Ｄ０は、３個のクロックドインバータＣＶ１（第１の論
理ゲート），ＣＶ２（第２の論理ゲート）ならびにＣＶ
３（第３の論理ゲート）を含む。このうち、クロックド
インバータＣＶ１の入力端子は、単位遅延回路Ｄ０の入
力端子ｉ（第１の入力端子）に結合され、その出力端子
は出力端子ｘ（第１の出力端子）に結合される。また、
クロックドインバータＣＶ２の入力端子は、単位遅延回
路Ｄ０の入力端子ｊ（第２の入力端子）に結合され、そ
の出力端子は出力端子ｙ（第２の出力端子）に結合され
る。クロックドインバータＣＶ３の入力端子は入力端子
ｉに結合され、その出力端子は出力端子ｙに結合され
る。クロックドインバータＣＶ１及びＣＶ２の反転制御
端子には、遅延制御信号ｃつまり例えばｃ０が供給さ
れ、クロックドインバータＣＶ３の反転制御端子には、
そのインバータＶ２による反転信号が供給される。

【００３０】これにより、クロックドインバータＣＶ１
は、対応する遅延制御信号ｃつまり例えばｃ０がロウレ
ベル（第１の論理レベル）とされることで選択的に伝達
状態となり、入力端子ｉにおける入力信号ｉ（第１の入
力信号）つまり例えばＳｉを出力信号ｘ（第１の出力信
号）として出力端子ｘに伝達する。同様に、クロックド
インバータＣＶ２は、対応する遅延制御信号ｃつまり例
えばｃ０がロウレベルとされることで選択的に伝達状態
となり、入力端子ｊにおける入力信号ｊ（第２の入力信
号）つまり例えば第２段の単位遅延回路Ｄ１の出力信号
ｙを、出力信号ｙ（第２の出力信号）として出力端子ｙ
に伝達する。

【００３１】一方、クロックドインバータＣＶ３は、対
応する遅延制御信号ｃつまり例えばｃ０がハイレベル
（第２の論理レベル）とされることによって選択的に伝
達状態となり、入力端子ｉおける入力信号ｉつまり例え
ばＳｉを、出力信号ｙとしてそのまま出力端子ｙに折り
返して伝達する。

【００３２】以上の結果、この実施例の場合も、前記図
２の実施例と同様な作用効果を得ることができ、これに
よって遅延回路を含むＡＳＩＣ等のさらなる高速化を図
り、その試験診断精度を高めることができる。なお、こ
の実施例の場合、遅延・伝達される信号は、折り返し時
にその論理レベルが反転されたままとなるため、第１段
の単位遅延回路Ｄ０の出力信号ｙつまり出力信号Ｓｏを
インバータ等によりもう１回反転させる必要がある。し
たがって、単位遅延回路Ｄ０を含む可変遅延回路の最小
遅延時間Ｔｄｍｉｎは、このインバータの遅延時間をｔ
ｄｏとし、クロックドインバータＣＶ１〜ＣＶ３の遅延
時間をｔｄとするとき、Ｔｄｍｉｎ＝ｔｄ＋ｔｄｏとなり、その遅延量制御信号の単位制御量Δに対する可
変遅延回路の遅延時間の単位遅延量Ｔｄδは、Ｔｄδ＝２×ｔｄとなる。これらの最小遅延時間及び単位遅延量は、前記
図２の単位遅延回路Ｄ０を用いる場合に比較して約二分
の一程度に小さなものとなる。

【００３３】なお、この実施例の単位遅延回路では、ク
ロックドインバータＣＶ１が非伝達状態とされるときそ
の出力端子ｘがハイインピーダンス状態となり、後段の
単位遅延回路のクロックドインバータＣＶ１及びＣＶ２
に貫通電流が流れるおそれがある。これに対処するた
め、各単位遅延回路には、その入力端子ｉがフローティ
ング状態となるのを防止するための図示されない手段が
設けられる。

【００３４】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）ＡＳＩＣ等に搭載される可変遅延回路を、対応す
る遅延制御信号が例えばロウレベルとされるとき第１の
入力端子を介して入力される実質的な第１の入力信号を
第１の出力端子に伝達する第１の論理ゲートと、このと
き第２の入力端子を介して入力される実質的な第２の入
力信号を第２の出力端子に伝達する第２の論理ゲート
と、対応する遅延制御信号が例えば択一的にハイレベル
とされるとき実質的な第１の入力信号を第２の出力端子
に伝達する第３の論理ゲートとをそれぞれ含み、第１の
出力端子及び第１の入力端子ならびに第２の出力端子及
び第２の入力端子がそれぞれ順次直列結合される複数の
単位遅延回路と、所定ビットの遅延量制御信号をデコー
ドして対応する上記遅延制御信号を例えば択一的にハイ
レベルとする遅延制御回路とをもとに構成することで、
同一パターンとされる任意数の単位遅延回路を積み上
げ、往復信号経路がほぼ同じ可変遅延回路を容易に構成
することができるという効果が得られる。

【００３５】（２）上記（１）項により、その最小遅延
時間が先頭に設けられる単位遅延回路の１個又は２個の
論理ゲートの遅延時間に対応して小さく、レイアウト所
要面積が小さく、設計及び遅延時間の管理が容易で、か
つ試験診断性に優れた可変遅延回路を実現することがで
きるという効果が得られる。（３）上記（１）項及び（２）項により、可変遅延回路
を含むＡＳＩＣ等の高速化を図り、その試験診断精度を
高めることができるという効果が得られる。

【００３６】（４）上記（１）項〜（３）項において、
第１ないし第３の論理ゲートをクロックドインバータに
より構成することで、可変遅延回路の最小遅延時間及び
単位遅延量をさらに小さくして、可変遅延回路を含むＡ
ＳＩＣ等のさらなる高速化及び高性能化を図ることがで
きるという効果が得られる。

【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、遅延制御信号ｃ０等は、例えば１個
おきあるいは所定数個おきに単位遅延回路Ｄ０〜Ｄｎに
入力することができる。この場合、遅延制御信号が入力
されない単位遅延回路では、その遅延制御端子ｃをロウ
レベルに固定する必要がある。遅延制御信号ｃ０〜ｃｎ
の論理レベルは、単位遅延回路Ｄ０〜Ｄｎの各論理ゲー
トの伝達条件を入れ換えることにより、反転させること
ができる。

【００３８】図２及び図４において、単位遅延回路Ｄ０
〜Ｄｎは、例えばノア（ＮＯＲ）ゲートを組み合わせる
ことにより構成できるし、例えばトランスファゲートと
インバータを組み合わせることによっても構成できる。
また、図４の実施例において第１段の単位遅延回路Ｄ０
の出力端子ｙ側に設けられるとした論理反転用のインバ
ータは、例えばクロックドインバータＣＶ３の出力端子
と単位遅延回路の出力端子ｙとの間に設けてもよい。図
３において、可変遅延回路の具体的遅延特性はほんの一
例であって、本発明の主旨に制約を与えない。

【００３９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＡＳ
ＩＣならびにその可変遅延回路に適用した場合について
説明したが、これに限定されるものではなく、例えば、
同様な可変遅延回路を含む各種のメモリ集積回路や各種
の論理集積回路装置又はマイクロコンピュータ等にも適
用できる。この発明は、少なくとも可変遅延回路を含む
半導体装置ならびにこのような半導体装置を含む装置又
はシステムに広く適用できる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＡＳＩＣ等に搭載される可
変遅延回路を、対応する遅延制御信号が例えばロウレベ
ルとされるとき第１の入力端子を介して入力される実質
的な第１の入力信号を第１の出力端子に伝達する第１の
論理ゲートと、このとき第２の入力端子を介して入力さ
れる実質的な第２の入力信号を第２の出力端子に伝達す
る第２の論理ゲートと、対応する遅延制御信号が例えば
択一的にハイレベルとされるとき実質的な第１の入力信
号を第２の出力端子に伝達する第３の論理ゲートとをそ
れぞれ含み、第１の出力端子及び第１の入力端子ならび
に第２の出力端子及び第２の入力端子がそれぞれ順次直
列結合される複数の単位遅延回路と、所定ビットの遅延
量制御信号をデコードして対応する上記遅延制御信号を
例えば択一的にハイレベルとする遅延制御回路とをもと
に構成することで、同一パターンとされる任意数の単位
遅延回路を積み上げ、往復信号経路がほぼ同じ可変遅延
回路を容易に構成することができる。これにより、その
最小遅延時間が先頭に設けられた単位遅延回路の１個又
は２個の論理ゲートの遅延時間に対応して小さく、その
レイアウト所要面積が小さく、設計及び遅延時間の管理
が容易で、かつ試験診断性に優れた可変遅延回路を容易
に実現することができる。この結果、可変遅延回路を含
むＡＳＩＣ等のタイミング設計を容易にしてその高速化
を図り、その試験診断精度を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用された可変遅延回路の一実施例
を示すブロック図である。

【図２】図１の可変遅延回路に含まれる単位遅延回路の
第１の実施例を示す回路図である。

【図３】図１の可変遅延回路の一実施例を示す遅延特性
図である。

【図４】図１の可変遅延回路に含まれる単位遅延回路の
第２の実施例を示す回路図である。

【図５】従来の可変遅延回路の一例を示す回路図であ
る。

【図６】図５の可変遅延回路の一例を示す信号波形図で
ある。

【図７】従来の可変遅延回路の他の一例を示す回路図で
ある。

【図８】従来の可変遅延回路のさらに他の一例を示す回
路図である。

【符号の説明】

Ｓｉ……入力信号、Ｓｏ……出力信号、Ｄ０〜Ｄｎ……
単位遅延回路、ｉ，ｊ……入力端子、ｘ，ｙ……出力端
子、ｃ……遅延制御端子、ｃ０〜ｃｎ……遅延制御信
号、ＤＣＴＬ……遅延制御回路、ｄｃ０〜ｄｃｍ……遅
延量制御信号。Δ……単位遅延制御量、δ……単位遅延
量。ｔｂ１〜ｔｂ２……バッファ遅延時間、ｔｏ……単
位遅延時間。ｉｃｐ，ｉｃｎ……電流制御信号。ＮＡ１
〜ＮＡ３……ナンド（ＮＡＮＤ）ゲート、Ｖ１〜ＶＭ…
…インバータ、Ｂ１〜Ｂ４……バッファ、Ｇ１〜Ｇ３…
…トランスファゲート、Ｃ１〜Ｃ４，Ｃａ〜Ｃｃ……キ
ャパシタ、Ｑ１〜Ｑ３……スイッチＭＯＳＦＥＴ、ＣＶ
１〜ＣＶ３……クロックドインバータ、Ｐ１〜Ｐ８……
ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ８……Ｎチャンネ
ルＭＯＳＦＥＴ。

Claims

【特許請求の範囲】

【請求項１】第１の入力信号が入力される第１の入力
端子と、第２の入力信号が入力される第２の入力端子
と、第１の出力信号が出力される第１の出力端子と、第
２の出力信号が出力される第２の出力端子と、遅延制御
信号が入力される遅延制御端子と、対応する上記遅延制
御信号が第１の論理レベルとされるとき実質的な上記第
１の入力信号を上記第１の出力信号として選択的に上記
第１の出力端子に伝達する第１の論理ゲートと、対応す
る上記遅延制御信号が第１の論理レベルとされるとき実
質的な上記第２の入力信号を上記第２の出力信号として
選択的に上記第２の出力端子に伝達する第２の論理ゲー
トと、対応する上記遅延制御信号が第２の論理レベルと
されるとき実質的な上記第１の入力信号を上記第２の出
力信号として選択的に上記第２の出力端子に伝達する第
３の論理ゲートとをそれぞれ含む複数の単位遅延回路の
上記第１の出力端子及び第１の入力端子ならびに上記第
２の出力端子及び第２の入力端子がそれぞれ順次直列結
合されてなる可変遅延回路を具備することを特徴とする
半導体装置。
【請求項２】請求項１において、上記第１の論理ゲートは、その一方の入力端子が上記第
１の入力端子に結合され、その他方の入力端子に対応す
る上記遅延制御信号を受け、かつその出力端子が上記第
１の出力端子に結合される第１のナンドゲートからなる
ものであり、上記第２の論理ゲートは、その一方の入力端子が上記第
２の入力端子に結合され、その出力端子が上記第２の出
力端子に結合される第２のナンドゲートからなるもので
あり、上記第３の論理ゲートは、その一方の入力端子が上記第
１の入力端子に結合され、その他方の入力端子に対応す
る上記遅延制御信号の反転信号を受け、かつその出力端
子が上記第２のナンドゲートの他方の入力端子に結合さ
れる第３のナンドゲートからなるものであることを特徴
とする半導体装置。
【請求項３】請求項１において、上記第１の論理ゲートは、その入力端子が上記第１の入
力端子に結合され、その出力端子が上記第１の出力端子
に結合され、かつ対応する上記遅延制御信号が第１の論
理レベルとされるとき選択的に伝達状態とされる第１の
クロックドインバータからなるものであり、上記第２の論理ゲートは、その入力端子が上記第２の入
力端子に結合され、その出力端子が上記第２の出力端子
に結合され、かつ対応する上記遅延制御信号が第１の論
理レベルとされるとき選択的に伝達状態とされる第２の
クロックドインバータからなるものであり、上記第３の論理ゲートは、その入力端子が上記第１の入
力端子に結合され、その出力端子が上記第２の出力端子
に結合され、かつ対応する上記遅延制御信号が第２の論
理レベルとされるとき選択的に伝達状態とされる第３の
クロックドインバータからなるものであることを特徴と
する半導体装置。
【請求項４】請求項１，請求項２又は請求項３におい
て、上記可変遅延回路は、所定の遅延量制御信号をデコード
して対応する上記遅延制御信号を選択的に有効レベルと
する遅延制御回路を含むものであって、上記半導体装置は、ＣＭＯＳ論理回路を基本素子とする
ＡＳＩＣであることを特徴とする半導体装置。