JPH1032275A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1032275A JPH1032275A JP8203179A JP20317996A JPH1032275A JP H1032275 A JPH1032275 A JP H1032275A JP 8203179 A JP8203179 A JP 8203179A JP 20317996 A JP20317996 A JP 20317996A JP H1032275 A JPH1032275 A JP H1032275A
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- semiconductor chip
- frame
- mounting substrate
- semiconductor device
- adhesive material
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/40—Fillings or auxiliary members in containers, e.g. centering rings
- H10W76/42—Fillings
- H10W76/47—Solid or gel fillings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07231—Techniques
- H10W72/07236—Soldering or alloying
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
Landscapes
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の長期信頼性の確保、放熱効果の
改善、実装密度の向上を同時に行う。 【解決手段】 実装基板３上にフリップ・チップ・ボン
ディングされた半導体チップ５の側面をアルミナ・セラ
ミクス等の絶縁材料からなる枠材１で囲み、この枠材１
の上端部１ａと半導体チップ５の裏面５ｂの縁部との間
の隙間を接着材料層７ａで、また枠材１の下端部１ｂと
実装基板３との間の隙間を接着材料層７ｂで各々充填す
る。接着材料層７ａ，７ｂは、ハンダ・バンプ６よりも
軟化点の低い低融点ガラスを加熱リフローさせることに
より形成する。半導体チップ５の素子形成面５ａが密閉
空間内に封止されるので長期信頼性が向上し、裏面５ｂ
の大部分が大気と接触するので放熱効果が改善され、さ
らに枠材１の寸法を半導体チップ５の外形寸法に近づけ
ることができるので実装密度が向上される。
改善、実装密度の向上を同時に行う。 【解決手段】 実装基板３上にフリップ・チップ・ボン
ディングされた半導体チップ５の側面をアルミナ・セラ
ミクス等の絶縁材料からなる枠材１で囲み、この枠材１
の上端部１ａと半導体チップ５の裏面５ｂの縁部との間
の隙間を接着材料層７ａで、また枠材１の下端部１ｂと
実装基板３との間の隙間を接着材料層７ｂで各々充填す
る。接着材料層７ａ，７ｂは、ハンダ・バンプ６よりも
軟化点の低い低融点ガラスを加熱リフローさせることに
より形成する。半導体チップ５の素子形成面５ａが密閉
空間内に封止されるので長期信頼性が向上し、裏面５ｂ
の大部分が大気と接触するので放熱効果が改善され、さ
らに枠材１の寸法を半導体チップ５の外形寸法に近づけ
ることができるので実装密度が向上される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体チップがいわ
ゆるフェイスダウン式に実装基板上にボンディングされ
る半導体装置とその製造方法に関し、特に半導体装置の
長期信頼性確保、放熱効果の改善、実装密度の向上を同
時に図るものである。
ゆるフェイスダウン式に実装基板上にボンディングされ
る半導体装置とその製造方法に関し、特に半導体装置の
長期信頼性確保、放熱効果の改善、実装密度の向上を同
時に図るものである。
【０００２】
【従来の技術】半導体チップの実装分野で用いられてい
るボンディング方法のひとつに、フェイスダウン・ボン
ディング法がある。これは、ボンディング・ワイヤを使
用しないいわゆるワイヤレス・ボンディング法の一種で
あり、半導体チップの素子形成面側にすべての電極部と
これに接続するバンプやビーム・リードを形成してお
き、この素子形成面を下向き（フェイスダウン）にして
実装基板上の導体パターンに直接的に接続する方法であ
る。中でも、上記バンプとしてＣｕボールやＳｎ−Ｐｂ
ハンダ・バンプを用いるフリップ・チップ・ボンディン
グ法はフェイスダウン・ボンディング法の代表例であ
る。このボンディングは、予備ハンダ付けされた実装基
板上の導体パターンに上記のバンプを位置合わせして押
し付け、加熱溶着させることにより行われ、アセンブリ
工程が合理化できることから、ハイブリッドＩＣの実装
や大型コンピュータ用途に広く利用されている。
るボンディング方法のひとつに、フェイスダウン・ボン
ディング法がある。これは、ボンディング・ワイヤを使
用しないいわゆるワイヤレス・ボンディング法の一種で
あり、半導体チップの素子形成面側にすべての電極部と
これに接続するバンプやビーム・リードを形成してお
き、この素子形成面を下向き（フェイスダウン）にして
実装基板上の導体パターンに直接的に接続する方法であ
る。中でも、上記バンプとしてＣｕボールやＳｎ−Ｐｂ
ハンダ・バンプを用いるフリップ・チップ・ボンディン
グ法はフェイスダウン・ボンディング法の代表例であ
る。このボンディングは、予備ハンダ付けされた実装基
板上の導体パターンに上記のバンプを位置合わせして押
し付け、加熱溶着させることにより行われ、アセンブリ
工程が合理化できることから、ハイブリッドＩＣの実装
や大型コンピュータ用途に広く利用されている。
【０００３】
【発明が解決しようとする課題】フリップ・チップ・ボ
ンディングは、上述のように素子形成面が下向きとなる
ため、究極的な高密度実装を目指してパッケージの利用
を廃止する、いわゆるベアチップ実装化を進める上では
有利であるが、現状ではまだ何らかの封止手段が併用さ
れる場合が多い。この封止手段としては、樹脂封止層が
広く知られている。しかし、半導体チップの素子形成面
に形成されるバンプの高さはせいぜい５０〜１００μｍ
程度であり、ボンディング終了後の半導体チップと実装
基板との間の隙間は極めて小さい。このため、たとえ公
知のディスペンサ・ノズルから樹脂を吐出する方法を用
いたとしても、この隙間に樹脂を充填することは困難で
あった。
ンディングは、上述のように素子形成面が下向きとなる
ため、究極的な高密度実装を目指してパッケージの利用
を廃止する、いわゆるベアチップ実装化を進める上では
有利であるが、現状ではまだ何らかの封止手段が併用さ
れる場合が多い。この封止手段としては、樹脂封止層が
広く知られている。しかし、半導体チップの素子形成面
に形成されるバンプの高さはせいぜい５０〜１００μｍ
程度であり、ボンディング終了後の半導体チップと実装
基板との間の隙間は極めて小さい。このため、たとえ公
知のディスペンサ・ノズルから樹脂を吐出する方法を用
いたとしても、この隙間に樹脂を充填することは困難で
あった。
【０００４】一方、別の封止手段としてセラミクス等の
絶縁材料からなるキャップを利用し、これを実装基板上
の半導体チップの上に蓋をするごとく被せることも考え
られる。かかる蓋を被せた状態の一例を、図５に示す。
この図は、予めプリント配線パターン１２が形成された
実装基板１１上に半導体チップ１３がフリップ・チップ
・ボンディングされ、さらにこの半導体チップ１３全体
がキャップ１５で封止された状態を示している。上記半
導体チップ１３は素子形成面１３ａが下向きとされ、該
素子形成面１３ａに露出する電極パッド（図示せず。）
と上記プリント配線パターン１２とがハンダ・バンプ１
４を介して接続されている。またキャップ１５は、実装
基板１１の表面に絶縁性の接着材料層１６を介して固定
されている。
絶縁材料からなるキャップを利用し、これを実装基板上
の半導体チップの上に蓋をするごとく被せることも考え
られる。かかる蓋を被せた状態の一例を、図５に示す。
この図は、予めプリント配線パターン１２が形成された
実装基板１１上に半導体チップ１３がフリップ・チップ
・ボンディングされ、さらにこの半導体チップ１３全体
がキャップ１５で封止された状態を示している。上記半
導体チップ１３は素子形成面１３ａが下向きとされ、該
素子形成面１３ａに露出する電極パッド（図示せず。）
と上記プリント配線パターン１２とがハンダ・バンプ１
４を介して接続されている。またキャップ１５は、実装
基板１１の表面に絶縁性の接着材料層１６を介して固定
されている。
【０００５】しかし、この場合には気密性には優れるも
のの、キャップ１５を装着する際の半導体チップ１３の
損傷を回避するためにキャップ１５の高さを半導体チッ
プの高さよりも若干高くしておく必要があるので、該半
導体チップ１３の裏面１３ｂとの間にある程度の空間が
必然的に発生してしまう。このため、この空間を占める
空気の熱容量に起因して放熱効果が低下する。また、半
導体チップ１３の外形寸法より十分に大きなキャップ１
５を使用すること自体で実装密度の向上にも限界が生じ
てしまう。
のの、キャップ１５を装着する際の半導体チップ１３の
損傷を回避するためにキャップ１５の高さを半導体チッ
プの高さよりも若干高くしておく必要があるので、該半
導体チップ１３の裏面１３ｂとの間にある程度の空間が
必然的に発生してしまう。このため、この空間を占める
空気の熱容量に起因して放熱効果が低下する。また、半
導体チップ１３の外形寸法より十分に大きなキャップ１
５を使用すること自体で実装密度の向上にも限界が生じ
てしまう。
【０００６】このように、従来のフリップ・チップ・ボ
ンディングでは、半導体素子の長期信頼性確保、放熱効
果の改善、実装密度の向上を同時に図ることが極めて困
難であった。そこで本発明は、これらの要求の同時実現
を図ることが可能な構造を有する半導体装置、およびそ
の製造方法を提供することを目的とする。
ンディングでは、半導体素子の長期信頼性確保、放熱効
果の改善、実装密度の向上を同時に図ることが極めて困
難であった。そこで本発明は、これらの要求の同時実現
を図ることが可能な構造を有する半導体装置、およびそ
の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
実装基板上にフェイスダウン式にボンディングされる半
導体チップの側面を周回するごとく絶縁性の枠材を配
し、実装基板の表面と前記枠材の下端部との間、および
半導体チップの裏面の少なくとも縁部と枠材の上端部と
の間を接着材料層で充填して前記素子形成面を封止させ
る構造を採用することにより、上述の目的を達成しよう
とするものである。
実装基板上にフェイスダウン式にボンディングされる半
導体チップの側面を周回するごとく絶縁性の枠材を配
し、実装基板の表面と前記枠材の下端部との間、および
半導体チップの裏面の少なくとも縁部と枠材の上端部と
の間を接着材料層で充填して前記素子形成面を封止させ
る構造を採用することにより、上述の目的を達成しよう
とするものである。
【０００８】かかる半導体装置は、実装基板上に素子形
成面を対面させるごとく半導体チップをボンディングす
る第１工程と、前記半導体チップの側面を周回可能な絶
縁性の枠材を該半導体チップに被せる第２工程と、前記
実装基板の表面と前記枠材の下端部との間、および前記
半導体チップの裏面の少なくとも縁部と該枠材の上端部
との間を接着材料層で充填する第３工程とを経ることに
より、製造することができる。
成面を対面させるごとく半導体チップをボンディングす
る第１工程と、前記半導体チップの側面を周回可能な絶
縁性の枠材を該半導体チップに被せる第２工程と、前記
実装基板の表面と前記枠材の下端部との間、および前記
半導体チップの裏面の少なくとも縁部と該枠材の上端部
との間を接着材料層で充填する第３工程とを経ることに
より、製造することができる。
【０００９】
【発明の実施の形態】本発明の半導体装置では、実装基
板上にフェイスダウン式にボンディングされた半導体チ
ップの側面を該チップと外形寸法の近い絶縁性の枠材で
囲み、この枠材の下端部を実装基板の表面に、また上端
部を半導体チップの少なくとも裏面縁部に接着すること
により、素子形成面を密閉空間内に封止すると共に、裏
面の大部分をそのまま大気開放させることができる。し
たがって、ベアチップ実装の放熱性の高さと、キャップ
を用いた場合の気密性の高さを兼備させることができ、
また枠材の寸法を半導体チップの外形寸法に近づけるこ
とで実装密度もベアチップ実装のそれに限りなく近づけ
ることができる。
板上にフェイスダウン式にボンディングされた半導体チ
ップの側面を該チップと外形寸法の近い絶縁性の枠材で
囲み、この枠材の下端部を実装基板の表面に、また上端
部を半導体チップの少なくとも裏面縁部に接着すること
により、素子形成面を密閉空間内に封止すると共に、裏
面の大部分をそのまま大気開放させることができる。し
たがって、ベアチップ実装の放熱性の高さと、キャップ
を用いた場合の気密性の高さを兼備させることができ、
また枠材の寸法を半導体チップの外形寸法に近づけるこ
とで実装密度もベアチップ実装のそれに限りなく近づけ
ることができる。
【００１０】ここで、上記実装基板の表面から測定した
前記枠材の上端部の少なくとも最高部の高さは、半導体
チップの裏面の高さよりも大とすることが好適である。
これは、接着材料層を枠外へはみ出させたり流出させな
いための工夫である。さらに、この上端部の高さを外周
側から内周側へ向かって連続的または段階的に小とする
と、流動性を有する接着材料の保持力を高めることがで
る。この枠材は、セラミクスまたはガラスを用いて構成
することができる。
前記枠材の上端部の少なくとも最高部の高さは、半導体
チップの裏面の高さよりも大とすることが好適である。
これは、接着材料層を枠外へはみ出させたり流出させな
いための工夫である。さらに、この上端部の高さを外周
側から内周側へ向かって連続的または段階的に小とする
と、流動性を有する接着材料の保持力を高めることがで
る。この枠材は、セラミクスまたはガラスを用いて構成
することができる。
【００１１】上記接着材料層としては、前記実装基板上
への前記半導体チップの接続に用いられるハンダ材料よ
りも軟化点の低い材料を用いる。これは、半導体チップ
に既に形成されている回路やハンダ接合部への悪影響を
避けるためであり、エポキシ樹脂（軟化点８０〜１０５
℃）や低融点ガラス等の絶縁材料を用いることができ
る。
への前記半導体チップの接続に用いられるハンダ材料よ
りも軟化点の低い材料を用いる。これは、半導体チップ
に既に形成されている回路やハンダ接合部への悪影響を
避けるためであり、エポキシ樹脂（軟化点８０〜１０５
℃）や低融点ガラス等の絶縁材料を用いることができ
る。
【００１２】低融点ガラスの代表はカルコゲナイド・ガ
ラスであり、Ａｓ−Ｓｅ−Ｔｌ系，Ａｓ−Ｓ−Ｔｌ系，
Ａｓ−Ｓ−Ｓｅ系がその典型例である。これらカルコゲ
ナイド・ガラスの軟化点は元素組成比により大きく変化
するが、その変化範囲はおおよそ２５〜２００℃であ
る。したがって、軟化点のみに着目すればエポキシ樹脂
の方が低い。しかし、上記の低融点ガラスの軟化温度が
典型的なＳｎ−Ｐｂ系ハンダの固相線温度（約１８３
℃）および液相線温度（２００℃前後）よりも低く、し
かもＳｉＯｘ系ガラスとの濡れ性，絶縁性，耐湿性等の
特性のすべてにおいて低融点ガラスの方が優っているこ
とを考慮すると、本発明に用いる接着材料層としては低
融点ガラス層が最適と言える。中でもＡｓ−Ｓ−Ｓｅ系
が、ガラス化範囲の広さ，絶縁性の高さ，ＳｉＯｘ系ガ
ラスとの濡れ性の高さから半導体チップの実装用途に最
適である。
ラスであり、Ａｓ−Ｓｅ−Ｔｌ系，Ａｓ−Ｓ−Ｔｌ系，
Ａｓ−Ｓ−Ｓｅ系がその典型例である。これらカルコゲ
ナイド・ガラスの軟化点は元素組成比により大きく変化
するが、その変化範囲はおおよそ２５〜２００℃であ
る。したがって、軟化点のみに着目すればエポキシ樹脂
の方が低い。しかし、上記の低融点ガラスの軟化温度が
典型的なＳｎ−Ｐｂ系ハンダの固相線温度（約１８３
℃）および液相線温度（２００℃前後）よりも低く、し
かもＳｉＯｘ系ガラスとの濡れ性，絶縁性，耐湿性等の
特性のすべてにおいて低融点ガラスの方が優っているこ
とを考慮すると、本発明に用いる接着材料層としては低
融点ガラス層が最適と言える。中でもＡｓ−Ｓ−Ｓｅ系
が、ガラス化範囲の広さ，絶縁性の高さ，ＳｉＯｘ系ガ
ラスとの濡れ性の高さから半導体チップの実装用途に最
適である。
【００１３】上述のような接着材料を使用して本発明の
半導体装置を製造するには、前記半導体チップの側面を
周回可能な絶縁性の枠材の上端部と下端部に予め接着材
料を付着させておき、熱処理を行って該接着材料を流動
させれば良い。上述したような枠材の上端部の形状は、
流動する接着材料を保持する上で極めて便利である。な
お、この熱処理は、実装基板上への半導体チップのボン
ディングに用いられるハンダ材料の軟化点よりも低い温
度で行うことが必要である。
半導体装置を製造するには、前記半導体チップの側面を
周回可能な絶縁性の枠材の上端部と下端部に予め接着材
料を付着させておき、熱処理を行って該接着材料を流動
させれば良い。上述したような枠材の上端部の形状は、
流動する接着材料を保持する上で極めて便利である。な
お、この熱処理は、実装基板上への半導体チップのボン
ディングに用いられるハンダ材料の軟化点よりも低い温
度で行うことが必要である。
【００１４】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００１５】実施例１ ここでは、実装基板上にフリップ・チップ・ボンディン
グされた正方形の半導体チップの素子形成面を、同じく
正方形の枠材と低融点ガラスからなる接着材料層を用い
て封止した半導体装置について、図１および図２を参照
しながら説明する。
グされた正方形の半導体チップの素子形成面を、同じく
正方形の枠材と低融点ガラスからなる接着材料層を用い
て封止した半導体装置について、図１および図２を参照
しながら説明する。
【００１６】図１は、本発明の半導体装置の一構成例を
示す図であり、（ｂ）図は上面図、（ａ）図はそのＡ−
Ａ線断面図である。この半導体装置は、予めプリント配
線パターン４が形成された実装基板３上に半導体チップ
５がフリップ・チップ・ボンディングされ、さらにこの
半導体チップ５の周囲がアルミナ・セラミクスよりなる
枠材１で囲まれ、この枠材１の上下に生ずる隙間が絶縁
性の接着材料層７ａ，７ｂで埋め込まれたものである。
上記半導体チップ５は、素子形成面５ａを下向としてセ
ットされ、該素子形成面５ａに露出する電極パッド（図
示せず。）と上記プリント配線パターン４とがハンダ・
バンプ６を介して接続されている。また、この半導体チ
ップ５と枠材１の上端部１ａとの間の隙間には接着材料
層７ａが充填され、枠材１の下端部１ｂと実装基板３の
表面との間の隙間には接着材料層７ｂが充填されてい
る。上記接着材料層７ａ，７ｂはＡｓ−Ｓ−Ｓｅ系ガラ
スを用いて形成されており、その形状は熱処理により得
られるリフロー形状とされている。かかる構成により、
半導体チップ５の素子形成面５ａは閉鎖空間内に封止さ
れ、裏面５ｂのみが外界と接触する状態とされている。
示す図であり、（ｂ）図は上面図、（ａ）図はそのＡ−
Ａ線断面図である。この半導体装置は、予めプリント配
線パターン４が形成された実装基板３上に半導体チップ
５がフリップ・チップ・ボンディングされ、さらにこの
半導体チップ５の周囲がアルミナ・セラミクスよりなる
枠材１で囲まれ、この枠材１の上下に生ずる隙間が絶縁
性の接着材料層７ａ，７ｂで埋め込まれたものである。
上記半導体チップ５は、素子形成面５ａを下向としてセ
ットされ、該素子形成面５ａに露出する電極パッド（図
示せず。）と上記プリント配線パターン４とがハンダ・
バンプ６を介して接続されている。また、この半導体チ
ップ５と枠材１の上端部１ａとの間の隙間には接着材料
層７ａが充填され、枠材１の下端部１ｂと実装基板３の
表面との間の隙間には接着材料層７ｂが充填されてい
る。上記接着材料層７ａ，７ｂはＡｓ−Ｓ−Ｓｅ系ガラ
スを用いて形成されており、その形状は熱処理により得
られるリフロー形状とされている。かかる構成により、
半導体チップ５の素子形成面５ａは閉鎖空間内に封止さ
れ、裏面５ｂのみが外界と接触する状態とされている。
【００１７】ここで使用した上記枠材１を、図２に示
す。この枠材１は、その内寸が半導体チップ５の外形寸
法より若干大きく設定されている。たとえば半導体チッ
プ５の外形寸法を８ｍｍ（縦）×８ｍｍ（横）×０．２
５ｍｍ（高さ）とすると、枠材１の内寸は８．１ｍｍ
（縦）×８．１ｍｍ（横）×０．３５ｍｍ（高さ）程度
に設定することができる。また、枠材１の上縁部の内周
側には切欠き部２が設けられており、これにより前記実
装基板３の表面から測定した前記枠材１の上端部１ａの
高さが外周側から内周側へ向かって２段階に減少された
形となっている。この切欠き部２は、半導体チップ５の
裏面５ｂの縁部との間で接着材料層７ａの保持力を高め
るためのものである。しかも、図１に示されるとおり、
実装基板３の表面から測定した枠材１の上端部１ａの最
高部の高さｈ1 が、同様に測定した半導体チップ５の裏
面５ｂの高さｈ5 よりも大とされているため、リフロー
した接着材料層７ａの枠材１の外側への流出が抑えられ
るようになっている。なお、上記枠材１は、上述の切欠
き部２が設けられる代わりに、上縁部が内周側に向かっ
て斜めに切り落とされたような形状とされても良い。
す。この枠材１は、その内寸が半導体チップ５の外形寸
法より若干大きく設定されている。たとえば半導体チッ
プ５の外形寸法を８ｍｍ（縦）×８ｍｍ（横）×０．２
５ｍｍ（高さ）とすると、枠材１の内寸は８．１ｍｍ
（縦）×８．１ｍｍ（横）×０．３５ｍｍ（高さ）程度
に設定することができる。また、枠材１の上縁部の内周
側には切欠き部２が設けられており、これにより前記実
装基板３の表面から測定した前記枠材１の上端部１ａの
高さが外周側から内周側へ向かって２段階に減少された
形となっている。この切欠き部２は、半導体チップ５の
裏面５ｂの縁部との間で接着材料層７ａの保持力を高め
るためのものである。しかも、図１に示されるとおり、
実装基板３の表面から測定した枠材１の上端部１ａの最
高部の高さｈ1 が、同様に測定した半導体チップ５の裏
面５ｂの高さｈ5 よりも大とされているため、リフロー
した接着材料層７ａの枠材１の外側への流出が抑えられ
るようになっている。なお、上記枠材１は、上述の切欠
き部２が設けられる代わりに、上縁部が内周側に向かっ
て斜めに切り落とされたような形状とされても良い。
【００１８】このように構成された本発明の半導体装置
は、半導体チップ５の全体を被覆するような樹脂封止こ
そ行われていないが、その素子形成面５ａが極めて狭い
閉鎖空間内に封止されているため、長期信頼性に優れて
いる。また、キャップ内に収納される場合と異なり、半
導体チップ５の裏面５ｂが大気と接触しているので、放
熱性にも優れている。さらに、本発明のような枠材を用
いる構成は、キャップを用いる構成よりも実装密度の向
上に有利である。
は、半導体チップ５の全体を被覆するような樹脂封止こ
そ行われていないが、その素子形成面５ａが極めて狭い
閉鎖空間内に封止されているため、長期信頼性に優れて
いる。また、キャップ内に収納される場合と異なり、半
導体チップ５の裏面５ｂが大気と接触しているので、放
熱性にも優れている。さらに、本発明のような枠材を用
いる構成は、キャップを用いる構成よりも実装密度の向
上に有利である。
【００１９】実施例２ ここでは、実施例１で上述した半導体装置の製造方法に
ついて、図３および図４を参照しながら説明する。ま
ず、半導体チップ５の素子形成面５ａに露出した電極パ
ッド部（図示せず。）に公知の手順にてハンダ・バンプ
６を形成し、次に素子形成面５ａを下向きとして実装基
板３に対向させ、この実装基板３上に予め形成されてい
るプリント配線パターン４との間の所定の対応関係にし
たがってハンダ・バンプ６の位置合わせを行い、半導体
チップ５と実装基板３とを押し当てた状態で加熱を行っ
てハンダ・バンプ６をプリント配線パターン４に溶着さ
せた。ここでは、ハンダ材料としてスズ（Ｓｎ）１０ｗ
ｔ％，鉛（Ｐｂ）９０ｗｔ％の組成よりなるハンダを用
い、その固相線温度は２２４℃、液相線温度は３０２℃
である。図３は、このようにして半導体チップ５がフリ
ップ・チップ・ボンディングされた状態を示している。
ついて、図３および図４を参照しながら説明する。ま
ず、半導体チップ５の素子形成面５ａに露出した電極パ
ッド部（図示せず。）に公知の手順にてハンダ・バンプ
６を形成し、次に素子形成面５ａを下向きとして実装基
板３に対向させ、この実装基板３上に予め形成されてい
るプリント配線パターン４との間の所定の対応関係にし
たがってハンダ・バンプ６の位置合わせを行い、半導体
チップ５と実装基板３とを押し当てた状態で加熱を行っ
てハンダ・バンプ６をプリント配線パターン４に溶着さ
せた。ここでは、ハンダ材料としてスズ（Ｓｎ）１０ｗ
ｔ％，鉛（Ｐｂ）９０ｗｔ％の組成よりなるハンダを用
い、その固相線温度は２２４℃、液相線温度は３０２℃
である。図３は、このようにして半導体チップ５がフリ
ップ・チップ・ボンディングされた状態を示している。
【００２０】次に、図４に示されるように、切欠き部２
と下端部１ｂとに接着材料７を付着させた枠材１を、半
導体チップ５に被せた。ここでは、上記接着材料７とし
て軟化点１８０℃のＡｓ−Ｓ−Ｓｅ系ガラスを用い、こ
れを枠体１の上下に付着させる方法としては、ディスペ
ンサ・ノズルから接着材料を吐出する方法、スクリーン
印刷を行う方法、ディッピングのいずれかを行った。枠
材１を実装基板３に接触させるように設置した後、２０
０℃，１０秒間の加熱リフローを行い、前掲の図１に示
されるような接着材料層７ａ，７ｂを形成した。上記の
熱処理温度は、前述のハンダ・バンプ６を構成するハン
ダ材料の固相線温度よりも低く、該ハンダ・バンプ６あ
るいは半導体チップ５の内部配線に何ら悪影響を与える
ものではなかった。
と下端部１ｂとに接着材料７を付着させた枠材１を、半
導体チップ５に被せた。ここでは、上記接着材料７とし
て軟化点１８０℃のＡｓ−Ｓ−Ｓｅ系ガラスを用い、こ
れを枠体１の上下に付着させる方法としては、ディスペ
ンサ・ノズルから接着材料を吐出する方法、スクリーン
印刷を行う方法、ディッピングのいずれかを行った。枠
材１を実装基板３に接触させるように設置した後、２０
０℃，１０秒間の加熱リフローを行い、前掲の図１に示
されるような接着材料層７ａ，７ｂを形成した。上記の
熱処理温度は、前述のハンダ・バンプ６を構成するハン
ダ材料の固相線温度よりも低く、該ハンダ・バンプ６あ
るいは半導体チップ５の内部配線に何ら悪影響を与える
ものではなかった。
【００２１】以上、本発明の具体的な実施例について説
明したが、本発明はこれらの実施例に何ら限定されるも
のではなく、枠材の構成材料や寸法、半導体チップの寸
法、使用する接着材料等の細部については、適宜変更ま
たは選択が可能である。
明したが、本発明はこれらの実施例に何ら限定されるも
のではなく、枠材の構成材料や寸法、半導体チップの寸
法、使用する接着材料等の細部については、適宜変更ま
たは選択が可能である。
【００２２】
【発明の効果】以上の説明からも明らかなように、本発
明によれば、半導体装置の信頼性確保、放熱効果の改
善、実装密度の向上を同時に図ることが可能となる。
明によれば、半導体装置の信頼性確保、放熱効果の改
善、実装密度の向上を同時に図ることが可能となる。
【図１】枠材と接着材料層を用いて半導体チップの素子
形成面を封止した本発明の半導体装置の構成例を示す図
であり、（ｂ）図は上面図、（ａ）図はそのＡ−Ａ線断
面図である。
形成面を封止した本発明の半導体装置の構成例を示す図
であり、（ｂ）図は上面図、（ａ）図はそのＡ−Ａ線断
面図である。
【図２】本発明で用いられる枠材の部分破断斜視図であ
る。
る。
【図３】図１の半導体装置の製造方法において、実装基
板上に半導体チップをフリップ・チップ・ボンディング
した状態を示す模式的断面図である。
板上に半導体チップをフリップ・チップ・ボンディング
した状態を示す模式的断面図である。
【図４】接着材料を付着させた枠材を図３の半導体チッ
プに被せた状態を示す模式的断面図である。
プに被せた状態を示す模式的断面図である。
【図５】従来例において、実装基板上にフリップ・チッ
プ・ボンディングされた半導体チップにキャップを被せ
た状態を示す模式的断面図である。
プ・ボンディングされた半導体チップにキャップを被せ
た状態を示す模式的断面図である。
１…枠材 １ａ…上端部 １ｂ…下端部 ２…切欠き部
３…実装基板 ４…プリント配線パターン ５…半導
体チップ ５ａ…素子形成面 ５ｂ…裏面 ６…ハンダ
・バンプ ７…接着材料 ７ａ，７ｂ…接着材料層
３…実装基板 ４…プリント配線パターン ５…半導
体チップ ５ａ…素子形成面 ５ｂ…裏面 ６…ハンダ
・バンプ ７…接着材料 ７ａ，７ｂ…接着材料層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/10 Ｈ０１Ｌ 23/10 Ａ 23/34 23/34 Ａ
Claims (9)
- 【請求項１】 実装基板上に素子形成面を対面させるご
とくボンディングされる半導体チップと、該半導体チッ
プの側面を周回する絶縁性の枠材とを有し、 前記実装基板の表面と前記枠材の下端部との間、および
前記半導体チップの少なくとも裏面縁部と該枠材の上端
部との間が接着材料層で充填されることにより、前記素
子形成面が封止されてなる半導体装置。 - 【請求項２】 前記実装基板の表面から測定した前記枠
材の上端部の少なくとも最高部の高さが、前記半導体チ
ップの裏面の高さよりも大とされる請求項１記載の半導
体装置。 - 【請求項３】 前記実装基板の表面から測定した前記枠
材の上端部の高さが、該枠材の外周側から内周側へ向か
って連続的または段階的に小とされる請求項２記載の半
導体装置。 - 【請求項４】 前記枠材が、セラミクスまたはガラスよ
りなる請求項１記載の半導体装置。 - 【請求項５】 前記接着材料層は、前記実装基板上への
前記半導体チップの接続に用いられるハンダ材料よりも
軟化点の低い材料を用いて構成される請求項１記載の半
導体装置。 - 【請求項６】 前記軟化点の低い材料が低融点ガラスで
ある請求項５記載の半導体装置。 - 【請求項７】 実装基板上に素子形成面を対面させるご
とく半導体チップをボンディングする第１工程と、 前記半導体チップの側面を周回可能な絶縁性の枠材を該
半導体チップに被せる第２工程と、 前記実装基板の表面と前記枠材の下端部との間、および
前記半導体チップの裏面の少なくとも縁部と該枠材の上
端部との間を接着材料層で充填する第３工程とを有する
半導体装置の製造方法。 - 【請求項８】 前記第２工程では、前記枠材の上端部と
下端部に予め接着材料を付着させておき、前記第３工程
では熱処理を行って該接着材料を流動させることにより
前記充填を行う請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記熱処理は、前記実装基板上への前記
半導体チップのボンディングに用いられるハンダ材料の
軟化点よりも低い温度で行う請求項８記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203179A JPH1032275A (ja) | 1996-07-13 | 1996-07-13 | 半導体装置およびその製造方法 |
| US08/893,420 US6020645A (en) | 1996-07-13 | 1997-07-11 | Semiconductor device with semiconductor chip bonded face down on circuit-carrying substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8203179A JPH1032275A (ja) | 1996-07-13 | 1996-07-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032275A true JPH1032275A (ja) | 1998-02-03 |
Family
ID=16469775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8203179A Pending JPH1032275A (ja) | 1996-07-13 | 1996-07-13 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6020645A (ja) |
| JP (1) | JPH1032275A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7295445B2 (en) * | 2004-09-30 | 2007-11-13 | Intel Corporation | Holder for surface mount device during reflow |
| JP2010166025A (ja) * | 2008-12-19 | 2010-07-29 | Panasonic Corp | 実装構造 |
| US8823164B2 (en) * | 2011-10-28 | 2014-09-02 | International Business Machines Corporation | Heatsink attachment module |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69621983T2 (de) * | 1995-04-07 | 2002-11-21 | Shinko Electric Industries Co., Ltd. | Struktur und Verfahren zur Montage eines Halbleiterchips |
| US5685477A (en) * | 1995-06-28 | 1997-11-11 | Intel Corporation | Method for attaching and handling conductive spheres to a substrate |
-
1996
- 1996-07-13 JP JP8203179A patent/JPH1032275A/ja active Pending
-
1997
- 1997-07-11 US US08/893,420 patent/US6020645A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6020645A (en) | 2000-02-01 |
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