JPH1032337A - 薄膜トランジスタとそれを用いた半導体集積回路および液晶表示装置ならびに薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタとそれを用いた半導体集積回路および液晶表示装置ならびに薄膜トランジスタの製造方法Info
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- JPH1032337A JPH1032337A JP18368696A JP18368696A JPH1032337A JP H1032337 A JPH1032337 A JP H1032337A JP 18368696 A JP18368696 A JP 18368696A JP 18368696 A JP18368696 A JP 18368696A JP H1032337 A JPH1032337 A JP H1032337A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 大きな占有面積を必要とすることなく、充分
な電流駆動能力が得られる薄膜トランジスタを提供す
る。 【解決手段】 ガラス基板１６上に、シリコン酸化膜か
らなる下地絶縁膜１７、多結晶シリコン薄膜１８、１
９、２０が順次形成されている。そして、バイポーラＴ
ＦＴ１３の部分では、多結晶シリコン薄膜１８にＮ型エ
ミッタ領域２１、Ｐ型ベース領域２２、Ｎ型コレクタ領
域２３が横方向に並ぶように形成されており、ＮＰＮ型
のバイポーラトランジスタを構成している。また、ベー
ス領域２２とコレクタ領域２３の間には、コレクタ領域
２３よりも低濃度のＮ- 領域２４が形成されている。
な電流駆動能力が得られる薄膜トランジスタを提供す
る。 【解決手段】 ガラス基板１６上に、シリコン酸化膜か
らなる下地絶縁膜１７、多結晶シリコン薄膜１８、１
９、２０が順次形成されている。そして、バイポーラＴ
ＦＴ１３の部分では、多結晶シリコン薄膜１８にＮ型エ
ミッタ領域２１、Ｐ型ベース領域２２、Ｎ型コレクタ領
域２３が横方向に並ぶように形成されており、ＮＰＮ型
のバイポーラトランジスタを構成している。また、ベー
ス領域２２とコレクタ領域２３の間には、コレクタ領域
２３よりも低濃度のＮ- 領域２４が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
とそれを用いた半導体集積回路、液晶表示装置、および
薄膜トランジスタの製造方法に関し、特に、高い電流駆
動能力を持つバイポーラ型の薄膜トランジスタの構造に
関するものである。
とそれを用いた半導体集積回路、液晶表示装置、および
薄膜トランジスタの製造方法に関し、特に、高い電流駆
動能力を持つバイポーラ型の薄膜トランジスタの構造に
関するものである。
【０００２】
【従来の技術】例えば、４５０℃以下といった低いプロ
セス温度で形成可能な多結晶シリコン薄膜トランジスタ
（polycrystalline Silicon Thin Film Transistor、以
下、poly-SiＴＦＴ と記す）、いわゆる「低温プロセス
poly-SiＴＦＴ 」は、大型ガラス基板上にドライバーを
内蔵した高精細液晶ディスプレイを形成することのでき
る素子として注目されている。
セス温度で形成可能な多結晶シリコン薄膜トランジスタ
（polycrystalline Silicon Thin Film Transistor、以
下、poly-SiＴＦＴ と記す）、いわゆる「低温プロセス
poly-SiＴＦＴ 」は、大型ガラス基板上にドライバーを
内蔵した高精細液晶ディスプレイを形成することのでき
る素子として注目されている。
【０００３】図６は従来のpoly-SiＴＦＴ の一例を示す
ものであり、ソース、ドレイン領域を形成するpoly-Si
薄膜が下側、ゲート電極が上側に位置するトップゲート
型ＴＦＴを示している。また、このpoly-SiＴＦＴ はＮ
ch−ＴＦＴの例である。図６（ａ）、（ｂ）に示すよう
に、ガラス基板１上にシリコン酸化膜からなるバッファ
層２が形成され、その上にpoly-Si 薄膜３が形成されて
いる。さらに、poly-Si 薄膜３を覆うシリコン酸化膜か
らなるゲート絶縁膜４が形成され、アルミニウム（Ａ
ｌ）膜等からなるゲート電極５が形成されている。そし
て、poly-Si 薄膜３のうちゲート電極直下を除く部分に
Ｎ型不純物導入領域であるソース領域６、ドレイン領域
７が形成されている。また、シリコン酸化膜からなる層
間絶縁膜８が形成されるとともに、コンタクトホール
９、９が開口され、ソース電極１０、ドレイン電極１１
が形成されている。
ものであり、ソース、ドレイン領域を形成するpoly-Si
薄膜が下側、ゲート電極が上側に位置するトップゲート
型ＴＦＴを示している。また、このpoly-SiＴＦＴ はＮ
ch−ＴＦＴの例である。図６（ａ）、（ｂ）に示すよう
に、ガラス基板１上にシリコン酸化膜からなるバッファ
層２が形成され、その上にpoly-Si 薄膜３が形成されて
いる。さらに、poly-Si 薄膜３を覆うシリコン酸化膜か
らなるゲート絶縁膜４が形成され、アルミニウム（Ａ
ｌ）膜等からなるゲート電極５が形成されている。そし
て、poly-Si 薄膜３のうちゲート電極直下を除く部分に
Ｎ型不純物導入領域であるソース領域６、ドレイン領域
７が形成されている。また、シリコン酸化膜からなる層
間絶縁膜８が形成されるとともに、コンタクトホール
９、９が開口され、ソース電極１０、ドレイン電極１１
が形成されている。
【０００４】
【発明が解決しようとする課題】ところで、液晶ディス
プレイの回路部の、例えば、ソース線をオン／オフさせ
るアナログスイッチとして用いるＴＦＴでは、電流駆動
能力を大きくする必要があるため、例えばチャネル長Ｌ
が４〜５μｍに対してチャネル幅Ｗが５００μｍ、場合
によっては１ｍｍというように、チャネル幅が極めて大
きいＴＦＴが用いられている。すなわち、大きな電流駆
動能力が必要とされるＴＦＴでは、チャネル幅を大きく
することが従来、考えられてきた。しかしながら、チャ
ネル幅が大きいＴＦＴを用いるとそれだけＴＦＴの占有
面積が大きくなるため、将来的に液晶ディスプレイの高
密度化、高開口率化にそぐわないものとなってしまう。
また、チャネル幅の小さいＴＦＴでは、所望の電流駆動
能力が得られないという問題があった。
プレイの回路部の、例えば、ソース線をオン／オフさせ
るアナログスイッチとして用いるＴＦＴでは、電流駆動
能力を大きくする必要があるため、例えばチャネル長Ｌ
が４〜５μｍに対してチャネル幅Ｗが５００μｍ、場合
によっては１ｍｍというように、チャネル幅が極めて大
きいＴＦＴが用いられている。すなわち、大きな電流駆
動能力が必要とされるＴＦＴでは、チャネル幅を大きく
することが従来、考えられてきた。しかしながら、チャ
ネル幅が大きいＴＦＴを用いるとそれだけＴＦＴの占有
面積が大きくなるため、将来的に液晶ディスプレイの高
密度化、高開口率化にそぐわないものとなってしまう。
また、チャネル幅の小さいＴＦＴでは、所望の電流駆動
能力が得られないという問題があった。
【０００５】本発明は、上記の課題を解決するためにな
されたものであって、大きな占有面積を必要とすること
なく、充分な電流駆動能力が得られる薄膜トランジスタ
とそれを用いた半導体集積回路、液晶表示装置、および
薄膜トランジスタの製造方法を提供することを目的とす
る。
されたものであって、大きな占有面積を必要とすること
なく、充分な電流駆動能力が得られる薄膜トランジスタ
とそれを用いた半導体集積回路、液晶表示装置、および
薄膜トランジスタの製造方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載の薄膜トランジスタは、
基板上のシリコン薄膜に、第１導電型からなるエミッタ
領域と、第１導電型と反対の導電型からなるベース領域
と、第１導電型からなるコレクタ領域が、横方向に隣接
して形成されたバイポーラ型であることを特徴とするも
のである。
めに、本発明の請求項１に記載の薄膜トランジスタは、
基板上のシリコン薄膜に、第１導電型からなるエミッタ
領域と、第１導電型と反対の導電型からなるベース領域
と、第１導電型からなるコレクタ領域が、横方向に隣接
して形成されたバイポーラ型であることを特徴とするも
のである。
【０００７】また、請求項２に記載の薄膜トランジスタ
は、請求項１に記載の薄膜トランジスタにおいて、前記
エミッタ領域と前記ベース領域との間および前記コレク
タ領域と前記ベース領域との間に、導電型を持たない領
域が形成されたことを特徴とするものである。
は、請求項１に記載の薄膜トランジスタにおいて、前記
エミッタ領域と前記ベース領域との間および前記コレク
タ領域と前記ベース領域との間に、導電型を持たない領
域が形成されたことを特徴とするものである。
【０００８】また、請求項３に記載の薄膜トランジスタ
は、請求項１または２に記載の薄膜トランジスタにおい
て、前記シリコン薄膜が多結晶シリコン薄膜であること
を特徴とするものである。
は、請求項１または２に記載の薄膜トランジスタにおい
て、前記シリコン薄膜が多結晶シリコン薄膜であること
を特徴とするものである。
【０００９】また、請求項４に記載の薄膜トランジスタ
は、請求項３に記載の薄膜トランジスタにおいて、低温
プロセスによって作成されたことを特徴とするものであ
る。
は、請求項３に記載の薄膜トランジスタにおいて、低温
プロセスによって作成されたことを特徴とするものであ
る。
【００１０】また、本発明の請求項５に記載の半導体集
積回路は、請求項１ないし４のいずれかに記載のバイポ
ーラ型の薄膜トランジスタが用いられたことを特徴とす
るものである。
積回路は、請求項１ないし４のいずれかに記載のバイポ
ーラ型の薄膜トランジスタが用いられたことを特徴とす
るものである。
【００１１】また、本発明の請求項６に記載の液晶表示
装置は、請求項１ないし４のいずれかに記載のバイポー
ラ型の薄膜トランジスタが用いられたことを特徴とする
ものである。
装置は、請求項１ないし４のいずれかに記載のバイポー
ラ型の薄膜トランジスタが用いられたことを特徴とする
ものである。
【００１２】また、請求項７に記載の液晶表示装置は、
請求項１ないし４のいずれかに記載のバイポーラ型の薄
膜トランジスタと、Ｎｃｈ薄膜トランジスタおよびＰｃ
ｈ薄膜トランジスタを合わせ持つ相補型薄膜トランジス
タ、の双方が用いられたことを特徴とするものである。
請求項１ないし４のいずれかに記載のバイポーラ型の薄
膜トランジスタと、Ｎｃｈ薄膜トランジスタおよびＰｃ
ｈ薄膜トランジスタを合わせ持つ相補型薄膜トランジス
タ、の双方が用いられたことを特徴とするものである。
【００１３】また、請求項８に記載の液晶表示装置は、
請求項７に記載の液晶表示装置において、ドライバー回
路が内蔵されたことを特徴とするものである。
請求項７に記載の液晶表示装置において、ドライバー回
路が内蔵されたことを特徴とするものである。
【００１４】また、請求項９に記載の液晶表示装置は、
請求項８に記載の液晶表示装置において、前記バイポー
ラ型の薄膜トランジスタが前記ドライバー回路のアナロ
グスイッチとして用いられたことを特徴とするものであ
る。
請求項８に記載の液晶表示装置において、前記バイポー
ラ型の薄膜トランジスタが前記ドライバー回路のアナロ
グスイッチとして用いられたことを特徴とするものであ
る。
【００１５】また、請求項１０に記載の液晶表示装置
は、請求項８に記載の液晶表示装置において、前記バイ
ポーラ型の薄膜トランジスタが前記ドライバー回路に用
いられ、前記Ｎｃｈ薄膜トランジスタ、Ｐｃｈ薄膜トラ
ンジスタのいずれか一方が画素トランジスタとして用い
られたことを特徴とするものである。
は、請求項８に記載の液晶表示装置において、前記バイ
ポーラ型の薄膜トランジスタが前記ドライバー回路に用
いられ、前記Ｎｃｈ薄膜トランジスタ、Ｐｃｈ薄膜トラ
ンジスタのいずれか一方が画素トランジスタとして用い
られたことを特徴とするものである。
【００１６】また、請求項１１に記載の液晶表示装置
は、請求項１ないし４のいずれかに記載のバイポーラ型
の薄膜トランジスタがアンプに用いられたことを特徴と
するものである。
は、請求項１ないし４のいずれかに記載のバイポーラ型
の薄膜トランジスタがアンプに用いられたことを特徴と
するものである。
【００１７】また、請求項１２に記載の液晶表示装置
は、請求項１１に記載の液晶表示装置において、ドライ
バー回路が内蔵されたことを特徴とするものである。
は、請求項１１に記載の液晶表示装置において、ドライ
バー回路が内蔵されたことを特徴とするものである。
【００１８】また、請求項１３に記載の薄膜トランジス
タの製造方法は、請求項１ないし４のいずれかに記載の
バイポーラ型の薄膜トランジスタと、Ｎｃｈ薄膜トラン
ジスタおよびＰｃｈ薄膜トランジスタを合わせ持つ相補
型薄膜トランジスタ、の双方が用いられた液晶表示装置
におけるバイポーラ型の薄膜トランジスタの製造方法で
あって、前記バイポーラ型の薄膜トランジスタのエミッ
タ領域およびコレクタ領域の形成を、前記相補型薄膜ト
ランジスタにおけるこれらエミッタ、コレクタ領域と同
じ導電型のソース、ドレイン領域の形成と同時に行い、
前記バイポーラ型の薄膜トランジスタのベース領域の形
成を、前記相補型薄膜トランジスタにおける該ベース領
域と同じ導電型のソース、ドレイン領域の形成と同時に
行うことを特徴とするものである。
タの製造方法は、請求項１ないし４のいずれかに記載の
バイポーラ型の薄膜トランジスタと、Ｎｃｈ薄膜トラン
ジスタおよびＰｃｈ薄膜トランジスタを合わせ持つ相補
型薄膜トランジスタ、の双方が用いられた液晶表示装置
におけるバイポーラ型の薄膜トランジスタの製造方法で
あって、前記バイポーラ型の薄膜トランジスタのエミッ
タ領域およびコレクタ領域の形成を、前記相補型薄膜ト
ランジスタにおけるこれらエミッタ、コレクタ領域と同
じ導電型のソース、ドレイン領域の形成と同時に行い、
前記バイポーラ型の薄膜トランジスタのベース領域の形
成を、前記相補型薄膜トランジスタにおける該ベース領
域と同じ導電型のソース、ドレイン領域の形成と同時に
行うことを特徴とするものである。
【００１９】本発明は、薄膜トランジスタでバイポーラ
トランジスタを構成することによりバイポーラトランジ
スタ固有の特長である高い電流駆動能力を得ようとする
ものである。さらに、バイポーラトランジスタの形態を
縦型ではなく、横型とすることによってＣＭＯＳトラン
ジスタと同時に形成できる、という製法上の利点も得る
ことができる。
トランジスタを構成することによりバイポーラトランジ
スタ固有の特長である高い電流駆動能力を得ようとする
ものである。さらに、バイポーラトランジスタの形態を
縦型ではなく、横型とすることによってＣＭＯＳトラン
ジスタと同時に形成できる、という製法上の利点も得る
ことができる。
【００２０】
【発明の実施の形態】以下、本発明の一実施の形態を図
１〜図４を参照して説明する。本実施の形態は、バイポ
ーラ型薄膜トランジスタ（以下、バイポーラＴＦＴと記
す）とＮｃｈ、Ｐｃｈ薄膜トランジスタ（以下、それぞ
れＮｃｈ−ＴＦＴ、Ｐｃｈ−ＴＦＴと記す）を合わせ持
つ相補型（ＣＭＯＳ型）薄膜トランジスタ（以下、ＣＭ
ＯＳ−ＴＦＴと記す）を有する液晶表示装置である。そ
して、図１はバイポーラＴＦＴ１３と、Ｎｃｈ−ＴＦＴ
１４、Ｐｃｈ−ＴＦＴ１５の構成をそれぞれ示す図であ
る。なお、このバイポーラ型薄膜トランジスタ１３はＮ
ＰＮ型トランジスタの例である。
１〜図４を参照して説明する。本実施の形態は、バイポ
ーラ型薄膜トランジスタ（以下、バイポーラＴＦＴと記
す）とＮｃｈ、Ｐｃｈ薄膜トランジスタ（以下、それぞ
れＮｃｈ−ＴＦＴ、Ｐｃｈ−ＴＦＴと記す）を合わせ持
つ相補型（ＣＭＯＳ型）薄膜トランジスタ（以下、ＣＭ
ＯＳ−ＴＦＴと記す）を有する液晶表示装置である。そ
して、図１はバイポーラＴＦＴ１３と、Ｎｃｈ−ＴＦＴ
１４、Ｐｃｈ−ＴＦＴ１５の構成をそれぞれ示す図であ
る。なお、このバイポーラ型薄膜トランジスタ１３はＮ
ＰＮ型トランジスタの例である。
【００２１】図１に示すように、ガラス基板１６（基
板）上に、シリコン酸化膜からなる下地絶縁膜１７、多
結晶シリコン薄膜１８、１９、２０（シリコン薄膜）が
順次形成されている。そして、バイポーラＴＦＴ１３側
では、多結晶シリコン薄膜１８に、Ｎ型（第１導電型）
のエミッタ領域２１と、Ｐ型（第１導電型と反対の導電
型）のベース領域２２と、Ｎ型（第１導電型）のコレク
タ領域２３が、横方向に並ぶように形成されており、Ｎ
ＰＮ型のバイポーラトランジスタを構成している。ま
た、ベース領域２２とコレクタ領域２３の間には、コレ
クタ領域２３よりも低濃度のＮ- 領域２４が形成されて
いる。このＮ- 領域２４は、エミッタ領域２１からベー
ス領域２２への少数キャリアの注入効率を上げ、かつベ
ース領域２２〜コレクタ領域２３間の接合容量を小さく
するためのものである。また、多結晶シリコン薄膜１８
が、後述するＣＭＯＳ−ＴＦＴのゲート絶縁膜２５およ
び層間絶縁膜２６で覆われている。
板）上に、シリコン酸化膜からなる下地絶縁膜１７、多
結晶シリコン薄膜１８、１９、２０（シリコン薄膜）が
順次形成されている。そして、バイポーラＴＦＴ１３側
では、多結晶シリコン薄膜１８に、Ｎ型（第１導電型）
のエミッタ領域２１と、Ｐ型（第１導電型と反対の導電
型）のベース領域２２と、Ｎ型（第１導電型）のコレク
タ領域２３が、横方向に並ぶように形成されており、Ｎ
ＰＮ型のバイポーラトランジスタを構成している。ま
た、ベース領域２２とコレクタ領域２３の間には、コレ
クタ領域２３よりも低濃度のＮ- 領域２４が形成されて
いる。このＮ- 領域２４は、エミッタ領域２１からベー
ス領域２２への少数キャリアの注入効率を上げ、かつベ
ース領域２２〜コレクタ領域２３間の接合容量を小さく
するためのものである。また、多結晶シリコン薄膜１８
が、後述するＣＭＯＳ−ＴＦＴのゲート絶縁膜２５およ
び層間絶縁膜２６で覆われている。
【００２２】一方、ＣＭＯＳ−ＴＦＴ側では、多結晶シ
リコン薄膜１９、２０上に、ゲート絶縁膜２５を介して
ゲート電極２７が形成されている。そして、Ｎｃｈ−Ｔ
ＦＴ１４の部分では、ゲート電極２７下のチャネル領域
２８を挟むＮ型ソース領域２９およびＮ型ドレイン領域
３０が形成され、Ｐｃｈ−ＴＦＴ１５の部分では、チャ
ネル領域３１を挟むＰ型ソース領域３２およびＰ型ドレ
イン領域３３が形成されている。また、ゲート絶縁膜２
５およびゲート電極２７上にシリコン酸化膜からなる層
間絶縁膜２６が形成されている。
リコン薄膜１９、２０上に、ゲート絶縁膜２５を介して
ゲート電極２７が形成されている。そして、Ｎｃｈ−Ｔ
ＦＴ１４の部分では、ゲート電極２７下のチャネル領域
２８を挟むＮ型ソース領域２９およびＮ型ドレイン領域
３０が形成され、Ｐｃｈ−ＴＦＴ１５の部分では、チャ
ネル領域３１を挟むＰ型ソース領域３２およびＰ型ドレ
イン領域３３が形成されている。また、ゲート絶縁膜２
５およびゲート電極２７上にシリコン酸化膜からなる層
間絶縁膜２６が形成されている。
【００２３】そして、バイポーラＴＦＴ１３、Ｎｃｈ−
ＴＦＴ１４、Ｐｃｈ−ＴＦＴ１５のそれぞれに、層間絶
縁膜２６、ゲート絶縁膜２５を貫通してエミッタ領域２
１、ベース領域２２、コレクタ領域２３、ソース領域２
９、３２、ドレイン領域３０、３３に通じるコンタクト
ホール３４、３４、…が開口され、各コンタクトホール
３４上にエミッタ電極３５、ベース電極３６、コレクタ
電極３７、ソース電極３８、４０、ドレイン電極３９、
４１が形成されている。
ＴＦＴ１４、Ｐｃｈ−ＴＦＴ１５のそれぞれに、層間絶
縁膜２６、ゲート絶縁膜２５を貫通してエミッタ領域２
１、ベース領域２２、コレクタ領域２３、ソース領域２
９、３２、ドレイン領域３０、３３に通じるコンタクト
ホール３４、３４、…が開口され、各コンタクトホール
３４上にエミッタ電極３５、ベース電極３６、コレクタ
電極３７、ソース電極３８、４０、ドレイン電極３９、
４１が形成されている。
【００２４】次に、上記構成の薄膜トランジスタの製造
方法を図２、図３を用いて説明する。本実施の形態で
は、バイポーラＴＦＴのエミッタ、コレクタ領域をＮｃ
ｈ−ＴＦＴのソース、ドレイン領域と同時に形成し、バ
イポーラＴＦＴのベース領域をＰｃｈ−ＴＦＴのソー
ス、ドレイン領域と同時に形成する例について説明す
る。なお、以下に述べる製造方法は、例えばゲート絶縁
膜の形成に熱酸化法ではなくＣＶＤ法を用いるものであ
って、プロセス全体を通して４５０℃以下の低いプロセ
ス温度で製造するものである。これにより、基板材料と
してガラスを用いることができる。
方法を図２、図３を用いて説明する。本実施の形態で
は、バイポーラＴＦＴのエミッタ、コレクタ領域をＮｃ
ｈ−ＴＦＴのソース、ドレイン領域と同時に形成し、バ
イポーラＴＦＴのベース領域をＰｃｈ−ＴＦＴのソー
ス、ドレイン領域と同時に形成する例について説明す
る。なお、以下に述べる製造方法は、例えばゲート絶縁
膜の形成に熱酸化法ではなくＣＶＤ法を用いるものであ
って、プロセス全体を通して４５０℃以下の低いプロセ
ス温度で製造するものである。これにより、基板材料と
してガラスを用いることができる。
【００２５】まず、図２（ａ）に示すように、ガラス基
板１６上の全面に、低圧ＣＶＤ（Low Pressure CVD, 以
下、ＬＰＣＶＤと記す）法またはプラズマＣＶＤ（Plas
ma Enhanced CVD,以下、ＰＥＣＶＤと記す）法を用いて
膜厚２００ｎｍ程度のシリコン酸化膜を形成し、下地絶
縁膜１７とする。次に、下地絶縁膜１７上の全面に、ジ
シラン（Ｓｉ2Ｈ6）あるいはモノシラン（ＳｉＨ4 ）を
原料としたＬＰＣＶＤ法またはＰＥＣＶＤ法を用いて膜
厚５０ｎｍ程度の多結晶シリコン薄膜を形成した後、Ｘ
ｅＣｌ等のエキシマレーザーアニールを行なう。そし
て、周知のフォトリソグラフィー・エッチング技術を用
いてパターニングを行ない、多結晶シリコン薄膜１８、
１９、２０とする。
板１６上の全面に、低圧ＣＶＤ（Low Pressure CVD, 以
下、ＬＰＣＶＤと記す）法またはプラズマＣＶＤ（Plas
ma Enhanced CVD,以下、ＰＥＣＶＤと記す）法を用いて
膜厚２００ｎｍ程度のシリコン酸化膜を形成し、下地絶
縁膜１７とする。次に、下地絶縁膜１７上の全面に、ジ
シラン（Ｓｉ2Ｈ6）あるいはモノシラン（ＳｉＨ4 ）を
原料としたＬＰＣＶＤ法またはＰＥＣＶＤ法を用いて膜
厚５０ｎｍ程度の多結晶シリコン薄膜を形成した後、Ｘ
ｅＣｌ等のエキシマレーザーアニールを行なう。そし
て、周知のフォトリソグラフィー・エッチング技術を用
いてパターニングを行ない、多結晶シリコン薄膜１８、
１９、２０とする。
【００２６】次に、図２（ｂ）に示すように、ＥＣＲ−
ＣＶＤ（Electron Cyclotron Resonance Chemical Vapo
r Deposition）法を用いて膜厚１２０ｎｍ程度のシリコ
ン酸化膜からなるゲート絶縁膜２５を形成する。そし
て、スパッタ法により膜厚６００〜８００ｎｍ程度のタ
ンタル膜を全面に堆積させ、これをパターニングするこ
とにより、Ｎｃｈ−ＴＦＴ１４、Ｐｃｈ−ＴＦＴ１５形
成領域の多結晶シリコン薄膜１９、２０上にゲート電極
２７、２７を形成する。
ＣＶＤ（Electron Cyclotron Resonance Chemical Vapo
r Deposition）法を用いて膜厚１２０ｎｍ程度のシリコ
ン酸化膜からなるゲート絶縁膜２５を形成する。そし
て、スパッタ法により膜厚６００〜８００ｎｍ程度のタ
ンタル膜を全面に堆積させ、これをパターニングするこ
とにより、Ｎｃｈ−ＴＦＴ１４、Ｐｃｈ−ＴＦＴ１５形
成領域の多結晶シリコン薄膜１９、２０上にゲート電極
２７、２７を形成する。
【００２７】次に、図３（ｃ）に示すように、バイポー
ラＴＦＴ１３形成領域のうちのベース形成領域とＰｃｈ
−ＴＦＴ１５形成領域の全てが開口するフォトレジスト
パターン４２を形成した後、Ｂ2Ｈ6／Ｈ2 を用いたイオ
ンドーピングを行なうことによって、バイポーラＴＦＴ
１３のベース領域２２とＰｃｈ−ＴＦＴ１５のソース、
ドレイン領域３２、３３を同時に形成する。なお、イオ
ンドーピング時のドーズ量は、例えば１〜１０×１０15
atoms/cm2 程度とする。
ラＴＦＴ１３形成領域のうちのベース形成領域とＰｃｈ
−ＴＦＴ１５形成領域の全てが開口するフォトレジスト
パターン４２を形成した後、Ｂ2Ｈ6／Ｈ2 を用いたイオ
ンドーピングを行なうことによって、バイポーラＴＦＴ
１３のベース領域２２とＰｃｈ−ＴＦＴ１５のソース、
ドレイン領域３２、３３を同時に形成する。なお、イオ
ンドーピング時のドーズ量は、例えば１〜１０×１０15
atoms/cm2 程度とする。
【００２８】次に、前工程で用いたフォトレジストパタ
ーン４２を除去した後、図３（ｄ）に示すように、バイ
ポーラＴＦＴ１３形成領域のうちのＮ- 形成領域のみが
開口するフォトレジストパターン４３を形成し、これを
マスクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行
なうことによって、バイポーラＴＦＴ１３のＮ- 領域２
４を形成する。また、イオンドーピング時のドーズ量
は、例えば１〜１０×１０13atoms/cm2 程度とする。
ーン４２を除去した後、図３（ｄ）に示すように、バイ
ポーラＴＦＴ１３形成領域のうちのＮ- 形成領域のみが
開口するフォトレジストパターン４３を形成し、これを
マスクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行
なうことによって、バイポーラＴＦＴ１３のＮ- 領域２
４を形成する。また、イオンドーピング時のドーズ量
は、例えば１〜１０×１０13atoms/cm2 程度とする。
【００２９】次に、前工程で用いたフォトレジストパタ
ーン４３を除去した後、図３（ｅ）に示すように、バイ
ポーラＴＦＴ１３形成領域のうちのエミッタおよびコレ
クタ形成領域とＮｃｈ−ＴＦＴ１４形成領域の全てが開
口するフォトレジストパターン４４を形成し、これをマ
スクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行な
うことにより、バイポーラＴＦＴ１３のエミッタ領域２
１およびコレクタ領域２３とＮｃｈ−ＴＦＴ１４のソー
ス領域２９およびドレイン領域３０を同時に形成する。
また、イオンドーピング時のドーズ量は、例えば１〜１
０×１０15atoms/cm2 程度とする。ついで、３００℃、
２時間のＮ2アニールを行なう。
ーン４３を除去した後、図３（ｅ）に示すように、バイ
ポーラＴＦＴ１３形成領域のうちのエミッタおよびコレ
クタ形成領域とＮｃｈ−ＴＦＴ１４形成領域の全てが開
口するフォトレジストパターン４４を形成し、これをマ
スクとしてＰＨ3／Ｈ2を用いたイオンドーピングを行な
うことにより、バイポーラＴＦＴ１３のエミッタ領域２
１およびコレクタ領域２３とＮｃｈ−ＴＦＴ１４のソー
ス領域２９およびドレイン領域３０を同時に形成する。
また、イオンドーピング時のドーズ量は、例えば１〜１
０×１０15atoms/cm2 程度とする。ついで、３００℃、
２時間のＮ2アニールを行なう。
【００３０】以降は図示を省略するが、フォトレジスト
パターン４４を除去した後、ＣＶＤ法により膜厚５００
ｎｍ程度のシリコン酸化膜からなる層間絶縁膜を形成す
る。最後に、層間絶縁膜を貫通してバイポーラＴＦＴの
エミッタ領域、ベース領域、コレクタ領域、Ｎｃｈ−Ｔ
ＦＴ、Ｐｃｈ−ＴＦＴのソース領域、ドレイン領域に通
じるコンタクトホールを開口した後、全面にＡｌ−Ｓｉ
−Ｃｕ膜を堆積させ、これをパターニングすることによ
り、エミッタ電極、ベース電極、コレクタ電極、ソース
電極、ドレイン電極をそれぞれ形成する。
パターン４４を除去した後、ＣＶＤ法により膜厚５００
ｎｍ程度のシリコン酸化膜からなる層間絶縁膜を形成す
る。最後に、層間絶縁膜を貫通してバイポーラＴＦＴの
エミッタ領域、ベース領域、コレクタ領域、Ｎｃｈ−Ｔ
ＦＴ、Ｐｃｈ−ＴＦＴのソース領域、ドレイン領域に通
じるコンタクトホールを開口した後、全面にＡｌ−Ｓｉ
−Ｃｕ膜を堆積させ、これをパターニングすることによ
り、エミッタ電極、ベース電極、コレクタ電極、ソース
電極、ドレイン電極をそれぞれ形成する。
【００３１】図４は液晶表示装置４５の構成を示すブロ
ック図である。この図に示すように、この液晶表示装置
４５はドライバー回路を内蔵したものであり、ソース線
ドライバー回路４６、ゲート線ドライバー回路４７、画
素マトリクス４８の各部分から構成されている。ソース
線ドライバー回路４６は、シフトレジスタ４９、ビデオ
信号バス５０ａ、５０ｂ、５０ｃ、アナログスイッチ５
１ａ、５１ｂ、５１ｃ等を有し、また、ゲート線ドライ
バー回路４７は、シフトレジスタ５２、バッファー５３
等を有している。一方、画素マトリクス４８は各画素５
４がマトリクス状に配列されたものであり、各画素５４
は画素トランジスタ５５、液晶セル５６、対向電極５７
で構成されている。そして、ソース線ドライバー回路４
６から画素マトリクス４８の各画素トランジスタ５５に
対してソース線５８ａ、５８ｂ、５８ｃが延在し、ゲー
ト線ドライバー回路４７から画素マトリクス４８の各画
素トランジスタ５５に対してゲート線５９ａ、５９ｂが
延在している。
ック図である。この図に示すように、この液晶表示装置
４５はドライバー回路を内蔵したものであり、ソース線
ドライバー回路４６、ゲート線ドライバー回路４７、画
素マトリクス４８の各部分から構成されている。ソース
線ドライバー回路４６は、シフトレジスタ４９、ビデオ
信号バス５０ａ、５０ｂ、５０ｃ、アナログスイッチ５
１ａ、５１ｂ、５１ｃ等を有し、また、ゲート線ドライ
バー回路４７は、シフトレジスタ５２、バッファー５３
等を有している。一方、画素マトリクス４８は各画素５
４がマトリクス状に配列されたものであり、各画素５４
は画素トランジスタ５５、液晶セル５６、対向電極５７
で構成されている。そして、ソース線ドライバー回路４
６から画素マトリクス４８の各画素トランジスタ５５に
対してソース線５８ａ、５８ｂ、５８ｃが延在し、ゲー
ト線ドライバー回路４７から画素マトリクス４８の各画
素トランジスタ５５に対してゲート線５９ａ、５９ｂが
延在している。
【００３２】そして、上記ドライバー回路４６、４７
は、上述したバイポーラＴＦＴ１３とＣＭＯＳ−ＴＦＴ
を組み合わせた、いわゆるＢｉ−ＣＭＯＳ構成となって
いる。また、その中でも、アナログスイッチ５１ａ、５
１ｂ、５１ｃにはバイポーラＴＦＴ１３が用いられてい
る。一方、画素マトリクス４８を構成する画素トランジ
スタ５５にはＮｃｈ−ＴＦＴが用いられている。
は、上述したバイポーラＴＦＴ１３とＣＭＯＳ−ＴＦＴ
を組み合わせた、いわゆるＢｉ−ＣＭＯＳ構成となって
いる。また、その中でも、アナログスイッチ５１ａ、５
１ｂ、５１ｃにはバイポーラＴＦＴ１３が用いられてい
る。一方、画素マトリクス４８を構成する画素トランジ
スタ５５にはＮｃｈ−ＴＦＴが用いられている。
【００３３】本実施の形態の液晶表示装置は、アナログ
スイッチ５１ａ、５１ｂ、５１ｃにバイポーラＴＦＴが
用いられるとともに、ドライバー回路４６、４７がＢｉ
−ＣＭＯＳ構成となっているため、ＣＭＯＳ−ＴＦＴの
みを用いた従来の液晶表示装置の回路部に比べて、電流
駆動能力が向上するとともに、動作速度を速めることが
できる。また、従来のように電流駆動能力向上のために
チャネル幅を広げるといった必要もないため、トランジ
スタが大きな占有面積を必要とすることもなく、液晶表
示装置の高密度化、高開口率化を図ることができる。
スイッチ５１ａ、５１ｂ、５１ｃにバイポーラＴＦＴが
用いられるとともに、ドライバー回路４６、４７がＢｉ
−ＣＭＯＳ構成となっているため、ＣＭＯＳ−ＴＦＴの
みを用いた従来の液晶表示装置の回路部に比べて、電流
駆動能力が向上するとともに、動作速度を速めることが
できる。また、従来のように電流駆動能力向上のために
チャネル幅を広げるといった必要もないため、トランジ
スタが大きな占有面積を必要とすることもなく、液晶表
示装置の高密度化、高開口率化を図ることができる。
【００３４】しかも、バイポーラＴＦＴの構造は、エミ
ッタ領域、ベース領域、コレクタ領域が多結晶シリコン
薄膜の横方向に並ぶ、いわゆる横型バイポーラ薄膜トラ
ンジスタである。したがって、製造方法のところで説明
したように、バイポーラＴＦＴのエミッタ、ベース、コ
レクタ領域をＣＭＯＳ−ＴＦＴのソース、ドレイン領域
と同時に形成することができる。そのため、製造工程を
特に複雑にすることなく、バイポーラＴＦＴを形成する
ことができる。
ッタ領域、ベース領域、コレクタ領域が多結晶シリコン
薄膜の横方向に並ぶ、いわゆる横型バイポーラ薄膜トラ
ンジスタである。したがって、製造方法のところで説明
したように、バイポーラＴＦＴのエミッタ、ベース、コ
レクタ領域をＣＭＯＳ−ＴＦＴのソース、ドレイン領域
と同時に形成することができる。そのため、製造工程を
特に複雑にすることなく、バイポーラＴＦＴを形成する
ことができる。
【００３５】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態では、バイポーラＴＦＴ１３を、Ｎ型
エミッタ領域２１、Ｐ型ベース領域２２、Ｎ- 領域２
４、Ｎ型コレクタ領域２３からなる構成としたが、この
構成に加えて、図５に示すように、多結晶シリコンにお
けるＰＮ接合のレベルを高めるために、Ｎ型エミッタ領
域２１とＰ型ベース領域２２の間およびＰ型ベース領域
２２とＮ- 領域２４の間に導電型を持たないＩ型領域６
０、６０を設けてもよい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば本実施の形態では、バイポーラＴＦＴ１３を、Ｎ型
エミッタ領域２１、Ｐ型ベース領域２２、Ｎ- 領域２
４、Ｎ型コレクタ領域２３からなる構成としたが、この
構成に加えて、図５に示すように、多結晶シリコンにお
けるＰＮ接合のレベルを高めるために、Ｎ型エミッタ領
域２１とＰ型ベース領域２２の間およびＰ型ベース領域
２２とＮ- 領域２４の間に導電型を持たないＩ型領域６
０、６０を設けてもよい。
【００３６】また、上記実施の形態では、バイポーラＴ
ＦＴをＮＰＮ型トランジスタとしたが、ＰＮＰ型トラン
ジスタとしてもよい。また、液晶表示装置として、バイ
ポーラＴＦＴをドライバー回路に適用する例を示した
が、ドライバー回路だけでなく、例えば電源回路内のア
ンプ等に適用してもよい。その場合、電流供給能力の高
いアンプを実現することができる。
ＦＴをＮＰＮ型トランジスタとしたが、ＰＮＰ型トラン
ジスタとしてもよい。また、液晶表示装置として、バイ
ポーラＴＦＴをドライバー回路に適用する例を示した
が、ドライバー回路だけでなく、例えば電源回路内のア
ンプ等に適用してもよい。その場合、電流供給能力の高
いアンプを実現することができる。
【００３７】また、製造方法のところで述べた各種膜の
膜厚やイオンドーピング時のドーズ量等の具体的な数値
に関しては、ほんの一例にすぎず、適宜変更が可能なこ
とは勿論である。さらに、本発明の横型バイポーラ薄膜
トランジスタを任意の半導体集積回路に適用することが
可能である。
膜厚やイオンドーピング時のドーズ量等の具体的な数値
に関しては、ほんの一例にすぎず、適宜変更が可能なこ
とは勿論である。さらに、本発明の横型バイポーラ薄膜
トランジスタを任意の半導体集積回路に適用することが
可能である。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明の
薄膜トランジスタは、エミッタ領域、ベース領域、コレ
クタ領域がシリコン薄膜の横方向に並んだ横型バイポー
ラ薄膜トランジスタである。そこで、この横型バイポー
ラ薄膜トランジスタをドライバー回路やアナログスイッ
チ、あるいはアンプ等を含む液晶表示装置の回路部に用
いることによって、従来の液晶表示装置の回路部に比べ
て、電流駆動能力が向上するとともに、動作速度を速め
ることができる。また、電流駆動能力向上のためにチャ
ネル幅を広げる必要がないため、トランジスタが大きな
占有面積を必要とすることもなく、液晶表示装置の高密
度化、高開口率化を図ることができる。また、薄膜トラ
ンジスタが横型バイポーラ薄膜トランジスタであり、エ
ミッタ、ベース、コレクタ領域をＣＭＯＳ型薄膜トラン
ジスタのソース、ドレイン領域と同時に形成することが
できるため、製造工程を特に複雑にすることなく、バイ
ポーラ型薄膜トランジスタを形成することができる。さ
らに、電流駆動能力が高く、かつ動作速度の速い、薄膜
トランジスタを有する半導体集積回路を提供することが
できる。
薄膜トランジスタは、エミッタ領域、ベース領域、コレ
クタ領域がシリコン薄膜の横方向に並んだ横型バイポー
ラ薄膜トランジスタである。そこで、この横型バイポー
ラ薄膜トランジスタをドライバー回路やアナログスイッ
チ、あるいはアンプ等を含む液晶表示装置の回路部に用
いることによって、従来の液晶表示装置の回路部に比べ
て、電流駆動能力が向上するとともに、動作速度を速め
ることができる。また、電流駆動能力向上のためにチャ
ネル幅を広げる必要がないため、トランジスタが大きな
占有面積を必要とすることもなく、液晶表示装置の高密
度化、高開口率化を図ることができる。また、薄膜トラ
ンジスタが横型バイポーラ薄膜トランジスタであり、エ
ミッタ、ベース、コレクタ領域をＣＭＯＳ型薄膜トラン
ジスタのソース、ドレイン領域と同時に形成することが
できるため、製造工程を特に複雑にすることなく、バイ
ポーラ型薄膜トランジスタを形成することができる。さ
らに、電流駆動能力が高く、かつ動作速度の速い、薄膜
トランジスタを有する半導体集積回路を提供することが
できる。
【図１】 本発明の一実施の形態である薄膜トランジス
タを示す縦断面図である。
タを示す縦断面図である。
【図２】 同、薄膜トランジスタの製造方法を順を追っ
て示すプロセスフロー図である。
て示すプロセスフロー図である。
【図３】 同、プロセスフロー図の続きである。
【図４】 本実施の形態の液晶表示装置の構成を示すブ
ロック図である。
ロック図である。
【図５】 本発明の他の実施の形態である薄膜トランジ
スタを示す縦断面図である。
スタを示す縦断面図である。
【図６】 従来の薄膜トランジスタの一例を示す、
（ａ）平面図、（ｂ）（ａ）のＢ−Ｂ線に沿う縦断面
図、である。
（ａ）平面図、（ｂ）（ａ）のＢ−Ｂ線に沿う縦断面
図、である。
１３ バイポーラ型薄膜トランジスタ（バイポーラＴＦ
Ｔ） １４ Ｎｃｈ薄膜トランジスタ（Ｎｃｈ−ＴＦＴ） １５ Ｐｃｈ薄膜トランジスタ（Ｐｃｈ−ＴＦＴ） １６ ガラス基板（基板） １８，１９，２０ 多結晶シリコン薄膜（シリコン薄
膜） ２１ エミッタ領域 ２２ ベース領域 ２３ コレクタ領域 ２４ Ｎ- 領域 ２９，３２ ソース領域 ３０，３３ ドレイン領域 ４５ 液晶表示装置 ４６ ソース線ドライバー回路 ４７ ゲート線ドライバー回路 ５１ａ、５１ｂ、５１ｃ アナログスイッチ ５５ 画素トランジスタ ６０ Ｉ型領域
Ｔ） １４ Ｎｃｈ薄膜トランジスタ（Ｎｃｈ−ＴＦＴ） １５ Ｐｃｈ薄膜トランジスタ（Ｐｃｈ−ＴＦＴ） １６ ガラス基板（基板） １８，１９，２０ 多結晶シリコン薄膜（シリコン薄
膜） ２１ エミッタ領域 ２２ ベース領域 ２３ コレクタ領域 ２４ Ｎ- 領域 ２９，３２ ソース領域 ３０，３３ ドレイン領域 ４５ 液晶表示装置 ４６ ソース線ドライバー回路 ４７ ゲート線ドライバー回路 ５１ａ、５１ｂ、５１ｃ アナログスイッチ ５５ 画素トランジスタ ６０ Ｉ型領域
Claims (13)
- 【請求項１】 基板上のシリコン薄膜に、第１導電型か
らなるエミッタ領域と、前記第１導電型と反対の導電型
からなるベース領域と、前記第１導電型からなるコレク
タ領域が、横方向に隣接して形成されたバイポーラ型で
あることを特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１に記載の薄膜トランジスタにお
いて、 前記エミッタ領域と前記ベース領域との間および前記コ
レクタ領域と前記ベース領域との間に、導電型を持たな
い領域が形成されたことを特徴とする薄膜トランジス
タ。 - 【請求項３】 請求項１または２に記載の薄膜トランジ
スタにおいて、 前記シリコン薄膜が多結晶シリコン薄膜であることを特
徴とする薄膜トランジスタ。 - 【請求項４】 請求項３に記載の薄膜トランジスタにお
いて、 低温プロセスによって作成されたものであることを特徴
とする薄膜トランジスタ。 - 【請求項５】 請求項１ないし４のいずれかに記載のバ
イポーラ型の薄膜トランジスタが用いられたことを特徴
とする半導体集積回路。 - 【請求項６】 請求項１ないし４のいずれかに記載のバ
イポーラ型の薄膜トランジスタが用いられたことを特徴
とする液晶表示装置。 - 【請求項７】 請求項１ないし４のいずれかに記載のバ
イポーラ型の薄膜トランジスタと、Ｎｃｈ薄膜トランジ
スタおよびＰｃｈ薄膜トランジスタを合わせ持つ相補型
薄膜トランジスタ、の双方が用いられたことを特徴とす
る液晶表示装置。 - 【請求項８】 請求項７に記載の液晶表示装置におい
て、 ドライバー回路が内蔵されたことを特徴とする液晶表示
装置。 - 【請求項９】 請求項８に記載の液晶表示装置におい
て、 前記バイポーラ型の薄膜トランジスタが前記ドライバー
回路のアナログスイッチとして用いられたことを特徴と
する液晶表示装置。 - 【請求項１０】 請求項８に記載の液晶表示装置におい
て、 前記バイポーラ型の薄膜トランジスタが前記ドライバー
回路に用いられ、前記Ｎｃｈ薄膜トランジスタ、Ｐｃｈ
薄膜トランジスタのいずれか一方が画素トランジスタと
して用いられたことを特徴とする液晶表示装置。 - 【請求項１１】 請求項１ないし４のいずれかに記載の
バイポーラ型の薄膜トランジスタがアンプに用いられた
ことを特徴とする液晶表示装置。 - 【請求項１２】 請求項１１に記載の液晶表示装置にお
いて、 ドライバー回路が内蔵されたことを特徴とする液晶表示
装置。 - 【請求項１３】 請求項１ないし４のいずれかに記載の
バイポーラ型の薄膜トランジスタと、Ｎｃｈ薄膜トラン
ジスタおよびＰｃｈ薄膜トランジスタを合わせ持つ相補
型薄膜トランジスタ、の双方が用いられた液晶表示装置
におけるバイポーラ型の薄膜トランジスタの製造方法で
あって、 前記バイポーラ型の薄膜トランジスタのエミッタ領域お
よびコレクタ領域を、前記相補型薄膜トランジスタにお
けるこれらエミッタ、コレクタ領域と同じ導電型のソー
ス、ドレイン領域と同時に形成し、前記バイポーラ型の
薄膜トランジスタのベース領域を、前記相補型薄膜トラ
ンジスタにおける該ベース領域と同じ導電型のソース、
ドレイン領域と同時に形成することを特徴とする薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368696A JPH1032337A (ja) | 1996-07-12 | 1996-07-12 | 薄膜トランジスタとそれを用いた半導体集積回路および液晶表示装置ならびに薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368696A JPH1032337A (ja) | 1996-07-12 | 1996-07-12 | 薄膜トランジスタとそれを用いた半導体集積回路および液晶表示装置ならびに薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032337A true JPH1032337A (ja) | 1998-02-03 |
Family
ID=16140164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18368696A Withdrawn JPH1032337A (ja) | 1996-07-12 | 1996-07-12 | 薄膜トランジスタとそれを用いた半導体集積回路および液晶表示装置ならびに薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032337A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030037541A (ko) * | 2001-11-06 | 2003-05-14 | 삼성전자주식회사 | 액정 표시 장치용 기판 및 그의 제조 방법 |
| US7084428B2 (en) | 2002-12-03 | 2006-08-01 | Seiko Epson Corporation | Transistor, integrated circuit, electro-optic device, electronic instrument and method of manufacturing a transistor |
| JP2008034826A (ja) * | 2006-06-26 | 2008-02-14 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置、ラテラルバイポーラ薄膜トランジスタ、ハイブリッド薄膜トランジスタ、ｍｏｓ薄膜トランジス、及び薄膜トランジスタの製造方法 |
| US7791077B2 (en) | 2006-08-18 | 2010-09-07 | Advanced Lcd Technologies Development Center Co., Ltd. | Electronic device, display device, interface circuit and differential amplification device, which are constituted by using thin-film transistors |
| US8415746B2 (en) | 2006-06-26 | 2013-04-09 | Sharp Kabushiki Kaisha | Thin-film semiconductor device, lateral bipolar thin-film transistor, hybrid thin-film transistor, MOS thin-film transistor, and method of fabricating thin-film transistor |
-
1996
- 1996-07-12 JP JP18368696A patent/JPH1032337A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030037541A (ko) * | 2001-11-06 | 2003-05-14 | 삼성전자주식회사 | 액정 표시 장치용 기판 및 그의 제조 방법 |
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