JPH1032491A - フラッシュａ／ｄ変換器 - Google Patents

フラッシュａ／ｄ変換器

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JPH1032491A
JPH1032491A JP9066664A JP6666497A JPH1032491A JP H1032491 A JPH1032491 A JP H1032491A JP 9066664 A JP9066664 A JP 9066664A JP 6666497 A JP6666497 A JP 6666497A JP H1032491 A JPH1032491 A JP H1032491A
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flash
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digital word
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Eimoku Kin
泳 黙 金
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Abstract

(57)【要約】 【課題】 比較器の数を減少することにより、電力の消
費とチップ面積が大幅に減少するフラッシュA/D変換器
を提供する。 【解決手段】 本発明のフラッシュA/D変換器は、Nビッ
トA/D変換器において、２N個の抵抗が直列接続され、各
抵抗の接続点から基準電圧を出力する基準電圧発生手段
１１と、交番目の基準電圧とアナログ入力信号とをそれ
ぞれ比較する第１比較器から第ｍ(=２(N-1)−１)比較器
を具備する比較手段１５と、各比較器の出力に応答して
２(N-1)ビットのアドレスを発生するアドレス発生手段
１７と、アドレスに応答してディジタルワードの上位(N
-1)ビットを出力する上位ディジタルワード発生手段１
９と、アドレスに応答してディジタルワードの最下位の
ビットを出力する下位ディジタルワード発生手段２１
と、ディジタルワードの上位(N-1)ビットと最下位のビ
ットをラッチするラッチ手段２３とを具備することを特
徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はA/D変換器(Analog t
o Digital Converter)に係り、特に比較器の数を減少さ
せることができるフラッシュA/D変換器に関する。
【０００２】
【従来の技術】画像信号や音声信号のようなほとんどの
物理的な量はアナログ信号として表わされるが、ディジ
タル信号処理は高速かつ高精度で信号を処理することが
できるので広く用いられている。従って、アナログシス
テムとディジタルシステムのインタフェーシング(Inter
facing)のための D/A(Digital to Analog)変換器及びA/
D変換器は信号処理システムを構成する場合において非
常に重要な部分である。普通、A/D変換器とD/A変換器は
幾つかの機能ブロックから構成されているが、その中で
代表的なブロックは比較器と、スイッチと、サンプル・
ホールド回路と、高精度の基準電圧を供給する基準電圧
発生器とである。
【０００３】図２は従来の技術によるフラッシュ型A/D
変換器の回路図であり、例として４ビットフラッシュA/
D変換器を示したものである。
【０００４】図２を参照すると、従来の技術によるフラ
ッシュA/D変換器は、基準電圧発生手段1と、サンプル・
ホールド回路3と、比較手段5と、アドレス発生手段7
と、ディジタルワード発生手段9と、ラッチ手段10とを
具備している。
【０００５】前記基準電圧発生手段1は第１供給電圧(V
TOP)と第２供給電圧(VBOT)との間に同じ抵抗値を有する
16個の抵抗(R1、R2、・・・、R16)を直列接続して構成され、
前記各抵抗の接続点では15個の基準電圧(V1、V2、・・・、V1
5)が出力される。
【０００６】前記比較手段5は第１比較器、第２比較
器、・・・、第１５比較器(COP1,COP2,・・・COP15)を具備
し、この各比較器(COP1,COP2,・・・COP15)では前記基準電
圧発生手段1から出力されるそれぞれの基準電圧（V1、V
2、・・・、V15)と前記サンプル・ホールド回路3から出力さ
れる信号(SVIN)とがそれぞれ比較される。
【０００７】前記アドレス発生手段7は前記比較手段5の
各比較器(COP1,COP2,・・・COP15)の出力(C1、C2、・・・、C15)
に応答して16ビットのアドレス(A1、A2,・・・、A16)を発生
する。
【０００８】前記アドレス発生手段7は、供給電圧(Vcc)
と前記第1比較器(COP1)の出力(C1)が入力されて論理動
作を行う第１論理手段7aと、前記第１から第１５比較器
(COP1,COP2,・・・COP15)のうち相互に隣接する二つの比較
器の出力が入力されて論理動作を行う第２から第１５論
理手段(7b,7c、・・・、7o)と、前記第１５比較器(COP15)の
出力(C15)と接地電圧(GND)とが入力されて論理動作を行
う第１６論理手段7pとから構成されている。ここでは、
前記第１から第１６論理手段(7a、7b、・・・、7p)がインバー
ター(I1,I2、・・・、I16)とANDゲート(AND1、AND2、・・・、AND1
6)とから構成されている場合を示している。
【０００９】前記ディジタルワード発生手段9はROMやPL
Aから構成され、前記アドレス発生手段7で発生されるア
ドレス(A1,A2、・・・、A16)に応答して4ビットディジタルワ
ード(D1、D2、D3、D4)を出力する。前記ラッチ手段10はク
ロック信号(LATCK)に応答して前記ディジタルワード(D
1、D2、D3、D4)をラッチする。
【００１０】
【発明が解決しようとする課題】しかしながら、前述し
た従来の技術によるフラッシュA/D変換器はビット数が
増加すると、それだけ多くの比較器と抵抗を必要とする
ので、電力の消費とチップの面積が増加するという短所
があった。また、製造工程の変化に応じて特性が低下す
るという短所もあった。
【００１１】本発明は前述の問題点を解決するために案
出されたものであり、比較器の数を減少することによ
り、電力の消費とチップ面積が大幅に減少することので
きるフラッシュA/D変換器を提供することをその目的と
する。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明によるフラッシュA/D変換器は、NビットA/D変
換器において、基準電圧発生器と、比較部と、アドレス
発生器と、上位ディジタルワード発生器と、下位ディジ
タルワード発生器と、ラッチ部とを具備することを特徴
とする。
【００１３】前記基準電圧発生器は第１供給電圧と第２
供給電圧との間に２N個の抵抗が直列に連結され、前記
各抵抗の接続点で基準電圧を出力する。
【００１４】前記比較部は前記基準電圧発生器から出力
される交番目の基準電圧とアナログ入力信号とをそれぞ
れ比較する第１比較器から第ｍ比較器(ｍ＝２(N-1)−
１)を具備する。
【００１５】前記アドレス発生器は前記各比較器の出力
に応答して２(N-1)ビットのアドレスを発生する。
【００１６】前記上位ディジタルワード発生器は前記ア
ドレスに応答してディジタルワードの上位(N-1)ビット
を出力する。
【００１７】前記下位ディジタルワード発生器は前記ア
ドレスに応答して前記交番目の基準電圧を除いた残りの
基準電圧のうち一つを選択し、選択された基準電圧と前
記アナログ入力信号とを比較して前記ディジタルワード
のLSB(Least Significant Bit)を出力する。前記ラッチ
部は前記ディジタルワードの上位(N-1)ビット及びLSBを
ラッチする。
【００１８】望ましい実施例によると、前記アドレス発
生器は、供給電圧(Vcc)と前記第１比較器の出力が入力
されて論理動作を行う第１論理手段と、前記第１比較器
から第ｍ比較器のうち相互に隣接する二つの比較器の出
力が入力されて論理動作を行う第２から第ｍ論理手段
と、前記第ｍ比較器の出力と接地電圧(GND)が入力され
て論理動作を行う第ｍ＋１論理手段とを具備する。
【００１９】前記上位ディジタルワード発生器はPLA及
びROMのうち選択された何れか一つから構成される。
【００２０】前記下位ディジタルワード発生器は、前記
交番目の基準電圧を除いた残りの基準電圧にそれぞれ接
続されている入力端と、この入力端にそれぞれ接続され
る２(N-1)個のスイッチと、このスイッチの出力信号と
前記アナログ入力信号とを比較する比較器とを具備す
る。また、前記各スイッチの制御信号は前記アドレスの
各ビットである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて更に詳細に説明する。
【００２２】図１は本発明の一実施の形態に係るフラッ
シュA/D変換器の回路図であり、４ビットフラッシュA/D
変換器の場合を示したものである。
【００２３】図１を参照すると、本発明によるフラッシ
ュA/D変換器は、基準電圧発生手段11と、サンプル・ホ
ールド回路13と、比較手段15と、アドレス発生手段17
と、上位ディジタルワード発生手段19と、下位ディジタ
ルワード発生手段21と、ラッチ手段23とを具備してい
る。
【００２４】前記基準電圧発生手段11は第１供給電圧(V
TOP)と第２供給電圧(VBOT)との間に２4個の抵抗(R21、R2
2、・・・、R36)を直列に接続して構成され、前記各抵抗の接
続点では１５(２4−１)個の基準電圧(V21、V22、・・・、V35)
を出力する。
【００２５】前記比較手段15は第１から第７比較器(COP
22,COP24、・・・、COP34)を具備し、それぞれの比較器は前
記基準電圧発生手段11から出力される基準電圧のうち交
番目の、例えば偶数番目の各基準電圧(V22,V24,V26,V2
8,V30,V32,V34)とアナログ入力信号(SVIN)とをそれぞれ
比較する。
【００２６】前記アドレス発生手段17は前記各比較器(C
OP22,COP24、・・・、COP34)の出力(C22、C24、・・・、C34)に応答
して２3ビットのアドレス(A22、A24、・・・、A36)を発生す
る。
【００２７】前記上位ディジタルワード発生手段19は、
前記２3ビットのアドレス(A22、A24、・・・、A36)に応答して
ディジタルワードの上位３ビット(D2、D3、D4)を出力す
る。
【００２８】前記下位ディジタルワード発生手段21は、
前記２3ビットのアドレス(A22、A24、・・・、A36)に応答して
前記偶数番目の基準電圧を除いた残りの基準電圧である
奇数番目の基準電圧(V21,V23,V25,V27,V29,V31,V33,V3
5)のうち何れか一つを選択し、この選択した基準電圧と
前記アナログ入力信号(SVIN)とを比較して前記ディジタ
ルワードのLSB(Least Significant Bit)D1を出力する。
【００２９】前記ラッチ手段23は前記ディジタルワード
の上位３ビット(D2、D3、D4)と前記LSB(D1)をラッチす
る。
【００３０】ここで、前記基準電圧発生手段11の２4個
の抵抗(R21、R22、・・・、R36)の抵抗値は同一である。前記
アナログ入力信号(SVIN)は前記サンプル・ホールド回路
13の出力信号であり、前記サンプル・ホールド回路13は
入力信号(VIN)及びクロック信号(SAMCK)に応答して前記
アナログ入力信号(SVIN)を出力する。
【００３１】前記アドレス発生手段17は、供給電圧(Vc
c)と前記第１比較器(COP22)の出力(C22)が入力されて論
理動作を行う第１論理手段17aと、前記第１から第７比
較器(COP22,COP24、・・・、COP34)のうち相互に隣接する二
つの比較器の出力が入力されて論理動作を行う第２から
第７論理手段(17b、17c、・・・、17g)と、前記第７比較器(CO
P34)の出力(C34)と接地電圧(GND)とが入力されて論理動
作を行う第８論理手段17hとから構成されている。 前
記第１から第８論理手段(17a、17b、・・・、17h)は二つの入
力レベルが相異なるときのみに"ハイ"レベルを出力する
ように構成され、ここではそれぞれインバーター(I22,I
24、・・・、I36)とANDゲート(AND22、AND24、・・・、AND36)とか
ら構成されている。
【００３２】前記上位ディジタルワード発生手段19はPL
A又はROMから構成されている。
【００３３】前記下位ディジタルワード発生手段21は、
基準電圧発生手段11から出力される奇数番目の基準電圧
(V21,V23,V25,V27,V29,V31,V33,V35)に接続された入力
端と、この入力された基準電圧(V21,V23,V25,V27,V29,V
31,V33,V35)にそれぞれ接続されたスイッチ(S1、S2、・・・、
S8)と、このスイッチ(S1、S2、・・・、S8)の出力と前記アナ
ログ入力信号(SVIN)とを比較する比較器(COP36)とから
構成されている。
【００３４】前記２3個のスイッチ(S1、S2、・・・、S8)の各
制御信号は前記アドレス(A22、A24、・・・、A36)の各ビット
であり、前記各スイッチ(S1、S2、・・・、S8)は各制御信号
が"ハイ"レベルである場合に入力端のデータを出力端に
伝達する。ここで、前記スイッチ(S1、S2、・・・、S8)はＮＭ
ＯＳトランジスタから構成されている。
【００３５】前記ラッチ手段23は前記ディジタルワード
の上位３ビット(D2、D3、D4)をラッチする第２、第３、第
４ラッチ(L2、L3、L4)と、前記ディジタルワードのLSB(Le
astSignificant Bit)D1をラッチする第１ラッチL1とか
ら構成されている。
【００３６】次に、図１に示した本発明によるフラッシ
ュA/D変換器の動作を説明する。
【００３７】例えば、前記比較手段15に入力される前記
アナログ入力信号(SVIN)の所定の位置の電圧レベルが前
記基準電圧発生手段11から出力される前記基準電圧のう
ちV28とV29との間の電圧レベルであるとすると、前記第
１から第４比較器(COP22,COP24、COP26、COP28)の出力(C2
2,C24,C26,C28)は"ハイ"レベルになり、前記第５から第
７比較器(COP30,COP32,COP34)の出力(C30,C32,C34)は"
ロー"レベルになる。
【００３８】従って、前記アドレス発生手段17の第５論
理手段17eの出力A30のみが"ハイ"レベルになり、残りの
論理手段(17a,17b,17c,17d,17f,17g)の出力(A22,A24,A2
6,A28,A32,A34,A36)は全て"ロー"レベルになるので、前
記ディジタルワードの上位３ビット(D4,D3,D2)はロジッ
ク"(1,0,0)"になる。
【００３９】また、前記第５論理手段17eの出力A30のみ
が"ハイ"レベルになるので、前記下位ディジタルワード
発生手段21のスイッチS5のみがターンオンされ前記基準
電圧V29が伝達されて比較器(COP36)に入力される。前記
比較器(COP36)は前記基準電圧V29と前記アナログ入力信
号(SVIN)とを比較するが、前述したように前記アナログ
入力信号(SVIN)の所定の位置の電圧レベルが前記基準電
圧V29より低いので前記比較器(COP36)の出力レベルは"
ロー"レベルになる。従って、前記ディジタルワードのL
SB(D1)はロジック"0"("ロー"レベル)になり、４ビット
(D4,D3,D2、D1)の信号(1,0,0,0)が出力される。
【００４０】このような動作によって、本発明のフラッ
シュＡ／Ｄ変換器は前記アナログ入力信号(SVIN)の所定
の電圧レベルをディジタルワードに変換することができ
る。
【００４１】
【発明の効果】本発明のフラッシュA/D変換器による
と、従来のフラッシュA/D変換器に比べて比較器の数とR
OMの大きさを大幅に減少することができる。即ち、15個
の比較器と16×4個のROMとを要する従来のフラッシュA/
D変換器とは異なり、本発明によるフラッシュA/D変換器
は９個の比較器と、8×3個のROMと、８個の簡単なスイ
ッチとで実現することができる。従って、本発明のフラ
ッシュA/D変換器は従来のフラッシュA/D変換器に比べて
電力の消費とチップ面積を大幅に減少させることが可能
である。
【００４２】また、本発明は前記実施の形態に限られる
ものではなく、多くの変形が本発明の技術的な思想内に
おいて、当分野における通常の知識を有する者によって
可能であることは明らかである。
【図面の簡単な説明】
【図１】本発明によるフラッシュA/D変換器の実施の形
態に係る回路図である。
【図２】従来の技術によるフラッシュA/D変換器の回路
図である。
【符号の説明】
１、１１ 基準電圧発生手段 ３、１３ サンプル・ホールド回路 ５、１５ 比較手段 ７、１７ アドレス発生手段 ９ ディジタルワード発生手段 １０、２３ ラッチ手段 １９ 上位ディジタルワード発生手段 ２１ 下位ディジタルワード発生手段 ＶTOP 第１供給電圧 ＶBOT 第２供給電圧 Ｒ１、Ｒ２、・・・・、Ｒ３６ 抵抗 Ｖ１、Ｖ２、・・・・、Ｖ３５ 基準電圧 ＳＶＩＮ アナログ入力信号 ＶＩＮ 入力信号 ＳＡＭＣＫ クロック信号 Ｃｏｐ１、Ｃｏｐ２、・・・・、Ｃｏｐ３６ 比較器 ＶCC 供給電圧 ＡＮＤ１、ＡＮＤ２、・・・・ＡＮＤ３６ ＡＮＤゲー
ト Ｉ１、Ｉ２、・・・・Ｉ３６ インバーター Ｓ１、Ｓ２、・・・・、Ｓ８ スイッチ ＬＡＴＣＫ クロック信号 Ｌ１、Ｌ２、Ｌ３、Ｌ４ ラッチ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 NビットA/D変換器において、 第１供給電圧と第２供給電圧との間に２N個の抵抗が直
    列接続され、前記各抵抗のそれぞれの接続点で基準電圧
    を出力する基準電圧発生手段と、 前記基準電圧発生手段から出力された交番目の前記基準
    電圧とアナログ入力信号とをそれぞれ比較する第１比較
    器から第ｍ(=２(N-1)−１)比較器を具備する比較手段
    と、 前記第１比較器から第ｍ比較器の出力に応答して２
    (N-1)ビットのアドレスを発生するアドレス発生手段
    と、 前記アドレスに応答してディジタルワードの上位(N-1)
    ビットを出力する上位ディジタルワード発生手段と、 前記アドレスに応答して前記交番目の基準電圧以外の基
    準電圧のうち一つを選択し、この選択された基準電圧と
    前記アナログ入力信号とを比較して前記ディジタルワー
    ドの最下位のビットを出力する下位ディジタルワード発
    生手段と、 前記ディジタルワードの上位(N-1)ビットと最下位のビ
    ットとをラッチするラッチ手段とを具備することを特徴
    とするフラッシュA/D変換器。
  2. 【請求項２】 前記基準電圧発生手段の２N個の前記抵抗
    の抵抗値の大きさは同一であることを特徴とする請求項
    １に記載のフラッシュA/D変換器。
  3. 【請求項３】 前記アナログ入力信号はサンプル・ホー
    ルド回路の出力信号であることを特徴とする請求項１に
    記載のフラッシュA/D変換器。
  4. 【請求項４】 前記アドレス発生手段は、 供給電圧と前記第１比較器の出力が入力されて論理動作
    を行う第１論理手段と、 前記第１比較器から第ｍ比較器のうち相互に隣接する二
    つの比較器の出力を入力して論理動作を行う第２論理手
    段から第ｍ論理手段と、 前記第ｍ比較器の出力と接地電圧とを入力して論理動作
    を行う第ｍ＋１論理手段とを具備することを特徴とする
    請求項１に記載のフラッシュA/D変換器。
  5. 【請求項５】 前記第１論理手段から第ｍ＋１論理手段
    は二つの入力レベルが相異なるときにのみに"ハイ"レベ
    ルの信号を出力することを特徴とする請求項４に記載の
    フラッシュA/D変換器。
  6. 【請求項６】 前記上位ディジタルワード発生手段はPLA
    及びROMのうち選択された何れか一つから構成されてい
    ることを特徴とする請求項１に記載のフラッシュA/D変
    換器。
  7. 【請求項７】 前記下位ディジタルワード発生手段は、 前記基準電圧発生手段から出力される基準電圧のうち前
    記交番目の基準電圧以外の基準電圧に接続された入力端
    と、 この入力端にそれぞれ接続された２(N-1)個のスイッチ
    と、 このスイッチの出力と前記アナログ入力信号とを比較す
    る比較器とを具備することを特徴とする請求項１に記載
    のフラッシュA/D変換器。
  8. 【請求項８】 前記各スイッチの制御信号は、前記アド
    レスの各ビットであり、前記各スイッチは前記各制御信
    号が"ハイ"レベルであるときに前記入力端のデータを前
    記出力端に伝達することを特徴とする請求項７に記載の
    フラッシュA/D変換器。
JP9066664A 1996-03-19 1997-03-19 フラッシュａ／ｄ変換器 Pending JPH1032491A (ja)

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