JPH10326224A - ディジタル・シグナル・プロセッサ - Google Patents
ディジタル・シグナル・プロセッサInfo
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- JPH10326224A JPH10326224A JP9136890A JP13689097A JPH10326224A JP H10326224 A JPH10326224 A JP H10326224A JP 9136890 A JP9136890 A JP 9136890A JP 13689097 A JP13689097 A JP 13689097A JP H10326224 A JPH10326224 A JP H10326224A
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- Japan
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- memory
- data
- program
- digital signal
- signal processor
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 プログラムの構成が、一方のメモリが余剰、
他方が不足というような場合においても、回路を複雑か
つ大規模化させることなく、また、消費電力を増加させ
ることなく、ユーザが自由にメモリ空間を配分すること
により、メモリを効率的に使用することができる。 【解決手段】 メモリ１とメモリバス５，６との接続、
メモリ２とメモリバス５，６との接続、並びに、メモリ
３とメモリバス５，６との接続をそれぞれブロック単位
で切り換えるセレクタ７，８を設け、ユーザによって内
部メモリ空間の配分を自由に設定することができるよう
にする。
他方が不足というような場合においても、回路を複雑か
つ大規模化させることなく、また、消費電力を増加させ
ることなく、ユーザが自由にメモリ空間を配分すること
により、メモリを効率的に使用することができる。 【解決手段】 メモリ１とメモリバス５，６との接続、
メモリ２とメモリバス５，６との接続、並びに、メモリ
３とメモリバス５，６との接続をそれぞれブロック単位
で切り換えるセレクタ７，８を設け、ユーザによって内
部メモリ空間の配分を自由に設定することができるよう
にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ハーバード・アー
キテクチャにより構成されるディジタル・シグナル・プ
ロセッサ内部のメモリの制御に関し、特に、三組の異な
るビット幅の空間を有するディジタル・シグナル・プロ
セッサ内部のメモリの有効利用に関する。
キテクチャにより構成されるディジタル・シグナル・プ
ロセッサ内部のメモリの制御に関し、特に、三組の異な
るビット幅の空間を有するディジタル・シグナル・プロ
セッサ内部のメモリの有効利用に関する。
【０００２】
【従来の技術】一般に、ディジタル・シグナル・プロセ
ッサのアーキテクチャにおいては、プログラムメモリ空
間とデータメモリ空間とが完全に分離されたハーバード
・アーキテクチャを有し、プログラムメモリはプログラ
ム・バスとのみ、データメモリはデータ・バスとのみア
クセス可能な構成となっている。それにより、プログラ
ムメモリ及びデータメモリは完全に専用化されており、
メモリの融通性が失われている。
ッサのアーキテクチャにおいては、プログラムメモリ空
間とデータメモリ空間とが完全に分離されたハーバード
・アーキテクチャを有し、プログラムメモリはプログラ
ム・バスとのみ、データメモリはデータ・バスとのみア
クセス可能な構成となっている。それにより、プログラ
ムメモリ及びデータメモリは完全に専用化されており、
メモリの融通性が失われている。
【０００３】その問題を解決するための一手法として、
特開昭６３−３０３４５２号公報に、複数のデータバス
と、大規模なメモリアドレス空間と、メモリ優先順位コ
ントローラとを設け、ユーザが二組のメモリ空間を自由
に配分することができる技術が開示されている。しかし
ながら、この技術は、ビット幅が同じ二組のメモリ空間
において上述した問題を解決するに過ぎない。
特開昭６３−３０３４５２号公報に、複数のデータバス
と、大規模なメモリアドレス空間と、メモリ優先順位コ
ントローラとを設け、ユーザが二組のメモリ空間を自由
に配分することができる技術が開示されている。しかし
ながら、この技術は、ビット幅が同じ二組のメモリ空間
において上述した問題を解決するに過ぎない。
【０００４】日本電気株式会社製のディジタル・シグナ
ル・プロセッサｕＰＤ７７０１×ファミリにおいては、
プログラムメモリが１ワード・３２ビット、データメモ
リが１ワード・１６ビットというように、プログラムメ
モリとデータメモリのビット幅が互いに異なっており、
また、プログラム用に一空間、データ用に二空間の合計
三組のメモリ空間が設けられているが、このような構成
において、プログラムの構成が、一方のメモリが余剰、
他方が不足というような場合、より大きな内部メモリを
有するディジタル・シグナル・プロセッサを選択する
か、あるいは外部にメモリを拡張しなければならず、メ
モリが効率的に使用されなくなる虞れがある。
ル・プロセッサｕＰＤ７７０１×ファミリにおいては、
プログラムメモリが１ワード・３２ビット、データメモ
リが１ワード・１６ビットというように、プログラムメ
モリとデータメモリのビット幅が互いに異なっており、
また、プログラム用に一空間、データ用に二空間の合計
三組のメモリ空間が設けられているが、このような構成
において、プログラムの構成が、一方のメモリが余剰、
他方が不足というような場合、より大きな内部メモリを
有するディジタル・シグナル・プロセッサを選択する
か、あるいは外部にメモリを拡張しなければならず、メ
モリが効率的に使用されなくなる虞れがある。
【０００５】演算処理用のディジタル・シグナル・プロ
セッサにおいては、データメモリとの交信が非常に多い
ため、データメモリを二空間有することは、プログラム
を高速に処理するためのパイプライン処理を円滑に行う
ことにつながる。そのため、日本電気株式会社製のｕＰ
Ｄ７７０１×ファミリのような三組の異なるビット幅を
具備するメモリ空間を有するディジタル・シグナル・プ
ロセッサにおいて、メモリ配分の自由度を向上させるこ
とが重要となる。
セッサにおいては、データメモリとの交信が非常に多い
ため、データメモリを二空間有することは、プログラム
を高速に処理するためのパイプライン処理を円滑に行う
ことにつながる。そのため、日本電気株式会社製のｕＰ
Ｄ７７０１×ファミリのような三組の異なるビット幅を
具備するメモリ空間を有するディジタル・シグナル・プ
ロセッサにおいて、メモリ配分の自由度を向上させるこ
とが重要となる。
【０００６】ここで、メモリ配分の自由度を向上させる
場合、ディジタル・シグナル・プロセッサの消費電力に
留意する必要がある。近年、ディジタル・シグナル・プ
ロセッサは、携帯機器に使用される割合が非常に大きく
なっている。これは、携帯機器において消費される電力
が低い必要があることから、消費電力の大きな縮小命令
セットコンピュータ（ＲＩＳＣ）型のマイコンではな
く、低消費電力のディジタル・シグナル・プロセッサが
携帯機器には適しているためであり、ディジタル・シグ
ナル・プロセッサはさらなる低消費電力化が求められて
いる。
場合、ディジタル・シグナル・プロセッサの消費電力に
留意する必要がある。近年、ディジタル・シグナル・プ
ロセッサは、携帯機器に使用される割合が非常に大きく
なっている。これは、携帯機器において消費される電力
が低い必要があることから、消費電力の大きな縮小命令
セットコンピュータ（ＲＩＳＣ）型のマイコンではな
く、低消費電力のディジタル・シグナル・プロセッサが
携帯機器には適しているためであり、ディジタル・シグ
ナル・プロセッサはさらなる低消費電力化が求められて
いる。
【０００７】つまり、三組の異なるビット幅を具備する
メモリ空間を有するディジタル・シグナル・プロセッサ
において、消費電力の増大を抑制する一方で、メモリ配
分の自由度を向上させることが必要となる。
メモリ空間を有するディジタル・シグナル・プロセッサ
において、消費電力の増大を抑制する一方で、メモリ配
分の自由度を向上させることが必要となる。
【０００８】
【発明が解決しようとする課題】上述したような従来の
ディジタル・シグナル・プロセッサにおいては、以下に
記載するような問題点がある。
ディジタル・シグナル・プロセッサにおいては、以下に
記載するような問題点がある。
【０００９】（１）プログラムメモリが一空間、プログ
ラムメモリとビット幅の異なるデータメモリ空間が二空
間それぞれ設けられているディジタル・シグナル・プロ
セッサにおいて、プログラムの構成が、一方のメモリが
余剰、他方が不足というような場合、より大きな内部メ
モリを有するディジタル・シグナル・プロセッサを選択
するか、あるいは外部にメモリを拡張しなければならな
くなるため、メモリが効率的に使用されなくなる虞れが
あるとともに、コストアップが生じてしまうという問題
点がある。
ラムメモリとビット幅の異なるデータメモリ空間が二空
間それぞれ設けられているディジタル・シグナル・プロ
セッサにおいて、プログラムの構成が、一方のメモリが
余剰、他方が不足というような場合、より大きな内部メ
モリを有するディジタル・シグナル・プロセッサを選択
するか、あるいは外部にメモリを拡張しなければならな
くなるため、メモリが効率的に使用されなくなる虞れが
あるとともに、コストアップが生じてしまうという問題
点がある。
【００１０】（２）複数のデータバスと、大規模なメモ
リアドレス空間と、メモリ優先順位コントローラとを設
けた場合、ユーザが自由にメモリ空間を配分することは
可能となるが、回路が複雑かつ大規模になるとともに、
アドレスのスイッチングやメモリ優先順位コントローラ
によって消費電力が増加してしまうという問題点があ
る。
リアドレス空間と、メモリ優先順位コントローラとを設
けた場合、ユーザが自由にメモリ空間を配分することは
可能となるが、回路が複雑かつ大規模になるとともに、
アドレスのスイッチングやメモリ優先順位コントローラ
によって消費電力が増加してしまうという問題点があ
る。
【００１１】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、プログラム
の構成が、一方のメモリが余剰、他方が不足というよう
な場合においても、回路を複雑かつ大規模化させること
なく、また、消費電力を増加させることなく、ユーザが
自由にメモリ空間を配分することにより、メモリを効率
的に使用することができるディジタル・シグナル・プロ
セッサを提供することを目的とする。
する問題点に鑑みてなされたものであって、プログラム
の構成が、一方のメモリが余剰、他方が不足というよう
な場合においても、回路を複雑かつ大規模化させること
なく、また、消費電力を増加させることなく、ユーザが
自由にメモリ空間を配分することにより、メモリを効率
的に使用することができるディジタル・シグナル・プロ
セッサを提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、それぞれが１以上のブロックから構成さ
れ、プログラムあるいはデータ用の複数のメモリと、該
複数のメモリとの間においてプログラムあるいはデータ
に関するアドレス及びデータ信号の送受信を行う複数の
メモリバスとを有し、前記メモリと前記メモリバスとの
間においてアドレス及びデータの送受信が行われるディ
ジタル・シグナル・プロセッサにおいて、前記メモリと
前記メモリバスとの接続を前記メモリのブロック単位で
切り換えるセレクタを有することを特徴とする。
に本発明は、それぞれが１以上のブロックから構成さ
れ、プログラムあるいはデータ用の複数のメモリと、該
複数のメモリとの間においてプログラムあるいはデータ
に関するアドレス及びデータ信号の送受信を行う複数の
メモリバスとを有し、前記メモリと前記メモリバスとの
間においてアドレス及びデータの送受信が行われるディ
ジタル・シグナル・プロセッサにおいて、前記メモリと
前記メモリバスとの接続を前記メモリのブロック単位で
切り換えるセレクタを有することを特徴とする。
【００１３】また、それぞれが１以上のブロックから構
成され、プログラムあるいはデータ用の第１、第２及び
第３のメモリと、前記第１、第２及び前記第３のメモリ
との間においてプログラムに関するアドレス及びデータ
信号の送受信を行う第１のメモリバスと、前記第１、第
２及び前記第３のメモリとの間においてデータに関する
アドレス及びデータ信号の送受信を行う第２及び第３の
メモリバスとを有し、前記メモリと前記メモリバスとの
間においてアドレス及びデータの送受信が行われるディ
ジタル・シグナル・プロセッサにおいて、前記第１のメ
モリと前記第１、第２及び第３のメモリバスとの接続を
前記第１のメモリのブロック単位で切り換える第１のセ
レクタと、前記第２のメモリと前記第１及び第２のメモ
リバスとの接続、並びに前記第３のメモリと前記第１及
び第３のメモリバスとの接続をそれぞれ前記メモリのブ
ロック単位で切り換える第２のセレクタと、前記第１及
び第２のセレクタの切り換え動作を制御する切換手段と
を有することを特徴とする。
成され、プログラムあるいはデータ用の第１、第２及び
第３のメモリと、前記第１、第２及び前記第３のメモリ
との間においてプログラムに関するアドレス及びデータ
信号の送受信を行う第１のメモリバスと、前記第１、第
２及び前記第３のメモリとの間においてデータに関する
アドレス及びデータ信号の送受信を行う第２及び第３の
メモリバスとを有し、前記メモリと前記メモリバスとの
間においてアドレス及びデータの送受信が行われるディ
ジタル・シグナル・プロセッサにおいて、前記第１のメ
モリと前記第１、第２及び第３のメモリバスとの接続を
前記第１のメモリのブロック単位で切り換える第１のセ
レクタと、前記第２のメモリと前記第１及び第２のメモ
リバスとの接続、並びに前記第３のメモリと前記第１及
び第３のメモリバスとの接続をそれぞれ前記メモリのブ
ロック単位で切り換える第２のセレクタと、前記第１及
び第２のセレクタの切り換え動作を制御する切換手段と
を有することを特徴とする。
【００１４】また、前記メモリは、各ブロック毎に、異
なるメモリバスと接続可能であることを特徴とする。
なるメモリバスと接続可能であることを特徴とする。
【００１５】また、前記第１のメモリのビット幅は、前
記第２及び第３のメモリ二組分のビット幅と等しいこと
を特徴とする。
記第２及び第３のメモリ二組分のビット幅と等しいこと
を特徴とする。
【００１６】（作用）上記のように構成された本発明に
おいては、セレクタによって、第１のメモリと第１、第
２及び第３のメモリバスとの接続、第２のメモリと第１
及び第２のメモリバスとの接続、並びに、第３のメモリ
と第１及び第３のメモリバスとの接続がそれぞれブロッ
ク単位で切り換えられるというように、ユーザによって
内部メモリ空間の配分が自由に設定されるので、プログ
ラムの構成が、プログラムメモリとデータメモリのどち
らか一方のメモリ空間が余剰、他方が不足というような
場合においても、内部メモリが効率的に利用される。
おいては、セレクタによって、第１のメモリと第１、第
２及び第３のメモリバスとの接続、第２のメモリと第１
及び第２のメモリバスとの接続、並びに、第３のメモリ
と第１及び第３のメモリバスとの接続がそれぞれブロッ
ク単位で切り換えられるというように、ユーザによって
内部メモリ空間の配分が自由に設定されるので、プログ
ラムの構成が、プログラムメモリとデータメモリのどち
らか一方のメモリ空間が余剰、他方が不足というような
場合においても、内部メモリが効率的に利用される。
【００１７】また、ユーザによって、内部メモリ空間の
配分が拡散工程で物理的に反映されるので、メモリ優先
順位コントローラ等の回路が不要となり、回路が簡単で
小規模になり、アドレスのスイッチングやメモリ優先順
位コントローラ分の消費電力が抑制される。
配分が拡散工程で物理的に反映されるので、メモリ優先
順位コントローラ等の回路が不要となり、回路が簡単で
小規模になり、アドレスのスイッチングやメモリ優先順
位コントローラ分の消費電力が抑制される。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１９】図１は、本発明のディジタル・シグナル・
プロセッサの実施の一形態を示すブロック図である。
プロセッサの実施の一形態を示すブロック図である。
【００２０】本形態は図１に示すように、プログラム用
の第１のメモリ１と、プログラムあるいはデータ用の第
２及び第３のメモリ２，３と、メモリ１〜３との間にお
いてアドレス及びデータ信号の送受信を行うプログラム
バスである第１のメモリバス４、並びにデータバスであ
る第２のメモリバス５及び第３のメモリバス６と、メモ
リ１とメモリバス４〜６との接続を切り換える第１のセ
レクタ７と、メモリ２とメモリバス４，５との接続、及
びメモリ３とメモリバス４，６との接続をそれぞれ切り
換える第２のセレクタ８と、セレクタ７，８の切り換え
動作を制御する切換手段であるスイッチ９とから構成さ
れている。なお、メモリ１〜３においては、複数のブロ
ックから構成されており、それぞれが異なるメモリバス
と接続可能となっている。具体的には、メモリ１におい
ては、メモリバス４と接続されたブロックと、セレクタ
７を介してメモリバス４，５と接続されたブロックと、
セレクタ７を介してメモリバス４，６と接続されたブロ
ックとから構成されており、また、メモリ２において
は、メモリバス５と接続されたブロックと、セレクタ８
を介してメモリバス４，５と接続されたブロックとから
構成されており、また、メモリ３においては、メモリバ
ス６と接続されたブロックと、セレクタ８を介してメモ
リバス４，６と接続されたブロックとから構成されてい
る。
の第１のメモリ１と、プログラムあるいはデータ用の第
２及び第３のメモリ２，３と、メモリ１〜３との間にお
いてアドレス及びデータ信号の送受信を行うプログラム
バスである第１のメモリバス４、並びにデータバスであ
る第２のメモリバス５及び第３のメモリバス６と、メモ
リ１とメモリバス４〜６との接続を切り換える第１のセ
レクタ７と、メモリ２とメモリバス４，５との接続、及
びメモリ３とメモリバス４，６との接続をそれぞれ切り
換える第２のセレクタ８と、セレクタ７，８の切り換え
動作を制御する切換手段であるスイッチ９とから構成さ
れている。なお、メモリ１〜３においては、複数のブロ
ックから構成されており、それぞれが異なるメモリバス
と接続可能となっている。具体的には、メモリ１におい
ては、メモリバス４と接続されたブロックと、セレクタ
７を介してメモリバス４，５と接続されたブロックと、
セレクタ７を介してメモリバス４，６と接続されたブロ
ックとから構成されており、また、メモリ２において
は、メモリバス５と接続されたブロックと、セレクタ８
を介してメモリバス４，５と接続されたブロックとから
構成されており、また、メモリ３においては、メモリバ
ス６と接続されたブロックと、セレクタ８を介してメモ
リバス４，６と接続されたブロックとから構成されてい
る。
【００２１】また、プログラムメモリのビット幅は、デ
ータメモリ二組分のビット幅と等しくなっている。ただ
し、図１においては、各メモリ内のブロックがそれぞれ
１個ずつしか設けられていないように記載されている
が、１個に限られず、１個以上の複数個存在している。
ータメモリ二組分のビット幅と等しくなっている。ただ
し、図１においては、各メモリ内のブロックがそれぞれ
１個ずつしか設けられていないように記載されている
が、１個に限られず、１個以上の複数個存在している。
【００２２】ここで、スイッチ９においては、各メモリ
内のブロックとメモリバスとの接続を切り換えるもので
あるため、“０”または“１”が出力されればよい。こ
れを実現する方法の一例を以下にあげる。
内のブロックとメモリバスとの接続を切り換えるもので
あるため、“０”または“１”が出力されればよい。こ
れを実現する方法の一例を以下にあげる。
【００２３】ディジタル・シグナル・プロセッサ内部の
メモリに書き込まれるコードのヘッダー部にて予め内部
メモリの配分がユーザによって設定されると、その設定
により、デバイスの拡散工程において、内部メモリがブ
ロック単位で、物理的にプログラムメモリとデータメモ
リとのどちらか一方に接続される。これにより、内部メ
モリの各ブロックは、ユーザの要求通りに、プログラム
バスとデータバスとのいずれか一方とアクセスが許可さ
れることになる。
メモリに書き込まれるコードのヘッダー部にて予め内部
メモリの配分がユーザによって設定されると、その設定
により、デバイスの拡散工程において、内部メモリがブ
ロック単位で、物理的にプログラムメモリとデータメモ
リとのどちらか一方に接続される。これにより、内部メ
モリの各ブロックは、ユーザの要求通りに、プログラム
バスとデータバスとのいずれか一方とアクセスが許可さ
れることになる。
【００２４】図２は、図１に示したディジタル・シグナ
ル・プロセッサの動作を説明するためのメモリブロック
の一構成例を示す図である。なお、セレクタ７ａ，７ｂ
は、図１に示したセレクタ７に含まれるものである。
ル・プロセッサの動作を説明するためのメモリブロック
の一構成例を示す図である。なお、セレクタ７ａ，７ｂ
は、図１に示したセレクタ７に含まれるものである。
【００２５】メモリブロック２０は、セレクタ７ｂを介
してプログラムバスである第１のメモリバス４、Ｘデー
タバスである第２のメモリバス５またはＹデータバスで
ある第３のメモリバス６と接続されている。また、プロ
グラムカウンタ１１、Ｘデータポインタ１２及びＹデー
タポインタ１３から出力された信号は、セレクタ７ａ及
びアドレスデコーダ１０を介してメモリブロック２０に
入力される。なお、セレクタ７ａ，７ｂにおける切り換
えはスイッチ９によって制御されている。
してプログラムバスである第１のメモリバス４、Ｘデー
タバスである第２のメモリバス５またはＹデータバスで
ある第３のメモリバス６と接続されている。また、プロ
グラムカウンタ１１、Ｘデータポインタ１２及びＹデー
タポインタ１３から出力された信号は、セレクタ７ａ及
びアドレスデコーダ１０を介してメモリブロック２０に
入力される。なお、セレクタ７ａ，７ｂにおける切り換
えはスイッチ９によって制御されている。
【００２６】ユーザによって、メモリブロック２０がプ
ログラムメモリとして選択された場合、スイッチ９は、
拡散工程でプルアップ（またはプルダウン）になるよう
に接続される。これにより、セレクタ７ａにおいてプロ
グラムカウンタ１１から出力される信号のみが選択さ
れ、プログラムカウンタ１１から出力された信号がアド
レスデコーダ１０に入力され、プログラムカウンタ１１
から出力された信号に従ったアドレス信号がアドレスデ
コーダ１０からメモリブロック２０に送信される。ま
た、セレクタ７ｂによって、メモリブロック２０はメモ
リバス４とのみアクセス可能となる。結果として、メモ
リブロック２０はプログラムメモリとして機能する。
ログラムメモリとして選択された場合、スイッチ９は、
拡散工程でプルアップ（またはプルダウン）になるよう
に接続される。これにより、セレクタ７ａにおいてプロ
グラムカウンタ１１から出力される信号のみが選択さ
れ、プログラムカウンタ１１から出力された信号がアド
レスデコーダ１０に入力され、プログラムカウンタ１１
から出力された信号に従ったアドレス信号がアドレスデ
コーダ１０からメモリブロック２０に送信される。ま
た、セレクタ７ｂによって、メモリブロック２０はメモ
リバス４とのみアクセス可能となる。結果として、メモ
リブロック２０はプログラムメモリとして機能する。
【００２７】一方、ユーザによって、メモリブロック２
０がデータメモリとして選択された場合、スイッチ９
は、拡散工程でプルダウン（またはプルアップ）になる
ように接続される。これにより、セレクタ７ａにおいて
Ｘデータポインタ１２またはＹデータポインタ１３から
出力される信号のみが選択され、Ｘデータポインタ１２
またはＹデータポインタ１３から出力された信号がアド
レスデコーダ１０に入力され、Ｘデータポインタ１２ま
たはＹデータポインタ１３から出力された信号に基づい
たアドレス信号がアドレスデコーダ１０からメモリブロ
ック２０に送信される。また、セレクタ７ｂによって、
メモリブロック２０はメモリバス５またはメモリバス６
とのみアクセス可能となる。結果として、メモリブロッ
ク２０はデータメモリとして機能する。
０がデータメモリとして選択された場合、スイッチ９
は、拡散工程でプルダウン（またはプルアップ）になる
ように接続される。これにより、セレクタ７ａにおいて
Ｘデータポインタ１２またはＹデータポインタ１３から
出力される信号のみが選択され、Ｘデータポインタ１２
またはＹデータポインタ１３から出力された信号がアド
レスデコーダ１０に入力され、Ｘデータポインタ１２ま
たはＹデータポインタ１３から出力された信号に基づい
たアドレス信号がアドレスデコーダ１０からメモリブロ
ック２０に送信される。また、セレクタ７ｂによって、
メモリブロック２０はメモリバス５またはメモリバス６
とのみアクセス可能となる。結果として、メモリブロッ
ク２０はデータメモリとして機能する。
【００２８】なお、図２においては、セレクタを図１に
示したセレクタ７を例にとって７ａ，７ｂとして説明し
たが、本発明はこれに限られず、図１に示したセレクタ
８を適用することもできる。
示したセレクタ７を例にとって７ａ，７ｂとして説明し
たが、本発明はこれに限られず、図１に示したセレクタ
８を適用することもできる。
【００２９】図３は、本発明のディジタル・シグナル・
プロセッサにおけるメモリ空間の一例を示す図である。
なお、図３には、１ブロックのメモリ空間しか示されて
いないが、複数のブロックを有することは当然可能であ
る。
プロセッサにおけるメモリ空間の一例を示す図である。
なお、図３には、１ブロックのメモリ空間しか示されて
いないが、複数のブロックを有することは当然可能であ
る。
【００３０】プログラムメモリが一空間、プログラムメ
モリに対してビット幅の異なるデータメモリが二空間内
蔵されたシングルチップ・ディジタル・シグナル・プロ
セッサにおいて、プログラムメモリを３２ビット、各デ
ータメモリを１６ビットとした場合、プログラムメモリ
の１ブロックがデータメモリの２ブロック（Ｘ／Ｙデー
タメモリ）に、また、データメモリの２ブロック（Ｘ／
Ｙデータメモリ）がプログラムメモリの１ブロックに再
配分可能となる。
モリに対してビット幅の異なるデータメモリが二空間内
蔵されたシングルチップ・ディジタル・シグナル・プロ
セッサにおいて、プログラムメモリを３２ビット、各デ
ータメモリを１６ビットとした場合、プログラムメモリ
の１ブロックがデータメモリの２ブロック（Ｘ／Ｙデー
タメモリ）に、また、データメモリの２ブロック（Ｘ／
Ｙデータメモリ）がプログラムメモリの１ブロックに再
配分可能となる。
【００３１】このように、データメモリのビット数がプ
ログラムメモリのビット数の１／２になるように構成す
ることで、効率的なメモリ空間の再配分が可能となる。
また、アドレッシングにおいては、各メモリの固定領域
についてはそれぞれに対して個別のメモリアドレススペ
ースを有しており、再配分可能なメモリ領域については
単一のメモリアドレススペースを有している。
ログラムメモリのビット数の１／２になるように構成す
ることで、効率的なメモリ空間の再配分が可能となる。
また、アドレッシングにおいては、各メモリの固定領域
についてはそれぞれに対して個別のメモリアドレススペ
ースを有しており、再配分可能なメモリ領域については
単一のメモリアドレススペースを有している。
【００３２】（他の実施の形態）図４は、図１に示した
ディジタル・シグナル・プロセッサの動作を説明するた
めのメモリブロックの他の構成例を示す図である。な
お、本形態においては、メモリブロックが、１６ビット
幅を有する第１及び第２のメモリブロック２１，２２で
構成されている。また、図２に示したものと同様に、セ
レクタ７ａ，７ｂは図１に示したセレクタ７に含まれる
ものである。
ディジタル・シグナル・プロセッサの動作を説明するた
めのメモリブロックの他の構成例を示す図である。な
お、本形態においては、メモリブロックが、１６ビット
幅を有する第１及び第２のメモリブロック２１，２２で
構成されている。また、図２に示したものと同様に、セ
レクタ７ａ，７ｂは図１に示したセレクタ７に含まれる
ものである。
【００３３】メモリブロック２１は、セレクタ７ｂを介
してプログラムバスである第１のメモリバス４またはＸ
データバスである第２のメモリバス５と接続されてお
り、メモリブロック２２は、セレクタ７ｂを介してメモ
リバス４またはＹデータバスである第３のメモリバス６
と接続されている。また、プログラムカウンタ１１及び
Ｘデータポインタ１２から出力された信号は、セレクタ
７ａ及びアドレスデコーダ１４を介してメモリブロック
２１に入力され、また、プログラムカウンタ１１及びＹ
データポインタ１３から出力された信号は、セレクタ７
ａ及びアドレスデコーダ１５を介してメモリブロック２
２に入力される。なお、セレクタ７ａ，７ｂにおける切
り換えはスイッチ９によって制御されている。
してプログラムバスである第１のメモリバス４またはＸ
データバスである第２のメモリバス５と接続されてお
り、メモリブロック２２は、セレクタ７ｂを介してメモ
リバス４またはＹデータバスである第３のメモリバス６
と接続されている。また、プログラムカウンタ１１及び
Ｘデータポインタ１２から出力された信号は、セレクタ
７ａ及びアドレスデコーダ１４を介してメモリブロック
２１に入力され、また、プログラムカウンタ１１及びＹ
データポインタ１３から出力された信号は、セレクタ７
ａ及びアドレスデコーダ１５を介してメモリブロック２
２に入力される。なお、セレクタ７ａ，７ｂにおける切
り換えはスイッチ９によって制御されている。
【００３４】ユーザによって、メモリブロック２１，２
２がプログラムメモリとして選択された場合、スイッチ
９は、拡散工程でプルアップ（またはプルダウン）にな
るように接続される。これにより、セレクタ７ａにおい
てプログラムカウンタ１１から出力される信号のみが選
択され、プログラムカウンタ１１から出力された信号が
アドレスデコーダ１４，１５に入力され、プログラムカ
ウンタ１１から出力された信号に従った共通のアドレス
信号がアドレスデコーダ１４，１５からメモリブロック
２１，２２に送信される。また、セレクタ７ｂによっ
て、メモリブロック２１，２２はメモリバス４とのみア
クセス可能となる。結果として、メモリブロック２１，
２２はプログラムメモリとして機能する。
２がプログラムメモリとして選択された場合、スイッチ
９は、拡散工程でプルアップ（またはプルダウン）にな
るように接続される。これにより、セレクタ７ａにおい
てプログラムカウンタ１１から出力される信号のみが選
択され、プログラムカウンタ１１から出力された信号が
アドレスデコーダ１４，１５に入力され、プログラムカ
ウンタ１１から出力された信号に従った共通のアドレス
信号がアドレスデコーダ１４，１５からメモリブロック
２１，２２に送信される。また、セレクタ７ｂによっ
て、メモリブロック２１，２２はメモリバス４とのみア
クセス可能となる。結果として、メモリブロック２１，
２２はプログラムメモリとして機能する。
【００３５】一方、ユーザによって、メモリブロック２
１，２２がデータメモリとして選択された場合、スイッ
チ９は、拡散工程でプルダウン（またはプルアップ）に
なるように接続される。これにより、セレクタ７ａにお
いてＸデータポインタ１２及びＹデータポインタ１３か
ら出力される信号が選択され、Ｘデータポインタ１２か
ら出力された信号がアドレスデコーダ１２に入力され、
Ｘデータポインタ１２から出力された信号に基づいたア
ドレス信号がアドレスデコーダ１２からメモリブロック
２１に送信され、また、Ｙデータポインタ１３から出力
された信号がアドレスデコーダ１３に入力され、Ｙデー
タポインタ１３から出力された信号に基づいたアドレス
信号がアドレスデコーダ１３からメモリブロック２２に
送信される。また、セレクタ７ｂによって、メモリブロ
ック２１がメモリバス５と、メモリブロック２２がメモ
リバス６とのみ、それぞれアクセス可能となる。結果と
して、メモリブロック２１はＸデータメモリとして、ま
た、メモリブロック２２がＹデータメモリとしてそれぞ
れ機能する。
１，２２がデータメモリとして選択された場合、スイッ
チ９は、拡散工程でプルダウン（またはプルアップ）に
なるように接続される。これにより、セレクタ７ａにお
いてＸデータポインタ１２及びＹデータポインタ１３か
ら出力される信号が選択され、Ｘデータポインタ１２か
ら出力された信号がアドレスデコーダ１２に入力され、
Ｘデータポインタ１２から出力された信号に基づいたア
ドレス信号がアドレスデコーダ１２からメモリブロック
２１に送信され、また、Ｙデータポインタ１３から出力
された信号がアドレスデコーダ１３に入力され、Ｙデー
タポインタ１３から出力された信号に基づいたアドレス
信号がアドレスデコーダ１３からメモリブロック２２に
送信される。また、セレクタ７ｂによって、メモリブロ
ック２１がメモリバス５と、メモリブロック２２がメモ
リバス６とのみ、それぞれアクセス可能となる。結果と
して、メモリブロック２１はＸデータメモリとして、ま
た、メモリブロック２２がＹデータメモリとしてそれぞ
れ機能する。
【００３６】なお、この場合、メモリブロック２１，２
２の両方のメモリブロックに対して同時にアクセスする
ことは当然可能である。
２の両方のメモリブロックに対して同時にアクセスする
ことは当然可能である。
【００３７】また、図４には、１ブロックのメモリ空間
しか示されていないが、複数のブロックを有することは
当然可能である。
しか示されていないが、複数のブロックを有することは
当然可能である。
【００３８】また、図４においては、セレクタを図１に
示したセレクタ７を例にとって７ａ，７ｂとして説明し
たが、本発明はこれに限られず、図１に示したセレクタ
８を適用することもできる。
示したセレクタ７を例にとって７ａ，７ｂとして説明し
たが、本発明はこれに限られず、図１に示したセレクタ
８を適用することもできる。
【００３９】プログラムメモリが一空間、プログラムメ
モリに対してビット幅の異なるデータメモリが二空間内
蔵されたシングルチップ・ディジタル・シグナル・プロ
セッサにおいて、プログラムメモリを３２ビット、各デ
ータメモリを１６ビットとした場合、メモリの１ブロッ
クがプログラムメモリの１ブロックがプログラムメモリ
の１ブロックもしくはデータメモリの２ブロックに再配
分可能となることを示したが、データメモリのビット数
がプログラムメモリのビット数の１／２になるように構
成することで、他のビット数でも効率的なメモリ空間の
再配分が可能となる。
モリに対してビット幅の異なるデータメモリが二空間内
蔵されたシングルチップ・ディジタル・シグナル・プロ
セッサにおいて、プログラムメモリを３２ビット、各デ
ータメモリを１６ビットとした場合、メモリの１ブロッ
クがプログラムメモリの１ブロックがプログラムメモリ
の１ブロックもしくはデータメモリの２ブロックに再配
分可能となることを示したが、データメモリのビット数
がプログラムメモリのビット数の１／２になるように構
成することで、他のビット数でも効率的なメモリ空間の
再配分が可能となる。
【００４０】また、スイッチ９においては、その接続
を、拡散工程で決定する方法以外にも、プログラマブル
制御方法により決定することも可能である。
を、拡散工程で決定する方法以外にも、プログラマブル
制御方法により決定することも可能である。
【００４１】
【発明の効果】以上説明したように本発明においては、
第１のメモリと第１、第２及び第３のメモリバスとの接
続、第２のメモリと第１及び第２のメモリバスとの接
続、並びに、第３のメモリと第１及び第３のメモリバス
との接続をそれぞれブロック単位で切り換えるセレクタ
を設けたため、ユーザによって内部メモリ空間の配分を
自由に設定することができ、プログラムの構成が、プロ
グラムメモリとデータメモリのどちらか一方のメモリ空
間が余剰、他方が不足というような場合においても、内
部メモリを効率的に利用することができる。
第１のメモリと第１、第２及び第３のメモリバスとの接
続、第２のメモリと第１及び第２のメモリバスとの接
続、並びに、第３のメモリと第１及び第３のメモリバス
との接続をそれぞれブロック単位で切り換えるセレクタ
を設けたため、ユーザによって内部メモリ空間の配分を
自由に設定することができ、プログラムの構成が、プロ
グラムメモリとデータメモリのどちらか一方のメモリ空
間が余剰、他方が不足というような場合においても、内
部メモリを効率的に利用することができる。
【００４２】また、ユーザによって、内部メモリ空間の
配分が拡散工程で物理的に反映されるので、メモリ優先
順位コントローラ等の回路が不要となり、回路が簡単で
小規模になり、アドレスのスイッチングやメモリ優先順
位コントローラ分の消費電力を抑制することができる。
配分が拡散工程で物理的に反映されるので、メモリ優先
順位コントローラ等の回路が不要となり、回路が簡単で
小規模になり、アドレスのスイッチングやメモリ優先順
位コントローラ分の消費電力を抑制することができる。
【図１】本発明のディジタル・シグナル・プロセッサの
実施の一形態を示すブロック図である。
実施の一形態を示すブロック図である。
【図２】図１に示したディジタル・シグナル・プロセッ
サの動作を説明するためのメモリブロックの一構成例を
示す図である。
サの動作を説明するためのメモリブロックの一構成例を
示す図である。
【図３】本発明のディジタル・シグナル・プロセッサに
おけるメモリ空間の一例を示す図である。
おけるメモリ空間の一例を示す図である。
【図４】図１に示したディジタル・シグナル・プロセッ
サの動作を説明するためのメモリブロックの他の構成例
を示す図である。
サの動作を説明するためのメモリブロックの他の構成例
を示す図である。
１〜３ メモリ ４〜６ メモリバス ７，８ セレクタ ９ スイッチ １０，１４，１５ アドレスデコーダ １１ プログラムカウンタ １２ Ｘデータポインタ １３ Ｙデータポインタ ２０〜２２ メモリブロック
Claims (4)
- 【請求項１】 それぞれが１以上のブロックから構成さ
れ、プログラムあるいはデータ用の複数のメモリと、 該複数のメモリとの間においてプログラムあるいはデー
タに関するアドレス及びデータ信号の送受信を行う複数
のメモリバスとを有し、 前記メモリと前記メモリバスとの間においてアドレス及
びデータの送受信が行われるディジタル・シグナル・プ
ロセッサにおいて、 前記メモリと前記メモリバスとの接続を前記メモリのブ
ロック単位で切り換えるセレクタを有することを特徴と
するディジタル・シグナル・プロセッサ。 - 【請求項２】 それぞれが１以上のブロックから構成さ
れ、プログラムあるいはデータ用の第１、第２及び第３
のメモリと、 前記第１、第２及び第３のメモリとの間においてプログ
ラムに関するアドレス及びデータ信号の送受信を行う第
１のメモリバスと、 前記第１、第２及び第３のメモリとの間においてデータ
に関するアドレス及びデータ信号の送受信を行う第２及
び第３のメモリバスとを有し、 前記メモリと前記メモリバスとの間においてアドレス及
びデータの送受信が行われるディジタル・シグナル・プ
ロセッサにおいて、 前記第１のメモリと前記第１、第２及び第３のメモリバ
スとの接続を前記第１のメモリのブロック単位で切り換
える第１のセレクタと、 前記第２のメモリと前記第１及び第２のメモリバスとの
接続、並びに前記第３のメモリと前記第１及び第３のメ
モリバスとの接続をそれぞれ前記メモリのブロック単位
で切り換える第２のセレクタと、 前記第１及び第２のセレクタの切り換え動作を制御する
切換手段とを有することを特徴とするディジタル・シグ
ナル・プロセッサ。 - 【請求項３】 請求項２に記載のディジタル・シグナル
・プロセッサにおいて、 前記メモリは、各ブロック毎に、異なるメモリバスと接
続可能であることを特徴とするディジタル・シグナル・
プロセッサ。 - 【請求項４】 請求項２または請求項３に記載のディジ
タル・シグナル・プロセッサにおいて、 前記第１のメモリのビット幅は、前記第２及び第３のメ
モリ二組分のビット幅と等しいことを特徴とするディジ
タル・シグナル・プロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136890A JPH10326224A (ja) | 1997-05-27 | 1997-05-27 | ディジタル・シグナル・プロセッサ |
| US09/084,803 US6240497B1 (en) | 1997-05-27 | 1998-05-26 | Digital signal processor with management of memory allocation between program and data memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136890A JPH10326224A (ja) | 1997-05-27 | 1997-05-27 | ディジタル・シグナル・プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326224A true JPH10326224A (ja) | 1998-12-08 |
Family
ID=15185954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136890A Pending JPH10326224A (ja) | 1997-05-27 | 1997-05-27 | ディジタル・シグナル・プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6240497B1 (ja) |
| JP (1) | JPH10326224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011123612A (ja) * | 2009-12-09 | 2011-06-23 | Sanyo Electric Co Ltd | メモリ制御装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775757B1 (en) * | 1999-12-14 | 2004-08-10 | Genesis Microchip Inc. | Multi-component processor |
| US6920543B1 (en) * | 1999-12-14 | 2005-07-19 | Genesis Microchip, Inc. | Method and apparatus for performing distributed processing of program code |
| US6738884B1 (en) * | 1999-12-14 | 2004-05-18 | Genesis Microchip Inc. | Method and apparatus for processing data with semaphores |
| US6742083B1 (en) * | 1999-12-14 | 2004-05-25 | Genesis Microchip Inc. | Method and apparatus for multi-part processing of program code by a single processor |
| US6845444B2 (en) * | 2001-08-23 | 2005-01-18 | Silicon Integrated Systems Corp. | Method and apparatus for reducing strapping devices |
| US7516291B2 (en) * | 2005-11-21 | 2009-04-07 | Red Hat, Inc. | Cooperative mechanism for efficient application memory allocation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2628079B2 (ja) * | 1988-11-25 | 1997-07-09 | 三菱電機株式会社 | マルチプロセサシステムにおけるダイレクト・メモリ・アクセス制御装置 |
| JP3264465B2 (ja) * | 1993-06-30 | 2002-03-11 | 株式会社日立製作所 | 記憶システム |
| US5630099A (en) * | 1993-12-10 | 1997-05-13 | Advanced Micro Devices | Non-volatile memory array controller capable of controlling memory banks having variable bit widths |
| JP3310525B2 (ja) * | 1995-06-01 | 2002-08-05 | ビー・イー・テクノロジー株式会社 | デジタルデータ処理装置 |
| US5909557A (en) * | 1995-11-20 | 1999-06-01 | Lucent Technologies Inc. | Integrated circuit with programmable bus configuration |
| JP3075184B2 (ja) * | 1996-08-02 | 2000-08-07 | 日本電気株式会社 | 演算処理機能付主記憶システム及びその制御方法 |
-
1997
- 1997-05-27 JP JP9136890A patent/JPH10326224A/ja active Pending
-
1998
- 1998-05-26 US US09/084,803 patent/US6240497B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011123612A (ja) * | 2009-12-09 | 2011-06-23 | Sanyo Electric Co Ltd | メモリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6240497B1 (en) | 2001-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |