JPH0630063B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0630063B2 JPH0630063B2 JP1037805A JP3780589A JPH0630063B2 JP H0630063 B2 JPH0630063 B2 JP H0630063B2 JP 1037805 A JP1037805 A JP 1037805A JP 3780589 A JP3780589 A JP 3780589A JP H0630063 B2 JPH0630063 B2 JP H0630063B2
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
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- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30123—Organisation of register space, e.g. banked or distributed register file according to context, e.g. thread buffers
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- G06F9/462—Saving or restoring of program or task context with multiple register sets
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
- Devices For Executing Special Programs (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、マイクロプロセッサに関し、特に、ＲＩＳＣ
（Reduced Instruction Computer Set）タイプのマイク
ロプロセッサに関する。
（Reduced Instruction Computer Set）タイプのマイク
ロプロセッサに関する。
（従来の技術） ＳＰＡＲＣアーキテクチャーによるマイクロプロセッサ
は、例えば、刊行物『１０ＭＩＰＳから１００ＭＰＳま
でを単一アーキテクチャーでカバーするＳＰＡＲＣ』
（NIKKEI BYTE/MARCH 1988）に示されている。ここに
は、レジスタウインドウを用いたマイクロプロセッサに
関して詳述されている。このようなシステムで使用す
る、プロシージャコールを多用するプログラムにおいて
は、多くのウインドウを使用することになる。
は、例えば、刊行物『１０ＭＩＰＳから１００ＭＰＳま
でを単一アーキテクチャーでカバーするＳＰＡＲＣ』
（NIKKEI BYTE/MARCH 1988）に示されている。ここに
は、レジスタウインドウを用いたマイクロプロセッサに
関して詳述されている。このようなシステムで使用す
る、プロシージャコールを多用するプログラムにおいて
は、多くのウインドウを使用することになる。
従って、マイクロプロセッサチップ上のウインドウ数が
少ないとウインドウのオーバーフロー／アンダーフロー
トラップ処理によるオーバーヘッドが大きな問題となっ
てくる。ＳＰＡＲＣアーキテクチャーでは、１つのウイ
ンドウを追加するためには、３２ビット長のレジスタを
１６本必要とする。しかしながら、チップ上のウインド
ウ数はハードウェア量によって制限を受けるため、現実
には多くすることはできない。ちなみに、ＳＰＡＲＣで
は、ウインドウの数は最小６個、最大３２個と規定して
いるが、１．５μｍＣ−ＭＯＳゲートアレイによるチッ
プの数は、上記刊行物では７個となっている。
少ないとウインドウのオーバーフロー／アンダーフロー
トラップ処理によるオーバーヘッドが大きな問題となっ
てくる。ＳＰＡＲＣアーキテクチャーでは、１つのウイ
ンドウを追加するためには、３２ビット長のレジスタを
１６本必要とする。しかしながら、チップ上のウインド
ウ数はハードウェア量によって制限を受けるため、現実
には多くすることはできない。ちなみに、ＳＰＡＲＣで
は、ウインドウの数は最小６個、最大３２個と規定して
いるが、１．５μｍＣ−ＭＯＳゲートアレイによるチッ
プの数は、上記刊行物では７個となっている。
（発明が解決しようとする課題） 従来のマイクロプロセッサは以上のように構成されてい
るので、１個のウインドウに割り当てるレジスタ数は固
定である（以下これを固定方式と呼ぶ）。しかしなが
ら、個々のプロシージャコールで実際に使用するレジス
タ数は割り当て数より少ない場合も多くあり、割り当て
数が固定であるということは非常に冗長である。このた
め、例えば、現在のウインドウで未使用のレジスタを別
のウインドウに割り当ててウインドウ数を増やすといっ
た、レジスタの有効活用ができない。
るので、１個のウインドウに割り当てるレジスタ数は固
定である（以下これを固定方式と呼ぶ）。しかしなが
ら、個々のプロシージャコールで実際に使用するレジス
タ数は割り当て数より少ない場合も多くあり、割り当て
数が固定であるということは非常に冗長である。このた
め、例えば、現在のウインドウで未使用のレジスタを別
のウインドウに割り当ててウインドウ数を増やすといっ
た、レジスタの有効活用ができない。
このような問題を解決する目的で、１つのウインドウに
割り当てるレジスタ数を可変にする方式が従来技術とし
て知られている（以下、この方式を可変方式と呼ぶ）。
割り当てるレジスタ数を可変にする方式が従来技術とし
て知られている（以下、この方式を可変方式と呼ぶ）。
本発明は、可変方式のレジスタウインドウを含むマイク
ロプロセッサの構成技術に関し、その目的は、プロセッ
サの実行プログラムの内容に応じて、自動的に１つのウ
インドウに割り当てるレジスタ数を決定する可変方式の
レジスタウインドウの構成技術を提供し、固定方式のレ
ジスタウインドウによるマイクロプロセッサの為に開発
されたプログラムをそのまま実行できる可変方式のレジ
スタウインドウによるプロセッサの構成技術を提供する
ことにより、上記プログラムの内容の変更なしに従来の
プログラムの処理速度を、ウインドウのオーバープロー
／アンダーフローのオーバーヘッドを低減することによ
り、改善出来るようにすることにある。
ロプロセッサの構成技術に関し、その目的は、プロセッ
サの実行プログラムの内容に応じて、自動的に１つのウ
インドウに割り当てるレジスタ数を決定する可変方式の
レジスタウインドウの構成技術を提供し、固定方式のレ
ジスタウインドウによるマイクロプロセッサの為に開発
されたプログラムをそのまま実行できる可変方式のレジ
スタウインドウによるプロセッサの構成技術を提供する
ことにより、上記プログラムの内容の変更なしに従来の
プログラムの処理速度を、ウインドウのオーバープロー
／アンダーフローのオーバーヘッドを低減することによ
り、改善出来るようにすることにある。
（課題を解決するための手段） 本発明のマイクロプロセッサは、複数個のレジスタウイ
ンドウを有し、前記各レジスタウインドウは複数個のレ
ジスタを有するマイクロプロセッサであって、 前記各レジスタは前記レジスタウインドウのうちの複数
のものに対して割り当てられており、さらに、 プログラム上の個々のプロシージャに対して前記レジス
タウインドウのうちのいずれかを割り当てることによ
り、前記各プロシージャ上で使用されるワーキングレジ
スタを決定する第１決定手段と、 前記各レジスタウインドウへのレジスタ割り当て数を、
前記ワーキングレジスタに対するアドレス情報に基づい
て自動的に記憶する記憶手段と、 前記記憶手段中の前記割り当て数に基づいて、前記各レ
ジスタウインドウが前記レジスタのうちのどれによって
構成されるかを決定する第２決定手段と、を備えるもの
として構成される。
ンドウを有し、前記各レジスタウインドウは複数個のレ
ジスタを有するマイクロプロセッサであって、 前記各レジスタは前記レジスタウインドウのうちの複数
のものに対して割り当てられており、さらに、 プログラム上の個々のプロシージャに対して前記レジス
タウインドウのうちのいずれかを割り当てることによ
り、前記各プロシージャ上で使用されるワーキングレジ
スタを決定する第１決定手段と、 前記各レジスタウインドウへのレジスタ割り当て数を、
前記ワーキングレジスタに対するアドレス情報に基づい
て自動的に記憶する記憶手段と、 前記記憶手段中の前記割り当て数に基づいて、前記各レ
ジスタウインドウが前記レジスタのうちのどれによって
構成されるかを決定する第２決定手段と、を備えるもの
として構成される。
（作用） 各レジスタウインドウ（モジュール）へのレジスタ割り
当て数が記憶手段に記憶されている。第２決定手段は、
その割り当て数に応じて、各モジュールがどのレジスタ
によって、即ち何個のレジスタによって構成されるかを
決定する。従って、記憶手段中の割り当て数によって、
各モジュールが何個のレジスタによって構成されるかが
変化することとなる。即ち、プログラム上の個々のプロ
シージャに応じて、そのプロシージャ上で使用されるワ
ーキングレジスタが第１決定手段で決定されると共にワ
ーキングレジスタを構成するレジスタの数が第２決定手
段で決定される。
当て数が記憶手段に記憶されている。第２決定手段は、
その割り当て数に応じて、各モジュールがどのレジスタ
によって、即ち何個のレジスタによって構成されるかを
決定する。従って、記憶手段中の割り当て数によって、
各モジュールが何個のレジスタによって構成されるかが
変化することとなる。即ち、プログラム上の個々のプロ
シージャに応じて、そのプロシージャ上で使用されるワ
ーキングレジスタが第１決定手段で決定されると共にワ
ーキングレジスタを構成するレジスタの数が第２決定手
段で決定される。
さらに、本発明においては、記憶手段での、各レジスタ
ウインドウへのレジスタ割り当て数の記憶は、ワーキン
グレジスタに対するアドレス情報に基づいて自動的に行
われる。
ウインドウへのレジスタ割り当て数の記憶は、ワーキン
グレジスタに対するアドレス情報に基づいて自動的に行
われる。
（実施例） 以下、図面を参照しながら本発明の実施例を説明する。
第１図は本発明の一実施例に係るマイクロプロセッサの
ブロック図で、特にウインドウのlocals、outsに割り当
てるレジスタ数を８本または４本とすることを可能とし
た例を示すものである。
ブロック図で、特にウインドウのlocals、outsに割り当
てるレジスタ数を８本または４本とすることを可能とし
た例を示すものである。
第１図において、レジスタアドレスｒｓ１−Ａ０〜４は
ソースレジスタ１を、レジスタアドレスｒｓ２−Ａ０〜
４はソースレジスタ２を、レジスタアドレスｒｄ−Ａ０
〜４はデステネーションレジスタをそれぞれ指定するも
のである。前記各アドレスのうちのＡ０〜２はそれぞれ
Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩＬＥ１モジ
ュール１０２、Ｒ−ＦＩＬＥ２モジュール１０３に与え
られる。より詳しくは、アドレスｒｓ１−Ａ０〜２は各
モジュールのポートＰ０−Ａ０〜６に、アドレスｒｓ２
−Ａ０〜２はポートＰ１−Ａ０〜６に、アドレスｒｄ−
Ａ０〜４はポートＰ２−Ａ０〜６にそれぞれ与えられ
る。また、各アドレスＡ２は論理ブロック１００に与え
られる。そして、各アドレスのＡ３〜Ａ４はそれぞれデ
コーダ（ＤＥＣ）１０４，１０５，１０６に与えられ
る。
ソースレジスタ１を、レジスタアドレスｒｓ２−Ａ０〜
４はソースレジスタ２を、レジスタアドレスｒｄ−Ａ０
〜４はデステネーションレジスタをそれぞれ指定するも
のである。前記各アドレスのうちのＡ０〜２はそれぞれ
Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩＬＥ１モジ
ュール１０２、Ｒ−ＦＩＬＥ２モジュール１０３に与え
られる。より詳しくは、アドレスｒｓ１−Ａ０〜２は各
モジュールのポートＰ０−Ａ０〜６に、アドレスｒｓ２
−Ａ０〜２はポートＰ１−Ａ０〜６に、アドレスｒｄ−
Ａ０〜４はポートＰ２−Ａ０〜６にそれぞれ与えられ
る。また、各アドレスＡ２は論理ブロック１００に与え
られる。そして、各アドレスのＡ３〜Ａ４はそれぞれデ
コーダ（ＤＥＣ）１０４，１０５，１０６に与えられ
る。
一方、ｒｓ１−Ｄ０〜３１はソースレジスタ１の出力デ
ータであり、ｒｓ２−Ｄ０〜３１はソースレジスタ２の
出力データである。これらのｒｓ１−Ｄ０〜３１および
ｒｓ２−Ｄ０〜３１のいずれもＲ−ＦＩＬＥ１モジュー
ル１０１、Ｒ−ＦＩＬＥ１モジュール１０２、Ｒ−ＦＩ
ＬＥ２モジュール１０３のそれぞれのポートＰ０−Ｄ０
〜３１、Ｐ１−Ｄ０〜３１から出力される。また、ｒｄ
−Ｄ０〜３１はデステネーションレジスタへの入力デー
タであり、Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩ
ＬＥ１モジュール１０２およびＲ−ＦＩＬＥ２モジュー
ル１０３の各ポートＰ２−Ｄ０〜３１に与えられる。
ータであり、ｒｓ２−Ｄ０〜３１はソースレジスタ２の
出力データである。これらのｒｓ１−Ｄ０〜３１および
ｒｓ２−Ｄ０〜３１のいずれもＲ−ＦＩＬＥ１モジュー
ル１０１、Ｒ−ＦＩＬＥ１モジュール１０２、Ｒ−ＦＩ
ＬＥ２モジュール１０３のそれぞれのポートＰ０−Ｄ０
〜３１、Ｐ１−Ｄ０〜３１から出力される。また、ｒｄ
−Ｄ０〜３１はデステネーションレジスタへの入力デー
タであり、Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩ
ＬＥ１モジュール１０２およびＲ−ＦＩＬＥ２モジュー
ル１０３の各ポートＰ２−Ｄ０〜３１に与えられる。
なお、Ａ０〜４で示されるアドレスはglobals８本と１
個のウインドウ２４本（ins８本、locals８本、outs８
本）の計３２本のワーキングレジスタの指定を行なうも
のである。Ｄ０〜３１で示されるデータはアドレスＡ０
〜４に対応するワーキングレジスタの入出力データであ
る。
個のウインドウ２４本（ins８本、locals８本、outs８
本）の計３２本のワーキングレジスタの指定を行なうも
のである。Ｄ０〜３１で示されるデータはアドレスＡ０
〜４に対応するワーキングレジスタの入出力データであ
る。
なお、プログラム上の基本演算は２つのソースレジスタ
と１つのデステネーションレジスタとの間で見かけ上１
サイクルで行なうようにされている。ワーキングレジス
タを構成するＲ−ＦＩＬＥ１モジュール１０１、Ｒ−Ｆ
ＩＬＥ１モジュール１０２およびＲ−ＦＩＬＥ２モジュ
ール１０３は、データ出力ポートが２個、データ入力ポ
ートが１個の３ポート構成となっている。各アドレスお
よびデータは、Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−
ＦＩＬＥ１モジュール１０２およびＲ−ＦＩＬＥ２モジ
ュール１０３の各ポートに対して独立に接続されてい
る。
と１つのデステネーションレジスタとの間で見かけ上１
サイクルで行なうようにされている。ワーキングレジス
タを構成するＲ−ＦＩＬＥ１モジュール１０１、Ｒ−Ｆ
ＩＬＥ１モジュール１０２およびＲ−ＦＩＬＥ２モジュ
ール１０３は、データ出力ポートが２個、データ入力ポ
ートが１個の３ポート構成となっている。各アドレスお
よびデータは、Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−
ＦＩＬＥ１モジュール１０２およびＲ−ＦＩＬＥ２モジ
ュール１０３の各ポートに対して独立に接続されてい
る。
Ｒ−ＦＩＬＥ１モジュール１０１はins/outsのワーキン
グレジスタを構成するレジスタファイルのモジュール
で、３２ビット×５６本の構成を有する。Ｒ−ＦＩＬＥ
１モジュール１０２はlocalsのワーキングレジスタを構
成するレジスタファイルのモジュールで、３２ビット×
５６本の構成を有する。またＲ−ＦＩＬＥ２モジュール
１０３はglobalsのワーキングレジスタを構成するレジ
スタファイルのモジュールで、３２ビット×８本の構成
を有する。
グレジスタを構成するレジスタファイルのモジュール
で、３２ビット×５６本の構成を有する。Ｒ−ＦＩＬＥ
１モジュール１０２はlocalsのワーキングレジスタを構
成するレジスタファイルのモジュールで、３２ビット×
５６本の構成を有する。またＲ−ＦＩＬＥ２モジュール
１０３はglobalsのワーキングレジスタを構成するレジ
スタファイルのモジュールで、３２ビット×８本の構成
を有する。
ちなみに、各Ｒ−ＦＩＬＥ１モジュール１０１、Ｒ−Ｆ
ＩＬＥ１モジュール１０２およびＲ−ＦＩＬＥ２モジュ
ール１０３において、ΦはクロックＣＬＫの入力端子、
ＲＥはリードイネーブルＲＥＧＲ−ＥＮの入力端子、Ｗ
ＥはライトイネーブルＲＥＧＷ−ＥＮの入力端子、Ｓ０
〜２は各ポートの選択を行なう信号の入力端子である。
ＩＬＥ１モジュール１０２およびＲ−ＦＩＬＥ２モジュ
ール１０３において、ΦはクロックＣＬＫの入力端子、
ＲＥはリードイネーブルＲＥＧＲ−ＥＮの入力端子、Ｗ
ＥはライトイネーブルＲＥＧＷ−ＥＮの入力端子、Ｓ０
〜２は各ポートの選択を行なう信号の入力端子である。
Ｒ−ＦＩＬＥ１モジュール１０１の内部は、第２図に示
すように、０〜１３の番地付けのなされた１４個のブロ
ックに分割されている。さらに、１つのブロックは４本
のレジスタにより構成される。そして、ポートＰ０のア
ドレスＡ３〜６（上位４ビット）がブロックアドレスに
なり、ポートＰ０のアドレスＡ０〜２（下位３ビット）
がポートＰ０のアドレスＡ３〜６が指定するブロックを
ベースとした８本のレジスタに対するアドレスになる。
ポートＰ１のアドレスＡ０〜６、ポートＰ２のアドレス
Ａ０〜６も上記と同様である。ウインドウ１３が８本モ
ードであるときのレジスタファイルの割り当てブロック
は、localsはＲ−ＦＩＬＥ１モジュール１０２のブロッ
ク１３，１２、outsはＲ−ＦＩＬＥ１モジュール１０１
のブロック１３，１２、insはＲ−ＦＩＬＥ１モジュー
ル１０１のブロック０（初期状態）である。また、ウイ
ンドウ１３が４本モードであるときのレジスタファイル
の割り当てブロックはlocalsはＲ−ＦＩＬＥ１モジュー
ル１０２のブロック１３、outsはＲ−ＦＩＬＥ１モジュ
ール１０１のブロック１３、insはＲ−ＦＩＬＥ１モジ
ュール１０１のブロック０（初期状態）となる。この
他、Ｓ０〜２の入力信号によってポートＰ０〜２がイネ
ーブルかそうでないかを決定する。ちなみに、ポートＰ
０〜２がイネーブルとなるのはＳ０〜２の入力信号が
“１”の時である。
すように、０〜１３の番地付けのなされた１４個のブロ
ックに分割されている。さらに、１つのブロックは４本
のレジスタにより構成される。そして、ポートＰ０のア
ドレスＡ３〜６（上位４ビット）がブロックアドレスに
なり、ポートＰ０のアドレスＡ０〜２（下位３ビット）
がポートＰ０のアドレスＡ３〜６が指定するブロックを
ベースとした８本のレジスタに対するアドレスになる。
ポートＰ１のアドレスＡ０〜６、ポートＰ２のアドレス
Ａ０〜６も上記と同様である。ウインドウ１３が８本モ
ードであるときのレジスタファイルの割り当てブロック
は、localsはＲ−ＦＩＬＥ１モジュール１０２のブロッ
ク１３，１２、outsはＲ−ＦＩＬＥ１モジュール１０１
のブロック１３，１２、insはＲ−ＦＩＬＥ１モジュー
ル１０１のブロック０（初期状態）である。また、ウイ
ンドウ１３が４本モードであるときのレジスタファイル
の割り当てブロックはlocalsはＲ−ＦＩＬＥ１モジュー
ル１０２のブロック１３、outsはＲ−ＦＩＬＥ１モジュ
ール１０１のブロック１３、insはＲ−ＦＩＬＥ１モジ
ュール１０１のブロック０（初期状態）となる。この
他、Ｓ０〜２の入力信号によってポートＰ０〜２がイネ
ーブルかそうでないかを決定する。ちなみに、ポートＰ
０〜２がイネーブルとなるのはＳ０〜２の入力信号が
“１”の時である。
また、カレントウインドウポインタ（ＣＷＰ）１０７は
現在のプロシージャが使用しているウインドウの番号を
出力するものであり、且つインクリメント信号ＩＮＣに
基づいてインクリメント可能な５ビットのバイナリカウ
ンタである。ちなみに、ＳＰＡＲＣではカレントウイン
ドウポインタ（ＣＷＰ）はプロセッサステートレジスタ
（ＰＳＲ）の下位５ビットを形成しているので、本実施
例ではこれに準じて５ビットとしている。このカレント
ウインドウポインタ（ＣＷＰ）１０７は、リセット信号
ＲＥＳＥＴが入力されると、カウント値がプロシージャ
が最初に使用するウインドウの番号ＣＷＰ＝１３にセッ
トされる。ちなみに、ＳＰＡＲＣではウインドウ番号の
最も大きなものから使用していくので、本実施例はこれ
に準じている。なお、ＣＷＰ＝０の状態でディクリメン
ト信号ＤＥＣによりデクリメントするとＣＷＰ＝１３に
戻る。そして、カレントウインドウポインタ（ＣＷＰ）
１０７の出力信号ＣＷＰ０〜４は次に説明するレジスタ
（Ｗ−ＣＣ）１０８のビットを指定する。
現在のプロシージャが使用しているウインドウの番号を
出力するものであり、且つインクリメント信号ＩＮＣに
基づいてインクリメント可能な５ビットのバイナリカウ
ンタである。ちなみに、ＳＰＡＲＣではカレントウイン
ドウポインタ（ＣＷＰ）はプロセッサステートレジスタ
（ＰＳＲ）の下位５ビットを形成しているので、本実施
例ではこれに準じて５ビットとしている。このカレント
ウインドウポインタ（ＣＷＰ）１０７は、リセット信号
ＲＥＳＥＴが入力されると、カウント値がプロシージャ
が最初に使用するウインドウの番号ＣＷＰ＝１３にセッ
トされる。ちなみに、ＳＰＡＲＣではウインドウ番号の
最も大きなものから使用していくので、本実施例はこれ
に準じている。なお、ＣＷＰ＝０の状態でディクリメン
ト信号ＤＥＣによりデクリメントするとＣＷＰ＝１３に
戻る。そして、カレントウインドウポインタ（ＣＷＰ）
１０７の出力信号ＣＷＰ０〜４は次に説明するレジスタ
（Ｗ−ＣＣ）１０８のビットを指定する。
レジスタ（Ｗ−ＣＣ）１０８は、各ウインドウが、８本
モードかあるいは４本モードかの情報を記憶する１４ビ
ットのレジスタである。１４ビットはそれぞれ１４個の
ウインドウに対応している。各ビットは、“０”が４本
モードに、“１”が８本モードにそれぞれ対応してい
る。これは、ＲＥＳＥＴが入力されると全ビットが
“０”にリセットされ、４本モードに設定される。８本
モードへの切り替えは、次のようにして自動的に実施さ
れる。即ち、outsとlocalsのワーキングレジスタのそれ
ぞれの８個のアドレスの順に前半と後半の４個に分け
る。プロシージャでouts、localsとも後半の４個しかア
クセスせずに次のウインドウに移った場合は、そのウイ
ンドウは４本モードのままになっている。もし、outs、
localsのいずれかで、前半のいずれかのレジスタをアク
セスすると、レジスタ（Ｗ−ＣＣ）１０８の対応するビ
ットが“１”にセットされ、このウインドウは８本モー
ドとなる、localsの前半はｒ１６〜ｒ１９、後半はｒ２
０〜ｒ２３、outsの前半はｒ８〜ｒ１１、後半はｒ１２
〜ｒ１５である。
モードかあるいは４本モードかの情報を記憶する１４ビ
ットのレジスタである。１４ビットはそれぞれ１４個の
ウインドウに対応している。各ビットは、“０”が４本
モードに、“１”が８本モードにそれぞれ対応してい
る。これは、ＲＥＳＥＴが入力されると全ビットが
“０”にリセットされ、４本モードに設定される。８本
モードへの切り替えは、次のようにして自動的に実施さ
れる。即ち、outsとlocalsのワーキングレジスタのそれ
ぞれの８個のアドレスの順に前半と後半の４個に分け
る。プロシージャでouts、localsとも後半の４個しかア
クセスせずに次のウインドウに移った場合は、そのウイ
ンドウは４本モードのままになっている。もし、outs、
localsのいずれかで、前半のいずれかのレジスタをアク
セスすると、レジスタ（Ｗ−ＣＣ）１０８の対応するビ
ットが“１”にセットされ、このウインドウは８本モー
ドとなる、localsの前半はｒ１６〜ｒ１９、後半はｒ２
０〜ｒ２３、outsの前半はｒ８〜ｒ１１、後半はｒ１２
〜ｒ１５である。
一方、許可信号ｒｓ１ＣＣＷ−ＥＮは、ソースレジスタ
１のレジスタアドレスのｒｓ１−Ａ２を、レジスタ（Ｗ
−ＣＣ）１０８のセットに使用することを許可するもの
である。また、許可信号ｒｓ２ＣＣＷ−ＥＮは、ソース
レジスタ２のレジスタアドレスのｒｓ２−Ａ２を、レジ
スタ（Ｗ−ＣＣ）１０８のセットに使用することを許可
するものである。そして、許可信号ｒｄＣＣＷ−ＥＮ
は、デステネーションレジスタのレジスタアドレスのｒ
ｄ−Ａ２を、レジスタ（Ｗ−ＣＣ）１０８のセットに使
用することを許可するものである。これらの許可信号ｒ
ｓ１ＣＣＷ−ＥＮ、ｒｓ２ＣＣＷ−ＥＮ、ｒｄＣＣＷ−
ＥＮは各アドレスＡ２が入力される論理ブロック１００
に入力され、結果としてレジスタ（Ｗ−ＣＣ）１０８の
特定のビットを“１”にセットするセット信号ＳＥＴ−
ＣＣを出力する。ちなみに、この場合のビットの指定
は、カレントウインドウポインタ（ＣＷＰ）１０７から
のＣＷＰ０〜４で行なうことになる。
１のレジスタアドレスのｒｓ１−Ａ２を、レジスタ（Ｗ
−ＣＣ）１０８のセットに使用することを許可するもの
である。また、許可信号ｒｓ２ＣＣＷ−ＥＮは、ソース
レジスタ２のレジスタアドレスのｒｓ２−Ａ２を、レジ
スタ（Ｗ−ＣＣ）１０８のセットに使用することを許可
するものである。そして、許可信号ｒｄＣＣＷ−ＥＮ
は、デステネーションレジスタのレジスタアドレスのｒ
ｄ−Ａ２を、レジスタ（Ｗ−ＣＣ）１０８のセットに使
用することを許可するものである。これらの許可信号ｒ
ｓ１ＣＣＷ−ＥＮ、ｒｓ２ＣＣＷ−ＥＮ、ｒｄＣＣＷ−
ＥＮは各アドレスＡ２が入力される論理ブロック１００
に入力され、結果としてレジスタ（Ｗ−ＣＣ）１０８の
特定のビットを“１”にセットするセット信号ＳＥＴ−
ＣＣを出力する。ちなみに、この場合のビットの指定
は、カレントウインドウポインタ（ＣＷＰ）１０７から
のＣＷＰ０〜４で行なうことになる。
論理ブロック１００からのセット信号ＳＥＴ−ＣＣとカ
レントウインドウポインタ（ＣＷＰ）１０７からのＣＷ
Ｐ０〜４とによってビット指定されたレジスタ（Ｗ−Ｃ
Ｃ）１０８は、ビット出力ｃｃｎとビット出力ｃｃｎ−
１をカレントブロックポインタ（ＣＢＰ）１０９に送出
する。ちなみに、ビット出力ｃｃｎは現在のウインドウ
に対応するレジスタ（Ｗ−ＣＣ）１０８のビット状態で
あり、ビット出力ｃｃｎ−１は前のウインドウに対応す
るレジスタ（Ｗ−ＣＣ）１０８のビット状態である。
レントウインドウポインタ（ＣＷＰ）１０７からのＣＷ
Ｐ０〜４とによってビット指定されたレジスタ（Ｗ−Ｃ
Ｃ）１０８は、ビット出力ｃｃｎとビット出力ｃｃｎ−
１をカレントブロックポインタ（ＣＢＰ）１０９に送出
する。ちなみに、ビット出力ｃｃｎは現在のウインドウ
に対応するレジスタ（Ｗ−ＣＣ）１０８のビット状態で
あり、ビット出力ｃｃｎ−１は前のウインドウに対応す
るレジスタ（Ｗ−ＣＣ）１０８のビット状態である。
カレントブロックポインタ（ＣＢＰ）１０９は現在のウ
インドウが実際に使用するＲ−ＦＩＬＥ１モジュール１
０１でのブロックを指定する４ビットのバイナリカウン
タであり、“−１”、“−２”、“＋１”、“＋２”の
動作が可能である。このカレントブロックポインタ（Ｃ
ＢＰ）１０９は、リセット信号ＲＥＳＥＴが入力される
と、プロシージャが最初に使用するウインドウに対して
Ｒ−ＦＩＬＥ１モジュール１０１のブロック１３を割り
当てるので、ＣＷＰ＝１３となる。ちなみに、ＣＷＰ＝
０の状態でディクリメント信号ＤＥＣによりディクリメ
ントするとＣＷＰ＝１３に戻る。このカレントブロック
ポインタ（ＣＢＰ）１０９の出力ＣＷＰ＝ＣｂＰ０〜３
によって、ウインドウに割り当てるレジスタ数が制御さ
れる。なお、この出力ＣＢＰ＝ＣｂＰ０〜３はウインド
ウのオーバーフロー／アンダーフローの情報を外部に知
らせる機能をも有する。そして、ＣＷＰがＣＷＰ−１と
なって次のウインドウに移るとき、ビット出力ｃｃｎが
“１”ならＣＢＰがＣＢＰ−２となり、現在のウインド
ウに対して８本のレジスタ（２個のブロック）を割り当
てる。一方、ビット出力ｃｃｎ＝“０”ならばＣＢＰが
ＣＢＰ−１となり現在のウインドウに対して４本のレジ
スタ（１個のブロック）を割り当てる。これに対して、
ＣＷＰがＣＷＰ＋１となり前のウインドウに戻るときは
ビット出力ｃｃｎ−１が“１”ならばＣＢＰがＣＢＰ＋
２となり、ビット出力ｃｃｎ−１が“０”ならばＣＢＰ
がＣＢＰ＋１となる。
インドウが実際に使用するＲ−ＦＩＬＥ１モジュール１
０１でのブロックを指定する４ビットのバイナリカウン
タであり、“−１”、“−２”、“＋１”、“＋２”の
動作が可能である。このカレントブロックポインタ（Ｃ
ＢＰ）１０９は、リセット信号ＲＥＳＥＴが入力される
と、プロシージャが最初に使用するウインドウに対して
Ｒ−ＦＩＬＥ１モジュール１０１のブロック１３を割り
当てるので、ＣＷＰ＝１３となる。ちなみに、ＣＷＰ＝
０の状態でディクリメント信号ＤＥＣによりディクリメ
ントするとＣＷＰ＝１３に戻る。このカレントブロック
ポインタ（ＣＢＰ）１０９の出力ＣＷＰ＝ＣｂＰ０〜３
によって、ウインドウに割り当てるレジスタ数が制御さ
れる。なお、この出力ＣＢＰ＝ＣｂＰ０〜３はウインド
ウのオーバーフロー／アンダーフローの情報を外部に知
らせる機能をも有する。そして、ＣＷＰがＣＷＰ−１と
なって次のウインドウに移るとき、ビット出力ｃｃｎが
“１”ならＣＢＰがＣＢＰ−２となり、現在のウインド
ウに対して８本のレジスタ（２個のブロック）を割り当
てる。一方、ビット出力ｃｃｎ＝“０”ならばＣＢＰが
ＣＢＰ−１となり現在のウインドウに対して４本のレジ
スタ（１個のブロック）を割り当てる。これに対して、
ＣＷＰがＣＷＰ＋１となり前のウインドウに戻るときは
ビット出力ｃｃｎ−１が“１”ならばＣＢＰがＣＢＰ＋
２となり、ビット出力ｃｃｎ−１が“０”ならばＣＢＰ
がＣＢＰ＋１となる。
サブストラクタ（ＩＮＳＡＧ）１１０，１１１，１１２
は、レジスタアドレスがinsを指定したとき、ins/outs
のＲ−ＦＩＬＥ１モジュール１０１へのブロック指定ア
ドレスをoutsの値からinsの値に変換する４ビットのサ
ブストラクタであり、Ｒ−ＦＩＬＥ１モジュール１０１
のポートＰ０，Ｐ１，Ｐ２にそれぞれ対応して設けられ
る。そして、insが指定されてビット出力ｃｃｎ−１が
“１”のときに、サブストラクタ（ＩＮＳＡＧ）１１
０，１１１，１１２からの各出力信号ＣｂＰ０′０〜
３、ＣｂＰ１′０〜３、ＣｂＰ２′０〜３の各値はＣＢ
Ｐ−２となり、ビット出力ｃｃｎ−１が“０”の時にサ
ブストラクタ（ＩＮＳＡＧ）１１０，１１１，１１２か
らの出力信号 ＣｂＰ０′０〜３、ＣｂＰ１′０〜３、 ＣｂＰ２′０〜３の値はＣＢＰ−１となる。一方、outs
が指定されるとサブストラクタ（ＩＮＳＡＧ）１１０，
１１１，１１２からの出力ＣｂＰ０′０〜３、ＣｂＰ
１′０〜３、ＣｂＰ２′０〜３の各値としてはＣＢＰ＝
０〜３がそのままスルーして出力される。
は、レジスタアドレスがinsを指定したとき、ins/outs
のＲ−ＦＩＬＥ１モジュール１０１へのブロック指定ア
ドレスをoutsの値からinsの値に変換する４ビットのサ
ブストラクタであり、Ｒ−ＦＩＬＥ１モジュール１０１
のポートＰ０，Ｐ１，Ｐ２にそれぞれ対応して設けられ
る。そして、insが指定されてビット出力ｃｃｎ−１が
“１”のときに、サブストラクタ（ＩＮＳＡＧ）１１
０，１１１，１１２からの各出力信号ＣｂＰ０′０〜
３、ＣｂＰ１′０〜３、ＣｂＰ２′０〜３の各値はＣＢ
Ｐ−２となり、ビット出力ｃｃｎ−１が“０”の時にサ
ブストラクタ（ＩＮＳＡＧ）１１０，１１１，１１２か
らの出力信号 ＣｂＰ０′０〜３、ＣｂＰ１′０〜３、 ＣｂＰ２′０〜３の値はＣＢＰ−１となる。一方、outs
が指定されるとサブストラクタ（ＩＮＳＡＧ）１１０，
１１１，１１２からの出力ＣｂＰ０′０〜３、ＣｂＰ
１′０〜３、ＣｂＰ２′０〜３の各値としてはＣＢＰ＝
０〜３がそのままスルーして出力される。
デコーダ（ＤＥＣ）１０４，１０５，１０６はそれぞれ
レジスタアドレスｒｓ１−Ａ０〜４、ｒｓ２−Ａ０〜
４、ｒｄ−Ａ０〜４のうちの各上位２ビットＡ３〜４に
より、globals、ins、localsのうちのいずれかのレジス
タアドレスになっているかをデコードするものである。
そして、Ａ３＝“０”、Ａ４＝“０”の時には、デコー
ダ（ＤＥＣ）１０４からはglob-rs１が、デコーダ（Ｄ
ＥＣ）１０５からはglob-rs２が、デコーダ（ＤＥＣ）
１０６からはglob-rdがそれぞれ出力される。また、Ａ
３＝“１”、Ａ４＝“０”の時には、デコーダ（ＤＥ
Ｃ）１０４からはin-rs１が、デコーダ（ＤＥＣ）１０
５からはin-rs２が、デコーダ（ＤＥＣ）１０６からはi
n-rdがそれぞれ出力される。また、Ａ３＝“０”、Ａ４
＝“１”の時には、デコーダ（ＤＥＣ）１０４からはlo
c-rs１が、デコーダ（ＤＥＣ）１０５からはloc-rs２
が、デコーダ（ＤＥＣ）１０６からはloc-rdがそれぞれ
出力される。そして、Ａ３＝“１”、Ａ４＝“１”の時
には、デコーダ（ＤＥＣ）１０４からはout-rs１が、デ
コーダ（ＤＥＣ）１０５からはout-rs２が、デコーダ
（ＤＥＣ）１０６からはout-rdがそれぞれ出力される。
これらの信号のうちin-rs１、in-rs２、in-rdとout-rs
１、rs２、rdとは論理ブロック２００で処理され、ＩＯ
ＳＥＬ０〜２というＲ−ＦＩＬＥ１モジュール１０１の
各ポートをイネーブルにする信号として送出されて、Ｒ
−ＦＩＬＥ１モジュール１０１の入力端子Ｓ０〜２に入
力される。また、loc-rs１、loc-rs２、loc-rdはＲ−Ｆ
ＩＬＥ１モジュール１０２の各ポートをイネーブルにす
る信号として送出されＲ−ＦＩＬＥ１モジュール１０２
の入力端子Ｓ０〜２に入力される。また、glob-rs１、g
lob-rs２、glob-rdはＲ−ＦＩＬＥ１モジュール１０３
の各ポートをイネーブルにする信号として送出されＲ−
ＦＩＬＥ１モジュール１０３の入力端子Ｓ０〜２に入力
される。ちなみに、ワーキングレジスタのアドレスはｒ
０〜７がglobalsに、ｒ８〜１５がoutsに、ｒ１６〜２
３がlocalsに、ｒ２４〜３１がinsにそれぞれ対応す
る。
レジスタアドレスｒｓ１−Ａ０〜４、ｒｓ２−Ａ０〜
４、ｒｄ−Ａ０〜４のうちの各上位２ビットＡ３〜４に
より、globals、ins、localsのうちのいずれかのレジス
タアドレスになっているかをデコードするものである。
そして、Ａ３＝“０”、Ａ４＝“０”の時には、デコー
ダ（ＤＥＣ）１０４からはglob-rs１が、デコーダ（Ｄ
ＥＣ）１０５からはglob-rs２が、デコーダ（ＤＥＣ）
１０６からはglob-rdがそれぞれ出力される。また、Ａ
３＝“１”、Ａ４＝“０”の時には、デコーダ（ＤＥ
Ｃ）１０４からはin-rs１が、デコーダ（ＤＥＣ）１０
５からはin-rs２が、デコーダ（ＤＥＣ）１０６からはi
n-rdがそれぞれ出力される。また、Ａ３＝“０”、Ａ４
＝“１”の時には、デコーダ（ＤＥＣ）１０４からはlo
c-rs１が、デコーダ（ＤＥＣ）１０５からはloc-rs２
が、デコーダ（ＤＥＣ）１０６からはloc-rdがそれぞれ
出力される。そして、Ａ３＝“１”、Ａ４＝“１”の時
には、デコーダ（ＤＥＣ）１０４からはout-rs１が、デ
コーダ（ＤＥＣ）１０５からはout-rs２が、デコーダ
（ＤＥＣ）１０６からはout-rdがそれぞれ出力される。
これらの信号のうちin-rs１、in-rs２、in-rdとout-rs
１、rs２、rdとは論理ブロック２００で処理され、ＩＯ
ＳＥＬ０〜２というＲ−ＦＩＬＥ１モジュール１０１の
各ポートをイネーブルにする信号として送出されて、Ｒ
−ＦＩＬＥ１モジュール１０１の入力端子Ｓ０〜２に入
力される。また、loc-rs１、loc-rs２、loc-rdはＲ−Ｆ
ＩＬＥ１モジュール１０２の各ポートをイネーブルにす
る信号として送出されＲ−ＦＩＬＥ１モジュール１０２
の入力端子Ｓ０〜２に入力される。また、glob-rs１、g
lob-rs２、glob-rdはＲ−ＦＩＬＥ１モジュール１０３
の各ポートをイネーブルにする信号として送出されＲ−
ＦＩＬＥ１モジュール１０３の入力端子Ｓ０〜２に入力
される。ちなみに、ワーキングレジスタのアドレスはｒ
０〜７がglobalsに、ｒ８〜１５がoutsに、ｒ１６〜２
３がlocalsに、ｒ２４〜３１がinsにそれぞれ対応す
る。
以上のような構成において、次にその動作を第３図のタ
イミングチャートに基づいて説明する。ちなみに、第３
図（Ａ）はクロックＣＬＫ、（Ｂ）はディクリメント信
号ＤＥＣ、（Ｃ）はインクリメント信号、（Ｄ）はＲ−
ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩＬＥ１モジュー
ル１０２およびＲ−ＦＩＬＥ２モジュール１０３に与え
られるリードイネーブルＲＥＧＲ−ＥＮ、（Ｅ）はＲ−
ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩＬＥ１モジュー
ル１０２およびＲ−ＦＩＬＥ２モジュール１０３に与え
られるライトイネーブルＲＥＧＷ−ＥＮ、（Ｆ）は各レ
ジスタアドレスをレジスタ（Ｗ−ＣＣ）１０８にセット
することを許可する許可信号ｒｓ１ＣＣＷ−ＥＮ、ｒｓ
２ＣＣＷ−ＥＮ、ｒｂＣＣＷ−ＥＮ、（Ｇ）はレジスタ
アドレスｒｓ１−Ａ０〜４、（Ｈ）はレジスタアドレス
ｒｓ２−Ａ０〜４、（Ｉ）はレジスタアドレスｒｄ−Ａ
０〜４、（Ｊ）はソースレジスタ１の出力データｒｓ１
−Ｄ０〜３１、（Ｋ）はソースレジスタ２の出力データ
ｒｓ２−Ｄ０〜３１、（Ｌ）はデステネーションレジス
タの出力データｒｄ−Ｄ０〜３１、（Ｍ）はカレントウ
インドウポインタ（ＣＷＰ）１０７の出力ＣＷＰ０〜
４、（Ｎ）はレジスタ（Ｗ−ＣＣ）１０８のビット出力
ｃｃｎ、（Ｏ）はレジスタ（Ｗ−ＣＣ）１０８のビット
出力ｃｃｎ−１、（Ｐ）はカレントブロックポインタ
（ＣＢＰ）１０９の出力であるＣｂＰ０〜３、（Ｑ）は
サブストラクタ（ＩＮＳＡＧ）１１０から送出されるＣ
ｂＰ０′０〜３、（Ｒ）はサブストラクタ（ＩＮＳＡ
Ｇ）１１１から送出されるＣｂＰ１′０〜３、（Ｓ）は
サブストラクタ（ＩＮＳＡＧ）１１２から送出されるＣ
ｂＰ２′０〜３、（Ｔ）はデコーダ（ＤＥＣ）１０４か
ら出力されるglob-rs１、（Ｕ）デコーダ（ＤＥＣ）１
０４から出力されるin-rs１、（Ｖ）はデコーダ（ＤＥ
Ｃ）１０４から出力されるloc-rs１、（Ｗ）はデコーダ
（ＤＥＣ）１０４から出力されるout-rs１、（Ｘ）は論
理ブロック１００から出力されるセット信号ＳＥＴ−Ｃ
Ｃである。
イミングチャートに基づいて説明する。ちなみに、第３
図（Ａ）はクロックＣＬＫ、（Ｂ）はディクリメント信
号ＤＥＣ、（Ｃ）はインクリメント信号、（Ｄ）はＲ−
ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩＬＥ１モジュー
ル１０２およびＲ−ＦＩＬＥ２モジュール１０３に与え
られるリードイネーブルＲＥＧＲ−ＥＮ、（Ｅ）はＲ−
ＦＩＬＥ１モジュール１０１、Ｒ−ＦＩＬＥ１モジュー
ル１０２およびＲ−ＦＩＬＥ２モジュール１０３に与え
られるライトイネーブルＲＥＧＷ−ＥＮ、（Ｆ）は各レ
ジスタアドレスをレジスタ（Ｗ−ＣＣ）１０８にセット
することを許可する許可信号ｒｓ１ＣＣＷ−ＥＮ、ｒｓ
２ＣＣＷ−ＥＮ、ｒｂＣＣＷ−ＥＮ、（Ｇ）はレジスタ
アドレスｒｓ１−Ａ０〜４、（Ｈ）はレジスタアドレス
ｒｓ２−Ａ０〜４、（Ｉ）はレジスタアドレスｒｄ−Ａ
０〜４、（Ｊ）はソースレジスタ１の出力データｒｓ１
−Ｄ０〜３１、（Ｋ）はソースレジスタ２の出力データ
ｒｓ２−Ｄ０〜３１、（Ｌ）はデステネーションレジス
タの出力データｒｄ−Ｄ０〜３１、（Ｍ）はカレントウ
インドウポインタ（ＣＷＰ）１０７の出力ＣＷＰ０〜
４、（Ｎ）はレジスタ（Ｗ−ＣＣ）１０８のビット出力
ｃｃｎ、（Ｏ）はレジスタ（Ｗ−ＣＣ）１０８のビット
出力ｃｃｎ−１、（Ｐ）はカレントブロックポインタ
（ＣＢＰ）１０９の出力であるＣｂＰ０〜３、（Ｑ）は
サブストラクタ（ＩＮＳＡＧ）１１０から送出されるＣ
ｂＰ０′０〜３、（Ｒ）はサブストラクタ（ＩＮＳＡ
Ｇ）１１１から送出されるＣｂＰ１′０〜３、（Ｓ）は
サブストラクタ（ＩＮＳＡＧ）１１２から送出されるＣ
ｂＰ２′０〜３、（Ｔ）はデコーダ（ＤＥＣ）１０４か
ら出力されるglob-rs１、（Ｕ）デコーダ（ＤＥＣ）１
０４から出力されるin-rs１、（Ｖ）はデコーダ（ＤＥ
Ｃ）１０４から出力されるloc-rs１、（Ｗ）はデコーダ
（ＤＥＣ）１０４から出力されるout-rs１、（Ｘ）は論
理ブロック１００から出力されるセット信号ＳＥＴ−Ｃ
Ｃである。
第３図に示した命令のシーケンスはでＡＤＤ、でＳ
ＡＶＥ、でＡＤＤ、でＳＡＶＥとなっている。Ａ
ＤＤではrdのｒ７にrs１のｒ３１とrs２のｒ１２を加算
して移す。次に、ＳＡＶＥでは次のウインドウに移
り、ＣＷＰをＣＷＰ−１とする。そして、ＡＤＤでは
rdのｒ６にrs１のｒ１６とrs２のｒ１２を加算して移
す。そして、次のＳＡＶＥでセーブする。ちなみに、
この場合〔ｒ３１〕には７が、〔ｒ１２〕には３が、
〔ｒ１６〕には２がそれぞれ予め入っているものとす
る。文献（前記刊行物）によるＳＰＡＲＣチップでは命
令を４段のパイプラインで実行しているので、本実施例
ではこれに準じて４段のパイプラインとする。次に、第
４図に基づいてパイプライン構造の概略を説明する。こ
こでは、ＡＤＤ命令を例にとって各ステージでの処理を
説明する。
ＡＶＥ、でＡＤＤ、でＳＡＶＥとなっている。Ａ
ＤＤではrdのｒ７にrs１のｒ３１とrs２のｒ１２を加算
して移す。次に、ＳＡＶＥでは次のウインドウに移
り、ＣＷＰをＣＷＰ−１とする。そして、ＡＤＤでは
rdのｒ６にrs１のｒ１６とrs２のｒ１２を加算して移
す。そして、次のＳＡＶＥでセーブする。ちなみに、
この場合〔ｒ３１〕には７が、〔ｒ１２〕には３が、
〔ｒ１６〕には２がそれぞれ予め入っているものとす
る。文献（前記刊行物）によるＳＰＡＲＣチップでは命
令を４段のパイプラインで実行しているので、本実施例
ではこれに準じて４段のパイプラインとする。次に、第
４図に基づいてパイプライン構造の概略を説明する。こ
こでは、ＡＤＤ命令を例にとって各ステージでの処理を
説明する。
先ず、ＡＤＤ命令をメモリ２００から取り出し、インス
トラクションレジスタ（ＩＲ）２０２に書き込む（ステ
ップＦ）。次に、インストラクションレジスタ（ＩＲ）
２０２の中の命中をインストラクションデコーダ（ＩＤ
ＥＣ）２０４に入力してこれをデコードする。そして、
次の命令に対するアドレスを、アドレスジェネレータ
（ＡＧ）２０６およびプログラムカウンタ（ＰＣ）２０
８により発生する。レジスタアドレスｒｓ１、ｒｓ２
（２つのソースレジスタのデータ）をレジスタファイル
（ＲＦ）２１０から読み出し、Ａレジスタ２１２、Ｂレ
ジスタ２１４に書き込む（ステップＤ）。
トラクションレジスタ（ＩＲ）２０２に書き込む（ステ
ップＦ）。次に、インストラクションレジスタ（ＩＲ）
２０２の中の命中をインストラクションデコーダ（ＩＤ
ＥＣ）２０４に入力してこれをデコードする。そして、
次の命令に対するアドレスを、アドレスジェネレータ
（ＡＧ）２０６およびプログラムカウンタ（ＰＣ）２０
８により発生する。レジスタアドレスｒｓ１、ｒｓ２
（２つのソースレジスタのデータ）をレジスタファイル
（ＲＦ）２１０から読み出し、Ａレジスタ２１２、Ｂレ
ジスタ２１４に書き込む（ステップＤ）。
Ａレジスタ２１２のデータとＢレジスタ２１４のデータ
を演算ユニットＡＬＵ２１６で加算して、結果を結果レ
ジスタ（Ｒ）２１８に書き込む（ステップＥ）。
を演算ユニットＡＬＵ２１６で加算して、結果を結果レ
ジスタ（Ｒ）２１８に書き込む（ステップＥ）。
結果レジスタ（Ｒ）２１８のデータをrdの示すデステネ
ーションレジスタに書き込む（ステップＳ）。
ーションレジスタに書き込む（ステップＳ）。
第３図のタイミングチャートでは上記各ステップをクロ
ックＣＬＫのｔ１、ｔ２、ｔ３、ｔ４に対応づけて示し
ている。即ち、先ず、のＡＤＤにおいては、ｔ２のス
テップＤでレジスタアドレスｒｓ１−Ａ０〜４＝３１、
レジスタアドレスｒｓ２−Ａ０〜１２となりレジスタフ
ァイルからｒ３１とｒ１２のデータを読み出す。但し、
実際の読み出し動作はｔ２の後半で行なっているので、
データｒｓ１−Ｄ０〜３１、データｒｓ２−Ｄ０〜３１
にデータが出力されるのはｔ２の後半となる。ｒ３１の
データは３であるので、データｒｓ１−Ｄ０〜３１＝
７、データｒｓ２−Ｄ０〜３１＝３となる。そして、ｔ
３のステップＥではｒ３１＋ｒ１２＝１０を実行し、結
果をレジスタに書き込む。ｒ３１はinsレジスタなの
で、ｒ３１の読み出しのときにはＣＢＰ−１でＣｂＰ
０′０〜３＝０となる。次の、ｔ４のステップＳでは、
結果レジスタのデータをデステネーションレジスタのｒ
７に書き込む。書き込みはｔ４の前半で行なう。なお、
ｔ４の前半においては、のＡＤＤ命令のためにソース
レジスタからの読み出しが行なわれている。
ックＣＬＫのｔ１、ｔ２、ｔ３、ｔ４に対応づけて示し
ている。即ち、先ず、のＡＤＤにおいては、ｔ２のス
テップＤでレジスタアドレスｒｓ１−Ａ０〜４＝３１、
レジスタアドレスｒｓ２−Ａ０〜１２となりレジスタフ
ァイルからｒ３１とｒ１２のデータを読み出す。但し、
実際の読み出し動作はｔ２の後半で行なっているので、
データｒｓ１−Ｄ０〜３１、データｒｓ２−Ｄ０〜３１
にデータが出力されるのはｔ２の後半となる。ｒ３１の
データは３であるので、データｒｓ１−Ｄ０〜３１＝
７、データｒｓ２−Ｄ０〜３１＝３となる。そして、ｔ
３のステップＥではｒ３１＋ｒ１２＝１０を実行し、結
果をレジスタに書き込む。ｒ３１はinsレジスタなの
で、ｒ３１の読み出しのときにはＣＢＰ−１でＣｂＰ
０′０〜３＝０となる。次の、ｔ４のステップＳでは、
結果レジスタのデータをデステネーションレジスタのｒ
７に書き込む。書き込みはｔ４の前半で行なう。なお、
ｔ４の前半においては、のＡＤＤ命令のためにソース
レジスタからの読み出しが行なわれている。
のＳＡＶＥでは、ｔ４のステップＥでＣＷＰ＝ＣＷＰ
−１を実行する。の実行において、localsへのアクセ
スがなく且つoutsのアクセスにおいてもｒ８〜ｒ１５の
中で後半のｒ１２へのアクセスであったので、レジスタ
（Ｗ−ＣＣ）１０８のビット１３＝“０”のままである
ので、つまりウインドウ１３は４本モードのままである
ので、ＣＢＰ＝ＣＢＰ−１を実行する。
−１を実行する。の実行において、localsへのアクセ
スがなく且つoutsのアクセスにおいてもｒ８〜ｒ１５の
中で後半のｒ１２へのアクセスであったので、レジスタ
（Ｗ−ＣＣ）１０８のビット１３＝“０”のままである
ので、つまりウインドウ１３は４本モードのままである
ので、ＣＢＰ＝ＣＢＰ−１を実行する。
そして、のＡＤＤでは、ｔ４のステップＤにおいて、
ｒ１６とｒ１２のデータ２，３がデータｒｓ１−Ｄ０〜
３１、ｒｓ２−Ｄ０〜３１に出力される。このとき、ｒ
１６はlocalsの前半のレジスタなので、セット出力ＳＥ
Ｔ−ＣＣ＝“１”となり、レジスタ（Ｗ−ＣＣ）１０８
のビット１２に“１”がセットされる。その結果、ウイ
ンドウ１２は８本モードになる。
ｒ１６とｒ１２のデータ２，３がデータｒｓ１−Ｄ０〜
３１、ｒｓ２−Ｄ０〜３１に出力される。このとき、ｒ
１６はlocalsの前半のレジスタなので、セット出力ＳＥ
Ｔ−ＣＣ＝“１”となり、レジスタ（Ｗ−ＣＣ）１０８
のビット１２に“１”がセットされる。その結果、ウイ
ンドウ１２は８本モードになる。
次の、のＳＡＶＥでは、ｔ４のステップＥで、ＣＷＰ
＝ＣＷＰ−１を実行する。ウインドウ１２は８本モード
になっているので、ＣＢＰ＝ＣＢＰ−１を実行する。
＝ＣＷＰ−１を実行する。ウインドウ１２は８本モード
になっているので、ＣＢＰ＝ＣＢＰ−１を実行する。
以上の例では、localsとoutsの割り当て数をブロック単
位で管理しており、localsとins/outsのレジスタ数が等
しく、さらにlocalsとins/outsを分離して別のモジュー
ルにしている。その結果、ウインドウ１個当たりのコン
ディション情報が１ビットでよく、実アドレス発生回路
が簡単になり、実アドレスの計算も非常に高速に実行で
きるようになるというメリットがある。
位で管理しており、localsとins/outsのレジスタ数が等
しく、さらにlocalsとins/outsを分離して別のモジュー
ルにしている。その結果、ウインドウ１個当たりのコン
ディション情報が１ビットでよく、実アドレス発生回路
が簡単になり、実アドレスの計算も非常に高速に実行で
きるようになるというメリットがある。
なお、上記実施例では８本と４本の切り替えを例示した
が、レジスタの割り当て数は８本〜０本の範囲で任意に
選ぶことができる。また、localsとoutsへのレジスタの
割り当て数を異なるようにしても良い。
が、レジスタの割り当て数は８本〜０本の範囲で任意に
選ぶことができる。また、localsとoutsへのレジスタの
割り当て数を異なるようにしても良い。
ちなみに、ウインドウに対するレジスタ数を可変とすれ
ば、レジスタ（Ｗ−ＣＣ）１０８としては１４ビットレ
ジスタが、カレントブロックポインタ（ＣＢＰ）１０９
としては４ビットカウンタが、およびサブストラクタ
（ＩＮＳＡＧ）１１０，１１１，１１２としては４ビッ
トフルアダー×３＝１２ビットフルアダーの機能回路が
それぞれ必要となる。これに対し、ウインドウをｎ個追
加するのに必要な回路は、３２ビット長レジスタ×１６
×ｎであるので、第１図の構成のほうがコストパーフォ
ーマンスが非常に優れていることがわかる。
ば、レジスタ（Ｗ−ＣＣ）１０８としては１４ビットレ
ジスタが、カレントブロックポインタ（ＣＢＰ）１０９
としては４ビットカウンタが、およびサブストラクタ
（ＩＮＳＡＧ）１１０，１１１，１１２としては４ビッ
トフルアダー×３＝１２ビットフルアダーの機能回路が
それぞれ必要となる。これに対し、ウインドウをｎ個追
加するのに必要な回路は、３２ビット長レジスタ×１６
×ｎであるので、第１図の構成のほうがコストパーフォ
ーマンスが非常に優れていることがわかる。
また、上記実施例ではハードウェアで８本／４本の切り
替えを行なっているが、プロセッサ自身が切り替え命令
を持つようにして、その命令を用いてソフトウェア上で
切り替えを行なうようにしても良いことはもちろんであ
る。
替えを行なっているが、プロセッサ自身が切り替え命令
を持つようにして、その命令を用いてソフトウェア上で
切り替えを行なうようにしても良いことはもちろんであ
る。
この場合、第１図に示すＷ−ＣＣレジスタのような機能
をはたすレジスタの内容を、所定の値に書き変える命令
を、プロセッサの命令セットに設ければ良い。
をはたすレジスタの内容を、所定の値に書き変える命令
を、プロセッサの命令セットに設ければ良い。
本発明によれば、複数のワーキングレジスタを有するシ
ステムにおいて、ウインドウ（モジュール）に割り当て
るレジスタ数を変化することができるため、システムの
冗長性が無くなり、ハードウェア資源を無駄無く有効に
利用することが可能となり、コストパーフォーマンスの
優れた、レジスタウインドウ方式によるマイクロプロセ
ッサを得ることができるという可変方式の特長に加え、
さらに、本発明によれば、レジスタウインドウのレジス
タの割り当て数の記憶を、ワーキングレジスタに対する
アドレス情報に基づいて自動的に行うようにしたので、
固定方式の既存のプログラムをそのまま実行でき、かつ
ウインドウのオーバーフロー／アンダーフローによるオ
ーバーヘッドを低減することの可能なマイクロプロセッ
サを得ることができる。
ステムにおいて、ウインドウ（モジュール）に割り当て
るレジスタ数を変化することができるため、システムの
冗長性が無くなり、ハードウェア資源を無駄無く有効に
利用することが可能となり、コストパーフォーマンスの
優れた、レジスタウインドウ方式によるマイクロプロセ
ッサを得ることができるという可変方式の特長に加え、
さらに、本発明によれば、レジスタウインドウのレジス
タの割り当て数の記憶を、ワーキングレジスタに対する
アドレス情報に基づいて自動的に行うようにしたので、
固定方式の既存のプログラムをそのまま実行でき、かつ
ウインドウのオーバーフロー／アンダーフローによるオ
ーバーヘッドを低減することの可能なマイクロプロセッ
サを得ることができる。
第１図は本発明の一実施例に係るマイクロプロセッサの
ブロック図、第２図は第１図のＲ−ＦＩＬＥ１モジュー
ル１０１の詳細例を示す説明図、第３図は第１図の装置
の動作を説明するタイミングチャート、第４図はパイプ
ライン構造の概略説明図である。 １０１…Ｒ−ＦＩＬＥ１モジュール、 １０２…Ｒ−ＦＩＬＥ１モジュール、 １０３…Ｒ−ＦＩＬＥ２モジュール、 １０４，１０５，１０６…デコーダ（ＤＥＣ）、 １０７…カレントウインドウポインタ（ＣＷＰ）、 １０８…レジスタ（Ｗ−ＣＣ）、 １０９…カレントブロックポインタ（ＣＢＰ）、 １１０，１１１，１１２…サブストラクタ（ＩＮＳＡ
Ｇ）。
ブロック図、第２図は第１図のＲ−ＦＩＬＥ１モジュー
ル１０１の詳細例を示す説明図、第３図は第１図の装置
の動作を説明するタイミングチャート、第４図はパイプ
ライン構造の概略説明図である。 １０１…Ｒ−ＦＩＬＥ１モジュール、 １０２…Ｒ−ＦＩＬＥ１モジュール、 １０３…Ｒ−ＦＩＬＥ２モジュール、 １０４，１０５，１０６…デコーダ（ＤＥＣ）、 １０７…カレントウインドウポインタ（ＣＷＰ）、 １０８…レジスタ（Ｗ−ＣＣ）、 １０９…カレントブロックポインタ（ＣＢＰ）、 １１０，１１１，１１２…サブストラクタ（ＩＮＳＡ
Ｇ）。
Claims (1)
- 【請求項１】複数個のレジスタウィンドウを有し、前記
各レジスタウィンドウは複数個のレジスタを有するマイ
クロプロセッサであって、 前記各レジスタは前記レジスタウィンドウのうちの複数
のものに対して割り当てられており、さらに、 プログラム上の個々のプロシージャに対して前記レジス
タウィンドウのうちのいずれかを割り当てることによ
り、前記各プロシージャ上で使用されるワーキングレジ
スタを決定する第１決定手段と、 前記各レジスタウィンドウへのレジスタ割り当て数を、
前記ワーキングレジスタに対するアドレス情報に基づい
て自動的に記憶する記憶手段と、 前記記憶手段中の前記割り当て数に基づいて、前記各レ
ジスタウィンドウが前記レジスタのうちのどれによって
構成されるかを決定する第２決定手段と、を備えること
を特徴とするマイクロプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037805A JPH0630063B2 (ja) | 1989-02-17 | 1989-02-17 | マイクロプロセッサ |
| DE69028224T DE69028224T2 (de) | 1989-02-17 | 1990-02-16 | Mikroprozessor |
| EP90103037A EP0383342B1 (en) | 1989-02-17 | 1990-02-16 | Microprocessor |
| KR1019900001965A KR920006789B1 (ko) | 1989-02-17 | 1990-02-17 | 마이크로프로세서 |
| US08/287,428 US5642523A (en) | 1989-02-17 | 1994-08-09 | Microprocessor with variable size register windowing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037805A JPH0630063B2 (ja) | 1989-02-17 | 1989-02-17 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02217925A JPH02217925A (ja) | 1990-08-30 |
| JPH0630063B2 true JPH0630063B2 (ja) | 1994-04-20 |
Family
ID=12507729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037805A Expired - Fee Related JPH0630063B2 (ja) | 1989-02-17 | 1989-02-17 | マイクロプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5642523A (ja) |
| EP (1) | EP0383342B1 (ja) |
| JP (1) | JPH0630063B2 (ja) |
| KR (1) | KR920006789B1 (ja) |
| DE (1) | DE69028224T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539911A (en) * | 1991-07-08 | 1996-07-23 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution |
| JPH07114498A (ja) * | 1993-10-15 | 1995-05-02 | Toshiba Corp | マイクロプロセッサ |
| JP4573189B2 (ja) * | 1998-10-10 | 2010-11-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プログラムコード変換方法 |
| JP2000353092A (ja) * | 1999-06-09 | 2000-12-19 | Nec Corp | 情報処理装置及びそのレジスタファイル切替方法 |
| US6553487B1 (en) * | 2000-01-07 | 2003-04-22 | Motorola, Inc. | Device and method for performing high-speed low overhead context switch |
| JP3763518B2 (ja) | 2001-05-29 | 2006-04-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | コンパイラ、そのコンパイル方法およびプログラム |
| EP1470476A4 (en) * | 2002-01-31 | 2007-05-30 | Arc Int | CONFIGURABLE DATA PROCESSOR WITH MULTI-LENGTH INSTRUCTION KIT ARCHITECTURE |
| US7127592B2 (en) * | 2003-01-08 | 2006-10-24 | Sun Microsystems, Inc. | Method and apparatus for dynamically allocating registers in a windowed architecture |
| JP2006039874A (ja) * | 2004-07-26 | 2006-02-09 | Fujitsu Ltd | 情報処理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4777588A (en) * | 1985-08-30 | 1988-10-11 | Advanced Micro Devices, Inc. | General-purpose register file optimized for intraprocedural register allocation, procedure calls, and multitasking performance |
| US5021947A (en) * | 1986-03-31 | 1991-06-04 | Hughes Aircraft Company | Data-flow multiprocessor architecture with three dimensional multistage interconnection network for efficient signal and data processing |
| JP2545789B2 (ja) * | 1986-04-14 | 1996-10-23 | 株式会社日立製作所 | 情報処理装置 |
| JPH0217541A (ja) * | 1988-07-06 | 1990-01-22 | Hitachi Ltd | スタツク方式マイクロコンピュータ |
| US5083263A (en) * | 1988-07-28 | 1992-01-21 | Sun Microsystems, Inc. | BISC with interconnected register ring and selectively operating portion of the ring as a conventional computer |
-
1989
- 1989-02-17 JP JP1037805A patent/JPH0630063B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-16 EP EP90103037A patent/EP0383342B1/en not_active Expired - Lifetime
- 1990-02-16 DE DE69028224T patent/DE69028224T2/de not_active Expired - Fee Related
- 1990-02-17 KR KR1019900001965A patent/KR920006789B1/ko not_active Expired
-
1994
- 1994-08-09 US US08/287,428 patent/US5642523A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5642523A (en) | 1997-06-24 |
| EP0383342B1 (en) | 1996-08-28 |
| KR900013390A (ko) | 1990-09-05 |
| EP0383342A3 (en) | 1992-10-07 |
| KR920006789B1 (ko) | 1992-08-17 |
| DE69028224T2 (de) | 1997-02-06 |
| JPH02217925A (ja) | 1990-08-30 |
| EP0383342A2 (en) | 1990-08-22 |
| DE69028224D1 (de) | 1996-10-02 |
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|---|---|---|---|
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