JPH10326267A - マイクロコンピュータおよびマイクロコンピュータのテスト方法 - Google Patents
マイクロコンピュータおよびマイクロコンピュータのテスト方法Info
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- JPH10326267A JPH10326267A JP9134172A JP13417297A JPH10326267A JP H10326267 A JPH10326267 A JP H10326267A JP 9134172 A JP9134172 A JP 9134172A JP 13417297 A JP13417297 A JP 13417297A JP H10326267 A JPH10326267 A JP H10326267A
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Abstract
(57)【要約】
【課題】 テストパターンの“Ｌ”レベルの外部割り込
み入力のデバッグ作業には多大な時間がかかる。 【解決手段】 自己復帰ビット２１に“１”が書き込ま
れた場合に、ＷＩＴ命令またはＳＴＰ命令のテストと判
断して、ＷＩＴ／ＳＴＰ制御回路部２２およびポート制
御回路部２３の機能により、ＷＩＴ状態またはＳＴＰ状
態から自動復帰するようにし、ＶＬＳＩテスターからの
“Ｌ”レベルの外部割り込み入力を不要にしたテストパ
ターンを用いることができ、テストパターンのデバッグ
作業の負担を軽減できる。
み入力のデバッグ作業には多大な時間がかかる。 【解決手段】 自己復帰ビット２１に“１”が書き込ま
れた場合に、ＷＩＴ命令またはＳＴＰ命令のテストと判
断して、ＷＩＴ／ＳＴＰ制御回路部２２およびポート制
御回路部２３の機能により、ＷＩＴ状態またはＳＴＰ状
態から自動復帰するようにし、ＶＬＳＩテスターからの
“Ｌ”レベルの外部割り込み入力を不要にしたテストパ
ターンを用いることができ、テストパターンのデバッグ
作業の負担を軽減できる。
Description
【０００１】
【発明の属する技術分野】この発明は、試験装置により
供給されたテストパターンに応じてテストされるマイク
ロコンピュータおよびマイクロコンピュータのテスト方
法に関するものである。
供給されたテストパターンに応じてテストされるマイク
ロコンピュータおよびマイクロコンピュータのテスト方
法に関するものである。
【０００２】
【従来の技術】図４は従来のマイクロコンピュータの待
機制御回路を示す回路図であり、図において、１はスト
ップ命令（以下、ＳＴＰ命令と言う）の実行時にリセッ
トするフリップフロップであり、このフリップフロップ
１は、ＳＴＰ命令の実行時に源クロック制御回路（図示
せず）を制御するものである。２はウエイト命令（以
下、ＷＩＴ命令と言う）の実行時にリセットするフリッ
プフロップであり、このフリップフロップ２は、ＷＩＴ
命令の実行時に内部クロック制御回路（図示せず）を制
御するものである。３はフリップフロップ２と同様なフ
リップフロップであるが、このフリップフロップ３は、
ＳＴＰ命令の実行時に内部クロック制御回路を制御する
ものである。
機制御回路を示す回路図であり、図において、１はスト
ップ命令（以下、ＳＴＰ命令と言う）の実行時にリセッ
トするフリップフロップであり、このフリップフロップ
１は、ＳＴＰ命令の実行時に源クロック制御回路（図示
せず）を制御するものである。２はウエイト命令（以
下、ＷＩＴ命令と言う）の実行時にリセットするフリッ
プフロップであり、このフリップフロップ２は、ＷＩＴ
命令の実行時に内部クロック制御回路（図示せず）を制
御するものである。３はフリップフロップ２と同様なフ
リップフロップであるが、このフリップフロップ３は、
ＳＴＰ命令の実行時に内部クロック制御回路を制御する
ものである。
【０００３】４はウオッチドッグタイマ（以下、ＷＤＴ
と言う）とリセット信号との論理和を採るオアゲートで
あり、このオアゲート４によりＷＤＴとリセット信号の
うちのどちらかの信号が“Ｈ”レベルであればフリップ
フロップ３をセットするものである。５は割り込み禁止
フラグと割り込み要求信号の論理積を採るアンドゲー
ト、６はアンドゲート５の出力とリセット信号との論理
和を採るオアゲートであり、これらアンドゲート５およ
びオアゲート６により、リセット時、または、割り込み
要求があり、且つ割り込みが許可されている時にフリッ
プフロップ１，２をセットするものである。
と言う）とリセット信号との論理和を採るオアゲートで
あり、このオアゲート４によりＷＤＴとリセット信号の
うちのどちらかの信号が“Ｈ”レベルであればフリップ
フロップ３をセットするものである。５は割り込み禁止
フラグと割り込み要求信号の論理積を採るアンドゲー
ト、６はアンドゲート５の出力とリセット信号との論理
和を採るオアゲートであり、これらアンドゲート５およ
びオアゲート６により、リセット時、または、割り込み
要求があり、且つ割り込みが許可されている時にフリッ
プフロップ１，２をセットするものである。
【０００４】７はフリップフロップ２とフリップフロッ
プ３の出力の論理積を採るアンドゲート、８はアンドゲ
ート７の出力と内部源クロックの論理積を採り、内部ク
ロックとするアンドゲートである。また、図５は従来の
マイクロコンピュータのポート回路を示す回路図であ
り、図において、１１はポート端子、１２はトライステ
ートバッファである。
プ３の出力の論理積を採るアンドゲート、８はアンドゲ
ート７の出力と内部源クロックの論理積を採り、内部ク
ロックとするアンドゲートである。また、図５は従来の
マイクロコンピュータのポート回路を示す回路図であ
り、図において、１１はポート端子、１２はトライステ
ートバッファである。
【０００５】次に動作について説明する。マイクロコン
ピュータ（以下、マイコンと言う）のテストは、ＶＬＳ
Ｉテスターと呼ばれる集積回路検査装置で行われてい
る。ＶＬＳＩテスターにはマイコンの各端子に対応する
チェックピンが存在し、様々な動作モードでテストパタ
ーンと呼ばれるプログラムを走らせ、そのプログラムに
対するマイコンの出力値をチェックしている。テストパ
ターンは、主にテストパターンジェネレータ（以下、Ｔ
ＰＧと言う）によって作成されるが、その元となってい
るのがマイコンのロジックシミュレーションである。つ
まり、ロジックシミュレーションでの各命令実行体系が
そのままＴＰＧを使ってテストパターンに変換されてい
る。
ピュータ（以下、マイコンと言う）のテストは、ＶＬＳ
Ｉテスターと呼ばれる集積回路検査装置で行われてい
る。ＶＬＳＩテスターにはマイコンの各端子に対応する
チェックピンが存在し、様々な動作モードでテストパタ
ーンと呼ばれるプログラムを走らせ、そのプログラムに
対するマイコンの出力値をチェックしている。テストパ
ターンは、主にテストパターンジェネレータ（以下、Ｔ
ＰＧと言う）によって作成されるが、その元となってい
るのがマイコンのロジックシミュレーションである。つ
まり、ロジックシミュレーションでの各命令実行体系が
そのままＴＰＧを使ってテストパターンに変換されてい
る。
【０００６】図４において、割り込み禁止フラグを割り
込み許可、即ち、“Ｌ”レベルに設定してテストパター
ン上のＷＩＴ命令を実行すると、フリップフロップ２に
より内部クロックが、また、ＳＴＰ命令を実行すると、
フリップフロップ１，３により源クロックと内部クロッ
クの両方が停止する。割り込み禁止フラグが“Ｌ”レベ
ルに設定されているので、ＷＩＴ命令では、テストパタ
ーンによるＶＬＳＩテスターからの“Ｌ”レベル入力の
外部割り込みがあれば、フリップフロップ２がセットさ
れ内部クロックの動作を再開し、割り込み処理を経たＷ
ＩＴ状態から復帰する。また、ＳＴＰ命令では、源クロ
ックの動作を再開し、ＷＤＴによる発振安定を待った後
に割り込み処理を行い、ＳＴＰ状態から復帰する。
込み許可、即ち、“Ｌ”レベルに設定してテストパター
ン上のＷＩＴ命令を実行すると、フリップフロップ２に
より内部クロックが、また、ＳＴＰ命令を実行すると、
フリップフロップ１，３により源クロックと内部クロッ
クの両方が停止する。割り込み禁止フラグが“Ｌ”レベ
ルに設定されているので、ＷＩＴ命令では、テストパタ
ーンによるＶＬＳＩテスターからの“Ｌ”レベル入力の
外部割り込みがあれば、フリップフロップ２がセットさ
れ内部クロックの動作を再開し、割り込み処理を経たＷ
ＩＴ状態から復帰する。また、ＳＴＰ命令では、源クロ
ックの動作を再開し、ＷＤＴによる発振安定を待った後
に割り込み処理を行い、ＳＴＰ状態から復帰する。
【０００７】なお、図５において、ＶＬＳＩテスターか
らの入力の際には、トライステートバッファ１２をオフ
し、ポート端子１１からＷＩＴ命令およびＳＴＰ命令を
入力する。また、ＶＬＳＩテスターへの出力の際には、
トライステートバッファ１２をオンし、内部回路からの
出力値をポート端子１１から出力する。テストパターン
には、動作中のマイコン各端子の状態および入出力され
る信号レベルを全て記述してあり、実チップがその通り
の動作をすれば『ＧＯ』、異なる動作をして出力値が１
つでもテストパターンと異なれば『ＮＧ』と判定してい
る。
らの入力の際には、トライステートバッファ１２をオフ
し、ポート端子１１からＷＩＴ命令およびＳＴＰ命令を
入力する。また、ＶＬＳＩテスターへの出力の際には、
トライステートバッファ１２をオンし、内部回路からの
出力値をポート端子１１から出力する。テストパターン
には、動作中のマイコン各端子の状態および入出力され
る信号レベルを全て記述してあり、実チップがその通り
の動作をすれば『ＧＯ』、異なる動作をして出力値が１
つでもテストパターンと異なれば『ＮＧ』と判定してい
る。
【０００８】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは以上のように構成されているので、マイクロコ
ンピュータが製品上問題のない動作をしていても、ＶＬ
ＳＩテスターからの“Ｌ”レベルの外部割り込み入力の
タイミングのずれ等でテストパターンと合致した動作を
しなければ『ＮＧ』となる現象が起こる。これによる問
題を避けるために、通常はテストパターンのデバッグを
行い、テストパターンとのミスマッチで『ＮＧ』となら
ないようにしている。しかしながら、このデバッグ作業
には多大な時間がかかるため、開発工期短縮の妨げにな
るなどの課題があった。
ュータは以上のように構成されているので、マイクロコ
ンピュータが製品上問題のない動作をしていても、ＶＬ
ＳＩテスターからの“Ｌ”レベルの外部割り込み入力の
タイミングのずれ等でテストパターンと合致した動作を
しなければ『ＮＧ』となる現象が起こる。これによる問
題を避けるために、通常はテストパターンのデバッグを
行い、テストパターンとのミスマッチで『ＮＧ』となら
ないようにしている。しかしながら、このデバッグ作業
には多大な時間がかかるため、開発工期短縮の妨げにな
るなどの課題があった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、待機状態を自動的に自己解除し、
待機状態を解除するためのテストパターンの外部割り込
み入力を不要にして、テストパターンのデバッグ作業の
負担を軽減できるマイクロコンピュータおよびマイクロ
コンピュータのテスト方法を得ることを目的とする。
めになされたもので、待機状態を自動的に自己解除し、
待機状態を解除するためのテストパターンの外部割り込
み入力を不要にして、テストパターンのデバッグ作業の
負担を軽減できるマイクロコンピュータおよびマイクロ
コンピュータのテスト方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の発明に係
るマイクロコンピュータは、待機命令のテスト時のみに
特定値を保持する特定値保持部と、待機命令に応じて周
辺機能を待機状態にすると共に、その待機命令が成され
且つ特定値保持部に特定値が保持されている場合に待機
状態解除信号を出力する待機制御部と、特定値保持部に
特定値が保持されている場合にポート端子からの外部入
力を遮断し、待機制御部からの待機状態解除信号に応じ
て割り込み信号を出力するポート制御部と、その割り込
み信号に応じて待機制御部に待機状態からの復帰を指示
する割り込み制御部とを備えたものである。
るマイクロコンピュータは、待機命令のテスト時のみに
特定値を保持する特定値保持部と、待機命令に応じて周
辺機能を待機状態にすると共に、その待機命令が成され
且つ特定値保持部に特定値が保持されている場合に待機
状態解除信号を出力する待機制御部と、特定値保持部に
特定値が保持されている場合にポート端子からの外部入
力を遮断し、待機制御部からの待機状態解除信号に応じ
て割り込み信号を出力するポート制御部と、その割り込
み信号に応じて待機制御部に待機状態からの復帰を指示
する割り込み制御部とを備えたものである。
【００１１】請求項２記載の発明に係るマイクロコンピ
ュータは、待機状態解除信号を任意の時間経過後に出力
する遅延時間制御部を備えたものである。
ュータは、待機状態解除信号を任意の時間経過後に出力
する遅延時間制御部を備えたものである。
【００１２】請求項３記載の発明に係るマイクロコンピ
ュータは、試験装置の外部入力または中央演算処理装置
から特定値保持部に特定値を入力するようにしたもので
ある。
ュータは、試験装置の外部入力または中央演算処理装置
から特定値保持部に特定値を入力するようにしたもので
ある。
【００１３】請求項４記載の発明に係るマイクロコンピ
ュータのテスト方法は、マイクロコンピュータに供給す
るテストパターンには待機状態からの解除を示す信号を
除くテストパターンを用いるようにしたものである。
ュータのテスト方法は、マイクロコンピュータに供給す
るテストパターンには待機状態からの解除を示す信号を
除くテストパターンを用いるようにしたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す回路図であり、図において、
１１はポート端子、１２はトライステートバッファであ
る。また、２１はＷＩＴ命令およびＳＴＰ命令のテスト
時のみに中央演算処理装置（以下、ＣＰＵと言う）によ
り“１”（特定値）が書き込まれる自己復帰ビット（特
定値保持部）、２２はＷＩＴ命令およびＳＴＰ命令に応
じて周辺機能をＷＩＴ状態およびＳＴＰ状態にすると共
に、それらＷＩＴ命令またはＳＴＰ命令が成され、且つ
自己復帰ビット２１に“１”が保持されている場合にＷ
ＩＴ／ＳＴＰ状態解除信号を出力するＷＩＴ／ＳＴＰ制
御回路部（待機制御部）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す回路図であり、図において、
１１はポート端子、１２はトライステートバッファであ
る。また、２１はＷＩＴ命令およびＳＴＰ命令のテスト
時のみに中央演算処理装置（以下、ＣＰＵと言う）によ
り“１”（特定値）が書き込まれる自己復帰ビット（特
定値保持部）、２２はＷＩＴ命令およびＳＴＰ命令に応
じて周辺機能をＷＩＴ状態およびＳＴＰ状態にすると共
に、それらＷＩＴ命令またはＳＴＰ命令が成され、且つ
自己復帰ビット２１に“１”が保持されている場合にＷ
ＩＴ／ＳＴＰ状態解除信号を出力するＷＩＴ／ＳＴＰ制
御回路部（待機制御部）である。
【００１５】２３は自己復帰ビット２１に“１”が保持
されている場合に、即ち、テスト時にポート端子１１か
らの外部入力を遮断し、ＷＩＴ／ＳＴＰ制御回路部２２
からのＷＩＴ／ＳＴＰ状態解除信号に応じて割り込み信
号Ａを出力するポート制御回路部（ポート制御部）であ
る。なお、このポート制御回路部２３は、通常時におい
ては、単純にポート端子１１とのポート入出力信号を通
過させるものである。２４はそのポート制御回路部２３
からの割り込み信号Ａに応じて、ＷＩＴ／ＳＴＰ制御回
路部２２にＷＩＴ状態およびＳＴＰ状態からの復帰を指
示する割り込み制御回路部（割り込み制御部）である。
されている場合に、即ち、テスト時にポート端子１１か
らの外部入力を遮断し、ＷＩＴ／ＳＴＰ制御回路部２２
からのＷＩＴ／ＳＴＰ状態解除信号に応じて割り込み信
号Ａを出力するポート制御回路部（ポート制御部）であ
る。なお、このポート制御回路部２３は、通常時におい
ては、単純にポート端子１１とのポート入出力信号を通
過させるものである。２４はそのポート制御回路部２３
からの割り込み信号Ａに応じて、ＷＩＴ／ＳＴＰ制御回
路部２２にＷＩＴ状態およびＳＴＰ状態からの復帰を指
示する割り込み制御回路部（割り込み制御部）である。
【００１６】次に動作について説明する。マイコンのテ
ストは、ＶＬＳＩテスターと呼ばれる集積回路検査装置
で行われている。ＶＬＳＩテスターにはマイコンの各端
子に対応するチェックピンが存在し、様々な動作モード
でテストパターンと呼ばれるプログラムを走らせ、その
プログラムに対するマイコンの出力値をチェックしてい
る。テストパターンは、主にＴＰＧによって作成される
が、その元となっているのがマイコンのロジックシミュ
レーションである。つまり、ロジックシミュレーション
での各命令実行体系がそのままＴＰＧを使ってテストパ
ターンに変換されている。
ストは、ＶＬＳＩテスターと呼ばれる集積回路検査装置
で行われている。ＶＬＳＩテスターにはマイコンの各端
子に対応するチェックピンが存在し、様々な動作モード
でテストパターンと呼ばれるプログラムを走らせ、その
プログラムに対するマイコンの出力値をチェックしてい
る。テストパターンは、主にＴＰＧによって作成される
が、その元となっているのがマイコンのロジックシミュ
レーションである。つまり、ロジックシミュレーション
での各命令実行体系がそのままＴＰＧを使ってテストパ
ターンに変換されている。
【００１７】図１において、ＷＩＴ命令またはＳＴＰ命
令のテストの直前にＣＰＵにより自己復帰ビット２１に
“１”を書き込み、テストパターン上のＷＩＴ命令また
はＳＴＰ命令を実行する場合を想定する。ＣＰＵがＷＩ
Ｔ命令またはＳＴＰ命令を実行すると、ＷＩＴ／ＳＴＰ
制御回路部２２は、マイコンの各周辺機能をＷＩＴ状態
またはＳＴＰ状態にする。この時、自己復帰ビット２１
に“１”が書き込まれているので、ポート制御回路部２
３はアクティブになり、ポート端子１１からの外部入力
を遮断する。また、ＷＩＴ／ＳＴＰ制御回路部２２は、
自己復帰ビット２１に“１”が書き込まれているので、
ポート制御回路部２３にＷＩＴ／ＳＴＰ状態解除信号を
出力する。ポート制御回路部２３は、このＷＩＴ／ＳＴ
Ｐ状態解除信号の入力に応じてＷＩＴ命令またはＳＴＰ
命令の実行後に、“Ｌ”レベルの割り込み信号Ａを出力
する。
令のテストの直前にＣＰＵにより自己復帰ビット２１に
“１”を書き込み、テストパターン上のＷＩＴ命令また
はＳＴＰ命令を実行する場合を想定する。ＣＰＵがＷＩ
Ｔ命令またはＳＴＰ命令を実行すると、ＷＩＴ／ＳＴＰ
制御回路部２２は、マイコンの各周辺機能をＷＩＴ状態
またはＳＴＰ状態にする。この時、自己復帰ビット２１
に“１”が書き込まれているので、ポート制御回路部２
３はアクティブになり、ポート端子１１からの外部入力
を遮断する。また、ＷＩＴ／ＳＴＰ制御回路部２２は、
自己復帰ビット２１に“１”が書き込まれているので、
ポート制御回路部２３にＷＩＴ／ＳＴＰ状態解除信号を
出力する。ポート制御回路部２３は、このＷＩＴ／ＳＴ
Ｐ状態解除信号の入力に応じてＷＩＴ命令またはＳＴＰ
命令の実行後に、“Ｌ”レベルの割り込み信号Ａを出力
する。
【００１８】この“Ｌ”レベルの割り込み信号Ａを割り
込み制御回路部２４は、“Ｌ”レベルの外部割り込み入
力と判断し、ＷＩＴ／ＳＴＰ制御回路部２２にＷＩＴ状
態またはＳＴＰ状態からの復帰を指示する。ＷＩＴ状態
またはＳＴＰ状態からの復帰後は、さらに、ＷＩＴ／Ｓ
ＴＰ制御回路部２２がポート制御回路部２３に対して信
号を出力し、ポート制御回路部２３は“Ｌ”レベルから
元の“Ｈ”レベルの信号出力に戻す。なお、自己復帰ビ
ット２１に“１”が書き込まれていない時は、ポート制
御回路部２３がインアクティブなのでポート端子１１
は、通常のポート入出力機能となる。
込み制御回路部２４は、“Ｌ”レベルの外部割り込み入
力と判断し、ＷＩＴ／ＳＴＰ制御回路部２２にＷＩＴ状
態またはＳＴＰ状態からの復帰を指示する。ＷＩＴ状態
またはＳＴＰ状態からの復帰後は、さらに、ＷＩＴ／Ｓ
ＴＰ制御回路部２２がポート制御回路部２３に対して信
号を出力し、ポート制御回路部２３は“Ｌ”レベルから
元の“Ｈ”レベルの信号出力に戻す。なお、自己復帰ビ
ット２１に“１”が書き込まれていない時は、ポート制
御回路部２３がインアクティブなのでポート端子１１
は、通常のポート入出力機能となる。
【００１９】以上のように、この実施の形態１によれ
ば、自己復帰ビット２１に“１”が書き込まれた場合
に、ＷＩＴ命令またはＳＴＰ命令のテストと判断して、
ＷＩＴ／ＳＴＰ制御回路部２２およびポート制御回路部
２３の機能により、ＷＩＴ状態またはＳＴＰ状態から自
動復帰するようにしたので、従来技術でのＶＬＳＩテス
ターからの“Ｌ”レベルの外部割り込み入力を不要にし
たテストパターンを用いることができ、テストパターン
のデバッグ作業の負担を軽減できる。
ば、自己復帰ビット２１に“１”が書き込まれた場合
に、ＷＩＴ命令またはＳＴＰ命令のテストと判断して、
ＷＩＴ／ＳＴＰ制御回路部２２およびポート制御回路部
２３の機能により、ＷＩＴ状態またはＳＴＰ状態から自
動復帰するようにしたので、従来技術でのＶＬＳＩテス
ターからの“Ｌ”レベルの外部割り込み入力を不要にし
たテストパターンを用いることができ、テストパターン
のデバッグ作業の負担を軽減できる。
【００２０】実施の形態２．図２はこの発明の実施の形
態２によるポート制御回路部の詳細を示す回路図であ
り、図において、３１はＷＩＴ／ＳＴＰ制御回路部２２
からのＷＩＴ／ＳＴＰ状態解除信号に応じて“Ｈ”レベ
ルを出力するフリップフロップ、３２は自己復帰ビット
２１に“１”が保持されている場合に、アクティブにす
るクロックドインバータである。その他の構成は、図１
と同様なのでその重複する説明を省略する。
態２によるポート制御回路部の詳細を示す回路図であ
り、図において、３１はＷＩＴ／ＳＴＰ制御回路部２２
からのＷＩＴ／ＳＴＰ状態解除信号に応じて“Ｈ”レベ
ルを出力するフリップフロップ、３２は自己復帰ビット
２１に“１”が保持されている場合に、アクティブにす
るクロックドインバータである。その他の構成は、図１
と同様なのでその重複する説明を省略する。
【００２１】次に動作について説明する。図２におい
て、ＷＩＴ命令またはＳＴＰ命令のテストの直前にＣＰ
Ｕにより自己復帰ビット２１に“１”を書き込むと、ク
ロックドインバータ３２はアクティブになる。また、Ｗ
ＩＴ／ＳＴＰ制御回路部２２からのＷＩＴ／ＳＴＰ状態
解除信号が入力されるまでは、フリップフロップ３１は
クロックドインバータ３２に“Ｌ”レベルを出力してい
る。従って、クロックドインバータ３２の出力は“Ｈ”
レベルにプルアップされている。この時点では、割り込
み制御回路部２４には“Ｈ”レベルが出力されている。
て、ＷＩＴ命令またはＳＴＰ命令のテストの直前にＣＰ
Ｕにより自己復帰ビット２１に“１”を書き込むと、ク
ロックドインバータ３２はアクティブになる。また、Ｗ
ＩＴ／ＳＴＰ制御回路部２２からのＷＩＴ／ＳＴＰ状態
解除信号が入力されるまでは、フリップフロップ３１は
クロックドインバータ３２に“Ｌ”レベルを出力してい
る。従って、クロックドインバータ３２の出力は“Ｈ”
レベルにプルアップされている。この時点では、割り込
み制御回路部２４には“Ｈ”レベルが出力されている。
【００２２】ＷＩＴ命令またはＳＴＰ命令を実行する
と、ＷＩＴ／ＳＴＰ制御回路部２２からＷＩＴ／ＳＴＰ
状態解除信号がフリップフロップ３１に出力されるた
め、フリップフロップ３１は“Ｈ”レベルを出力する。
従って、クロックドインバータ３２は“Ｈ”レベルから
“Ｌ”レベルの割り込み信号Ａに変化し、この“Ｌ”レ
ベルの割り込み信号Ａを割り込み制御回路部２４は、
“Ｌ”レベルの外部割り込み入力と判断し、ＷＩＴ／Ｓ
ＴＰ制御回路部２２にＷＩＴ状態またはＳＴＰ状態から
の復帰を指示する。ＷＩＴ状態またはＳＴＰ状態からの
復帰後は、さらに、ＷＩＴ／ＳＴＰ制御回路部２２がフ
リップフロップ３１に対して“Ｌ”レベルを出力し、フ
リップフロップ３１は“Ｌ”レベルから元の“Ｈ”レベ
ルの信号出力に戻す。なお、自己復帰ビット２１に
“１”が書き込まれていない時は、クロックドインバー
タ３２がインアクティブなのでポート端子１１は、通常
のポート入出力機能となる。
と、ＷＩＴ／ＳＴＰ制御回路部２２からＷＩＴ／ＳＴＰ
状態解除信号がフリップフロップ３１に出力されるた
め、フリップフロップ３１は“Ｈ”レベルを出力する。
従って、クロックドインバータ３２は“Ｈ”レベルから
“Ｌ”レベルの割り込み信号Ａに変化し、この“Ｌ”レ
ベルの割り込み信号Ａを割り込み制御回路部２４は、
“Ｌ”レベルの外部割り込み入力と判断し、ＷＩＴ／Ｓ
ＴＰ制御回路部２２にＷＩＴ状態またはＳＴＰ状態から
の復帰を指示する。ＷＩＴ状態またはＳＴＰ状態からの
復帰後は、さらに、ＷＩＴ／ＳＴＰ制御回路部２２がフ
リップフロップ３１に対して“Ｌ”レベルを出力し、フ
リップフロップ３１は“Ｌ”レベルから元の“Ｈ”レベ
ルの信号出力に戻す。なお、自己復帰ビット２１に
“１”が書き込まれていない時は、クロックドインバー
タ３２がインアクティブなのでポート端子１１は、通常
のポート入出力機能となる。
【００２３】以上のように、この実施の形態２によれ
ば、自己復帰ビット２１に“１”が書き込まれた場合
に、ＷＩＴ命令またはＳＴＰ命令のテストと判断して、
ＷＩＴ／ＳＴＰ制御回路部２２およびフリップフロップ
３１，クロックドインバータ３２の機能により、ＷＩＴ
状態またはＳＴＰ状態から自動復帰するようにしたの
で、従来技術でのＶＬＳＩテスターからの“Ｌ”レベル
の外部割り込み入力を不要にしたテストパターンを用い
ることができ、テストパターンのデバッグ作業の負担を
軽減できる。
ば、自己復帰ビット２１に“１”が書き込まれた場合
に、ＷＩＴ命令またはＳＴＰ命令のテストと判断して、
ＷＩＴ／ＳＴＰ制御回路部２２およびフリップフロップ
３１，クロックドインバータ３２の機能により、ＷＩＴ
状態またはＳＴＰ状態から自動復帰するようにしたの
で、従来技術でのＶＬＳＩテスターからの“Ｌ”レベル
の外部割り込み入力を不要にしたテストパターンを用い
ることができ、テストパターンのデバッグ作業の負担を
軽減できる。
【００２４】実施の形態３．図３はこの発明の実施の形
態３によるＷＩＴ／ＳＴＰ制御回路部の詳細を示す回路
図であり、図において、１はＳＴＰ命令の実行時にリセ
ットするフリップフロップであり、このフリップフロッ
プ１は、ＳＴＰ命令の実行時に源クロック制御回路（図
示せず）を制御するものである。２はＷＩＴ命令の実行
時にリセットするフリップフロップであり、このフリッ
プフロップ２は、ＷＩＴ命令の実行時に内部クロック制
御回路（図示せず）を制御するものである。３はフリッ
プフロップ２と同様なフリップフロップであるが、この
フリップフロップ３は、ＳＴＰ命令の実行時に内部クロ
ック制御回路を制御するものである。
態３によるＷＩＴ／ＳＴＰ制御回路部の詳細を示す回路
図であり、図において、１はＳＴＰ命令の実行時にリセ
ットするフリップフロップであり、このフリップフロッ
プ１は、ＳＴＰ命令の実行時に源クロック制御回路（図
示せず）を制御するものである。２はＷＩＴ命令の実行
時にリセットするフリップフロップであり、このフリッ
プフロップ２は、ＷＩＴ命令の実行時に内部クロック制
御回路（図示せず）を制御するものである。３はフリッ
プフロップ２と同様なフリップフロップであるが、この
フリップフロップ３は、ＳＴＰ命令の実行時に内部クロ
ック制御回路を制御するものである。
【００２５】４はＷＤＴとリセット信号との論理和を採
るオアゲートであり、このオアゲート４によりＷＤＴと
リセット信号のうちのどちらかの信号が“Ｈ”レベルで
あればフリップフロップ３をセットするものである。５
は割り込み禁止フラグと割り込み要求信号の論理積を採
るアンドゲート、６はアンドゲート５の出力とリセット
信号との論理和を採るオアゲートであり、これらアンド
ゲート５およびオアゲート６により、リセット時、また
は、割り込み要求があり、且つ割り込みが許可されてい
る時にフリップフロップ１，２をセットするものであ
る。７はフリップフロップ２とフリップフロップ３の出
力の論理積を採るアンドゲート、８はアンドゲート７の
出力と内部源クロックの論理積を採り、内部クロックと
するアンドゲートである。以上、従来技術として示した
図４と同様である。
るオアゲートであり、このオアゲート４によりＷＤＴと
リセット信号のうちのどちらかの信号が“Ｈ”レベルで
あればフリップフロップ３をセットするものである。５
は割り込み禁止フラグと割り込み要求信号の論理積を採
るアンドゲート、６はアンドゲート５の出力とリセット
信号との論理和を採るオアゲートであり、これらアンド
ゲート５およびオアゲート６により、リセット時、また
は、割り込み要求があり、且つ割り込みが許可されてい
る時にフリップフロップ１，２をセットするものであ
る。７はフリップフロップ２とフリップフロップ３の出
力の論理積を採るアンドゲート、８はアンドゲート７の
出力と内部源クロックの論理積を採り、内部クロックと
するアンドゲートである。以上、従来技術として示した
図４と同様である。
【００２６】また、４１はＷＩＴ命令とＳＴＰ命令の論
理和を採るオアゲート、４２は自己復帰ビット２１から
の信号とオアゲート４１の出力信号との論理積を採るア
ンドゲートである。４３はクロック源をカウントし、任
意の時間経過後にＷＩＴ／ＳＴＰ状態解除信号を出力す
るカウンタ（遅延時間制御部）、４４はそのカウンタ４
３を使用するかしないかを選択する選択回路、４５はＣ
ＰＵにより“０”または“１”が設定され、選択回路４
４を切り替える選択ビット、４６はカウンタ４３のカウ
ントソースを内部クロック源または外部クロック源に切
り替える切替回路である。
理和を採るオアゲート、４２は自己復帰ビット２１から
の信号とオアゲート４１の出力信号との論理積を採るア
ンドゲートである。４３はクロック源をカウントし、任
意の時間経過後にＷＩＴ／ＳＴＰ状態解除信号を出力す
るカウンタ（遅延時間制御部）、４４はそのカウンタ４
３を使用するかしないかを選択する選択回路、４５はＣ
ＰＵにより“０”または“１”が設定され、選択回路４
４を切り替える選択ビット、４６はカウンタ４３のカウ
ントソースを内部クロック源または外部クロック源に切
り替える切替回路である。
【００２７】次に動作について説明する。図３におい
て、ＷＩＴ命令またはＳＴＰ命令のテストの直前にＣＰ
Ｕにより自己復帰ビット２１に“１”を書き込んだ状態
で、テストパターン上のＷＩＴ命令を実行すると、フリ
ップフロップ２により内部クロックが、また、ＳＴＰ命
令を実行すると、フリップフロップ１，３により源クロ
ックと内部クロックの両方が停止する。この時、ＷＩＴ
命令またはＳＴＰ命令によりオアゲート４１が“Ｈ”レ
ベルを出力し、また、自己復帰ビット２１の“１”とそ
のオアゲート４１の“Ｈ”レベルの出力により、アンド
ゲート４２から“Ｈ”レベルが出力される。
て、ＷＩＴ命令またはＳＴＰ命令のテストの直前にＣＰ
Ｕにより自己復帰ビット２１に“１”を書き込んだ状態
で、テストパターン上のＷＩＴ命令を実行すると、フリ
ップフロップ２により内部クロックが、また、ＳＴＰ命
令を実行すると、フリップフロップ１，３により源クロ
ックと内部クロックの両方が停止する。この時、ＷＩＴ
命令またはＳＴＰ命令によりオアゲート４１が“Ｈ”レ
ベルを出力し、また、自己復帰ビット２１の“１”とそ
のオアゲート４１の“Ｈ”レベルの出力により、アンド
ゲート４２から“Ｈ”レベルが出力される。
【００２８】この信号が、ＷＩＴ／ＳＴＰ状態解除信号
になる。また、割り込み制御回路部２４からのＷＩＴ状
態またはＳＴＰ状態からの復帰信号は、割り込み要求と
してアンドゲート５に入力され、フリップフロップ１〜
３をセットする。これにより、内部クロック制御回路お
よび源クロック制御回路に信号が出力され、マイコンは
ＷＩＴ状態およびＳＴＰ状態から復帰する。同時に割り
込みにより“Ｌ”レベルになったポート制御回路部２３
の出力を“Ｈ”レベルに戻すため、フリップフロップ
１，２からの信号がポート制御回路部２３へも伝達され
る。
になる。また、割り込み制御回路部２４からのＷＩＴ状
態またはＳＴＰ状態からの復帰信号は、割り込み要求と
してアンドゲート５に入力され、フリップフロップ１〜
３をセットする。これにより、内部クロック制御回路お
よび源クロック制御回路に信号が出力され、マイコンは
ＷＩＴ状態およびＳＴＰ状態から復帰する。同時に割り
込みにより“Ｌ”レベルになったポート制御回路部２３
の出力を“Ｈ”レベルに戻すため、フリップフロップ
１，２からの信号がポート制御回路部２３へも伝達され
る。
【００２９】さらに、選択ビット４５に“１”を設定し
ておくと、ＷＩＴ命令またはＳＴＰ命令が実行された時
に、アンドゲート４２から出力された信号が選択回路４
４により切り替えられカウンタ４３に入力される。カウ
ンタ４３は、任意の値に設定できるので、ＷＩＴ命令時
は内部クロック源を切替回路４６で選択してダウンカウ
ントを行い、オーバーフロー信号をポート制御回路部２
３に出力する。これにより、ＷＩＴ命令実行から任意の
時間後に復帰が可能となる。また、ＳＴＰ命令を実行す
る場合は、内部クロックが全て停止してしまうので、切
替回路４６で外部クロック源を選択することによりカウ
ンタ４３を用いることができる。
ておくと、ＷＩＴ命令またはＳＴＰ命令が実行された時
に、アンドゲート４２から出力された信号が選択回路４
４により切り替えられカウンタ４３に入力される。カウ
ンタ４３は、任意の値に設定できるので、ＷＩＴ命令時
は内部クロック源を切替回路４６で選択してダウンカウ
ントを行い、オーバーフロー信号をポート制御回路部２
３に出力する。これにより、ＷＩＴ命令実行から任意の
時間後に復帰が可能となる。また、ＳＴＰ命令を実行す
る場合は、内部クロックが全て停止してしまうので、切
替回路４６で外部クロック源を選択することによりカウ
ンタ４３を用いることができる。
【００３０】以上のように、この実施の形態３によれ
ば、カウンタ４３を任意の値に設定することにより、Ｗ
ＩＴ命令またはＳＴＰ命令実行から任意の時間後に復帰
が可能となり、ＷＩＴ命令中またはＳＴＰ命令中のポー
ト出力値をチェックするプログラムにおいて有効とな
る。なお、上記実施の形態１から実施の形態３では、Ｃ
ＰＵにより自己復帰ビット２１に“１”を書き込んだ
が、ＶＬＳＩテスター（試験装置）の外部入力により、
任意の端子へ特定の電圧レベル（例えば、ＶＣＣレベル
の２倍等）を入力して、自己復帰ビット２１に“１”を
書き込んでも良い。
ば、カウンタ４３を任意の値に設定することにより、Ｗ
ＩＴ命令またはＳＴＰ命令実行から任意の時間後に復帰
が可能となり、ＷＩＴ命令中またはＳＴＰ命令中のポー
ト出力値をチェックするプログラムにおいて有効とな
る。なお、上記実施の形態１から実施の形態３では、Ｃ
ＰＵにより自己復帰ビット２１に“１”を書き込んだ
が、ＶＬＳＩテスター（試験装置）の外部入力により、
任意の端子へ特定の電圧レベル（例えば、ＶＣＣレベル
の２倍等）を入力して、自己復帰ビット２１に“１”を
書き込んでも良い。
【００３１】
【発明の効果】以上のように、請求項１記載の発明によ
れば、待機命令のテスト時のみに特定値を保持する特定
値保持部と、待機命令に応じて周辺機能を待機状態にす
ると共に、その待機命令が成され且つ特定値保持部に特
定値が保持されている場合に待機状態解除信号を出力す
る待機制御部と、特定値保持部に特定値が保持されてい
る場合にポート端子からの外部入力を遮断し、待機制御
部からの待機状態解除信号に応じて割り込み信号を出力
するポート制御部と、その割り込み信号に応じて待機制
御部に待機状態からの復帰を指示する割り込み制御部と
を備えるように構成したので、従来技術での外部割り込
み入力を不要にしたテストパターンを用いることがで
き、テストパターンのデバッグ作業の負担を軽減できる
効果がある。
れば、待機命令のテスト時のみに特定値を保持する特定
値保持部と、待機命令に応じて周辺機能を待機状態にす
ると共に、その待機命令が成され且つ特定値保持部に特
定値が保持されている場合に待機状態解除信号を出力す
る待機制御部と、特定値保持部に特定値が保持されてい
る場合にポート端子からの外部入力を遮断し、待機制御
部からの待機状態解除信号に応じて割り込み信号を出力
するポート制御部と、その割り込み信号に応じて待機制
御部に待機状態からの復帰を指示する割り込み制御部と
を備えるように構成したので、従来技術での外部割り込
み入力を不要にしたテストパターンを用いることがで
き、テストパターンのデバッグ作業の負担を軽減できる
効果がある。
【００３２】請求項２記載の発明によれば、待機状態解
除信号を任意の時間経過後に出力する遅延時間制御部を
備えるように構成したので、遅延時間制御部を任意の値
に設定することにより、待機状態から任意の時間後に復
帰が可能となり、待機状態中のポート出力値をチェック
することができる効果がある。
除信号を任意の時間経過後に出力する遅延時間制御部を
備えるように構成したので、遅延時間制御部を任意の値
に設定することにより、待機状態から任意の時間後に復
帰が可能となり、待機状態中のポート出力値をチェック
することができる効果がある。
【００３３】請求項３記載の発明によれば、試験装置の
外部入力または中央演算処理装置から特定値保持部に特
定値を入力するように構成したので、特定値保持部の特
定値をマイクロコンピュータの外部または内部から入力
することができる効果がある。
外部入力または中央演算処理装置から特定値保持部に特
定値を入力するように構成したので、特定値保持部の特
定値をマイクロコンピュータの外部または内部から入力
することができる効果がある。
【００３４】請求項４記載の発明によれば、マイクロコ
ンピュータに供給するテストパターンには待機状態から
の解除を示す信号を除くテストパターンを用いるように
構成したので、テストパターンのデバッグ作業の負担を
軽減できる効果がある。
ンピュータに供給するテストパターンには待機状態から
の解除を示す信号を除くテストパターンを用いるように
構成したので、テストパターンのデバッグ作業の負担を
軽減できる効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示す回路図である。
ピュータを示す回路図である。
【図２】 この発明の実施の形態２によるポート制御回
路部の詳細を示す回路図である。
路部の詳細を示す回路図である。
【図３】 この発明の実施の形態３によるＷＩＴ／ＳＴ
Ｐ制御回路部の詳細を示す回路図である。
Ｐ制御回路部の詳細を示す回路図である。
【図４】 従来のマイクロコンピュータの待機制御回路
を示す回路図である。
を示す回路図である。
【図５】 従来のマイクロコンピュータのポート回路を
示す回路図である。
示す回路図である。
２１ 自己復帰ビット（特定値保持部）、２２ ＷＩＴ
／ＳＴＰ制御回路部（待機制御部）、２３ ポート制御
回路部（ポート制御部）、２４ 割り込み制御回路部
（割り込み制御部）、４３ カウンタ（遅延時間制御
部）。
／ＳＴＰ制御回路部（待機制御部）、２３ ポート制御
回路部（ポート制御部）、２４ 割り込み制御回路部
（割り込み制御部）、４３ カウンタ（遅延時間制御
部）。
Claims (4)
- 【請求項１】 待機命令のテスト時のみに特定値を保持
する特定値保持部と、待機命令に応じて周辺機能を待機
状態にすると共に、その待機命令が成され且つ上記特定
値保持部に特定値が保持されている場合に待機状態解除
信号を出力する待機制御部と、上記特定値保持部に特定
値が保持されている場合にポート端子からの外部入力を
遮断し、上記待機制御部からの待機状態解除信号に応じ
て割り込み信号を出力するポート制御部と、そのポート
制御部からの割り込み信号に応じて上記待機制御部に待
機状態からの復帰を指示する割り込み制御部とを備えた
マイクロコンピュータ。 - 【請求項２】 待機状態解除信号を任意の時間経過後に
出力する遅延時間制御部を備えたことを特徴とする請求
項１記載のマイクロコンピュータ。 - 【請求項３】 試験装置の外部入力または中央演算処理
装置から特定値保持部に特定値を入力することを特徴と
する請求項１または請求項２記載のマイクロコンピュー
タ。 - 【請求項４】 請求項１から請求項３のうちのいずれか
１項記載のマイクロコンピュータに供給するテストパタ
ーンには待機状態からの解除を示す信号を除くテストパ
ターンを用いることを特徴とするマイクロコンピュータ
のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134172A JPH10326267A (ja) | 1997-05-23 | 1997-05-23 | マイクロコンピュータおよびマイクロコンピュータのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134172A JPH10326267A (ja) | 1997-05-23 | 1997-05-23 | マイクロコンピュータおよびマイクロコンピュータのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326267A true JPH10326267A (ja) | 1998-12-08 |
Family
ID=15122136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9134172A Pending JPH10326267A (ja) | 1997-05-23 | 1997-05-23 | マイクロコンピュータおよびマイクロコンピュータのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326267A (ja) |
-
1997
- 1997-05-23 JP JP9134172A patent/JPH10326267A/ja active Pending
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