JPH10326301A - Ｌｓｉ試験方式 - Google Patents
Ｌｓｉ試験方式Info
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- JPH10326301A JPH10326301A JP9148457A JP14845797A JPH10326301A JP H10326301 A JPH10326301 A JP H10326301A JP 9148457 A JP9148457 A JP 9148457A JP 14845797 A JP14845797 A JP 14845797A JP H10326301 A JPH10326301 A JP H10326301A
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- 238000012360 testing method Methods 0.000 title claims abstract description 75
- 238000012544 monitoring process Methods 0.000 claims abstract description 3
- 238000010998 test method Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000012795 verification Methods 0.000 description 8
- 238000013461 design Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来のマクロ間接続の正当性を検証するＬＳ
Ｉ試験方式には、上位マクロにテストパタンを流す方式
やバウンダリスキャン回路を利用する方式があるが、検
証が複雑化したり回路規模が増加してコスト高となる等
の問題がある。 【解決手段】 各マクロ間の接続部分だけのいわゆるネ
ットストを抽出する手段、抽出したネットリストに、接
続の正当性を検証するだけの単純なパタンのテスト信号
を流し、このテスト信号をモニタすることで各マクロ間
接続の正当性を検証する手段を備えた。
Ｉ試験方式には、上位マクロにテストパタンを流す方式
やバウンダリスキャン回路を利用する方式があるが、検
証が複雑化したり回路規模が増加してコスト高となる等
の問題がある。 【解決手段】 各マクロ間の接続部分だけのいわゆるネ
ットストを抽出する手段、抽出したネットリストに、接
続の正当性を検証するだけの単純なパタンのテスト信号
を流し、このテスト信号をモニタすることで各マクロ間
接続の正当性を検証する手段を備えた。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ設計時におけ
る機能確認試験に関し、特に階層設計手法を用いて階層
的に設計され、設計の正当性が確認されたマクロ（モジ
ュール又はブロックとも称される）のマクロ間接続の正
当性を確認するためのＬＳＩ試験方式に関する。
る機能確認試験に関し、特に階層設計手法を用いて階層
的に設計され、設計の正当性が確認されたマクロ（モジ
ュール又はブロックとも称される）のマクロ間接続の正
当性を確認するためのＬＳＩ試験方式に関する。
【０００２】
【従来の技術】ＬＳＩの階層設計手法(hierarchical de
sign method)は良く知られているように、例えば最下層
の論理ゲートレベルを組み立ててセルレベルとし、この
セルレベルを組み立ててマクロレベルとし、マクロレベ
ルを組み立ててチップレベルとして行く方法であり、各
レベルの組立において機能確認試験等が適宜実施される
が、これらの試験の１つにマクロ間接続の正当性を確認
する試験がある。
sign method)は良く知られているように、例えば最下層
の論理ゲートレベルを組み立ててセルレベルとし、この
セルレベルを組み立ててマクロレベルとし、マクロレベ
ルを組み立ててチップレベルとして行く方法であり、各
レベルの組立において機能確認試験等が適宜実施される
が、これらの試験の１つにマクロ間接続の正当性を確認
する試験がある。
【０００３】従来マクロ間接の続正当性を確認する試験
方式としては、以下のような方法がある。 テストパタンを用いる方式。この方法は、マクロ間が
接続された上位階層をテストパタンを用いて機能検証
し、上位階層が正常に機能すればマクロ間接続も正しい
とする方式である。 各マクロに従来のバウンダリスキャン回路を組み込
み、この回路を使ってマクロ間接続を検証して行く方
式。バウンダリスキャン回路は、その標準仕様がＩＥＥ
ＥＥ１１４９．１に規定されているが、例えば図５に示
すように、チップの各入出力端子単位にフリップフロッ
プからなる診断用のセル（ｆｉ），（ｆｏ）を接続する
と共に、診断用入力端子（ｃｄｉ）と診断用出力端子
（ｃｄｏ）とを設け、診断用入力端子から診断データを
入力し、診断用出力端子（ｃｄｏ）から診断データに対
応した出力が得られるか否かによってチップの機能の検
証を行うものであるが、このバウンダリスキャン回路を
各マクロに組み込んでマクロ間接続の正当性を確認する
方法も考えられる。
方式としては、以下のような方法がある。 テストパタンを用いる方式。この方法は、マクロ間が
接続された上位階層をテストパタンを用いて機能検証
し、上位階層が正常に機能すればマクロ間接続も正しい
とする方式である。 各マクロに従来のバウンダリスキャン回路を組み込
み、この回路を使ってマクロ間接続を検証して行く方
式。バウンダリスキャン回路は、その標準仕様がＩＥＥ
ＥＥ１１４９．１に規定されているが、例えば図５に示
すように、チップの各入出力端子単位にフリップフロッ
プからなる診断用のセル（ｆｉ），（ｆｏ）を接続する
と共に、診断用入力端子（ｃｄｉ）と診断用出力端子
（ｃｄｏ）とを設け、診断用入力端子から診断データを
入力し、診断用出力端子（ｃｄｏ）から診断データに対
応した出力が得られるか否かによってチップの機能の検
証を行うものであるが、このバウンダリスキャン回路を
各マクロに組み込んでマクロ間接続の正当性を確認する
方法も考えられる。
【０００４】
【発明が解決しようとする課題】従来のマクロ間接続の
正当性を検証するＬＳＩ試験方式は、上述のようにテス
トパタンを用いる方式があり、またバウンダリスキャン
回路を利用する方式も考えられるが、ＬＳＩ内部の各モ
ジュール規模が大型化し、マクロ間接続数も著しく増加
している現在では、テストパタン作成に多大な時間が必
要になる。またこのテストパタン方式は検証が複雑で、
検証試験はその機能を十分把握している人が行う必要が
あるが、それでも時間がかかりその信頼性も十分でな
い。
正当性を検証するＬＳＩ試験方式は、上述のようにテス
トパタンを用いる方式があり、またバウンダリスキャン
回路を利用する方式も考えられるが、ＬＳＩ内部の各モ
ジュール規模が大型化し、マクロ間接続数も著しく増加
している現在では、テストパタン作成に多大な時間が必
要になる。またこのテストパタン方式は検証が複雑で、
検証試験はその機能を十分把握している人が行う必要が
あるが、それでも時間がかかりその信頼性も十分でな
い。
【０００５】また、各マクロにバウンダリスキャン回路
を組み込む場合、バウンダリスキャン回路はデータを取
り込むセルが入力端子＋出力端子の数だけ必要であり、
それだけ各マクロの回路規模が増加，複雑化し、結果と
して提供するＬＳＩの価格が高価になる等の問題点があ
った。
を組み込む場合、バウンダリスキャン回路はデータを取
り込むセルが入力端子＋出力端子の数だけ必要であり、
それだけ各マクロの回路規模が増加，複雑化し、結果と
して提供するＬＳＩの価格が高価になる等の問題点があ
った。
【０００６】本発明はかかる問題点を解決するためにな
されたものであり、回路規模の増加を招くことなく、マ
クロ間接続の正当性を短期間で確実に検証できるＬＳＩ
試験方式を提供することを目的としている。
されたものであり、回路規模の増加を招くことなく、マ
クロ間接続の正当性を短期間で確実に検証できるＬＳＩ
試験方式を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明のＬＳＩ試験方式
は、複数のマクロ（モジュール，ブロックとも称され
る）から構成されるＬＳＩの各マクロ間接続の正当性を
検証するＬＳＩ試験方式において、各マクロ間の接続部
分だけのいわゆるネットストを作成する手段、作成した
前記ネットリストに、接続の正当性を検証できるだけの
単純なパタンのテスト信号を流し、このテスト信号をモ
ニタすることで各マクロ間接続の正当性を検証する手段
を備えたことを特徴とする。
は、複数のマクロ（モジュール，ブロックとも称され
る）から構成されるＬＳＩの各マクロ間接続の正当性を
検証するＬＳＩ試験方式において、各マクロ間の接続部
分だけのいわゆるネットストを作成する手段、作成した
前記ネットリストに、接続の正当性を検証できるだけの
単純なパタンのテスト信号を流し、このテスト信号をモ
ニタすることで各マクロ間接続の正当性を検証する手段
を備えたことを特徴とする。
【０００８】また前記ネットリストは、各マクロのそれ
ぞれの出力端子をそれぞれテスト信号入力端子とし、そ
れぞれの入力端子をそれぞれテスト信号出力端子とし、
各テスト信号入力端子と各テスト信号出力端子との間に
接続された各接続線を抽出したものであることを特徴と
する。
ぞれの出力端子をそれぞれテスト信号入力端子とし、そ
れぞれの入力端子をそれぞれテスト信号出力端子とし、
各テスト信号入力端子と各テスト信号出力端子との間に
接続された各接続線を抽出したものであることを特徴と
する。
【０００９】また前記テスト信号は、前記各接続線のう
ち素子が挿入されその論理を考慮する必要がある接続線
に対しては、その論理を考慮したパタンの信号とし、論
理を考慮する必要がない接続線に対しては、その論理が
１パルス間隔だけ反転する信号としたことを特徴とす
る。
ち素子が挿入されその論理を考慮する必要がある接続線
に対しては、その論理を考慮したパタンの信号とし、論
理を考慮する必要がない接続線に対しては、その論理が
１パルス間隔だけ反転する信号としたことを特徴とす
る。
【００１０】また前記その論理が１パルス間隔だけ反転
するテスト信号は、前記各信号線ごとの区別を行うた
め、前記論理が反転するタイミングに時間的ズレを持た
せた信号であることを特徴とする。
するテスト信号は、前記各信号線ごとの区別を行うた
め、前記論理が反転するタイミングに時間的ズレを持た
せた信号であることを特徴とする。
【００１１】さらに前記その論理が１パルス間隔だけ反
転するテスト信号は、前記各信号線ごとの区別を行うた
め、前記論理が反転するパルス間隔をそれぞれ相違させ
た信号であることを特徴とする。
転するテスト信号は、前記各信号線ごとの区別を行うた
め、前記論理が反転するパルス間隔をそれぞれ相違させ
た信号であることを特徴とする。
【００１２】本発明のＬＳＩ試験方式は、複数のマクロ
から構成されるＬＳＩの各マクロ間接続の正当性を検証
するＬＳＩ試験方式を上述のような構成とすることで、
マクロ間接続の正当性を極めて単純に検証できるように
なり、複雑なテストパタンの作成やバウンダリスキャン
回路が不要となる。
から構成されるＬＳＩの各マクロ間接続の正当性を検証
するＬＳＩ試験方式を上述のような構成とすることで、
マクロ間接続の正当性を極めて単純に検証できるように
なり、複雑なテストパタンの作成やバウンダリスキャン
回路が不要となる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は検証対象となる複数のマクロ
が接続された回路（上位マクロ）を示す図、図２は本発
明の一実施形態を説明するための図である。図１に示す
ように、例えば検証対象となる回路が、マクロＡ〜マク
ロＤ、ゲート１およびゲート２で構成され、それぞれが
図１に示すように接続されていたとする。本発明のＬＳ
Ｉ試験方式は、このような回路のマクロ間接続の正当性
を検証するために、始めにマクロ間接続を示すいわゆる
ネットリストの作成を行う。
参照して説明する。図１は検証対象となる複数のマクロ
が接続された回路（上位マクロ）を示す図、図２は本発
明の一実施形態を説明するための図である。図１に示す
ように、例えば検証対象となる回路が、マクロＡ〜マク
ロＤ、ゲート１およびゲート２で構成され、それぞれが
図１に示すように接続されていたとする。本発明のＬＳ
Ｉ試験方式は、このような回路のマクロ間接続の正当性
を検証するために、始めにマクロ間接続を示すいわゆる
ネットリストの作成を行う。
【００１４】このネットリストの抽出は図２に示すよう
に、各マクロＡ〜Ｄの入力端子をテスト信号の出力端子
に、出力端子をテスト信号の入力端子に置き換えること
で容易に行うことができる。すなわち1,1',1''〜1''''
は、これらのマクロＡ〜Ｄを接続した上位マクロの入力
端子であるので、そのままテスト信号の入力端子とし、
同様に2,2',2''〜2''''' は上位マクロの出力端子であ
るのでそのままテスト信号の出力端子とする。また、2
A,2A',2A'' はマクロＡの入力端子であるのでテスト信
号の出力端子とし、1A,1A'〜1A'''' は出力端子である
のでテスト信号の入力端子とする。
に、各マクロＡ〜Ｄの入力端子をテスト信号の出力端子
に、出力端子をテスト信号の入力端子に置き換えること
で容易に行うことができる。すなわち1,1',1''〜1''''
は、これらのマクロＡ〜Ｄを接続した上位マクロの入力
端子であるので、そのままテスト信号の入力端子とし、
同様に2,2',2''〜2''''' は上位マクロの出力端子であ
るのでそのままテスト信号の出力端子とする。また、2
A,2A',2A'' はマクロＡの入力端子であるのでテスト信
号の出力端子とし、1A,1A'〜1A'''' は出力端子である
のでテスト信号の入力端子とする。
【００１５】同様に2B,2B'〜2B'''をテスト信号の出力
端子、1B,1B'〜1B'''''' をテスト信号の入力端子、2D,
2D'〜2D'''''' をテスト信号の出力端子、1D,1D'〜1
D'''をテスト信号の入力端子とすることで、ネットリス
トの抽出が行える。なおマクロＣは短機能のマクロであ
り、このような短機能のマクロは端子の置き換えを行う
より、そのままその機能をテストするテストパタンを流
した方が、テストパタンの作成も容易で、接続の正当性
と機能の検証とを同時に行えるため、端子の置き換えは
行わない。
端子、1B,1B'〜1B'''''' をテスト信号の入力端子、2D,
2D'〜2D'''''' をテスト信号の出力端子、1D,1D'〜1
D'''をテスト信号の入力端子とすることで、ネットリス
トの抽出が行える。なおマクロＣは短機能のマクロであ
り、このような短機能のマクロは端子の置き換えを行う
より、そのままその機能をテストするテストパタンを流
した方が、テストパタンの作成も容易で、接続の正当性
と機能の検証とを同時に行えるため、端子の置き換えは
行わない。
【００１６】次に、このようにして作成したネットリス
トのそれぞれのテスト信号用入力端子へ簡単なパタンの
テスト信号を入力し、それぞれのテスト信号用出力端子
でこのテスト信号をモニタする。図３は、ネットリスト
に流すテスト信号の一例を示す図であり、テスト信号
は、例えば所定のパルス幅だけその論理が反転するよう
な信号で良い。但し、各端子ごとに区別する必要がある
ので、各端子ごと時間的なズレを以てその論理が順次反
転する図３に示すようなテスト信号、あるいは論理が反
転するパルス幅が各端子ごと異なるテスト信号（図示せ
ず）を用いる。なお、ゲート１やマクロＣへ与えるテス
ト信号のパタンは、それぞれゲートの論理やマクロＣの
論理を考慮して作成する。以上のように本発明のＬＳＩ
試験方式は、ネットリストを作成し、作成したネットリ
ストのテスト信号入力端子側それぞれに簡単なパタンの
テスト信号を入力し、テスト信号出力端子側でテスト信
号をモニタする方式により、マクロ間接続の正当性の検
証が極めて容易に行えるようになる。
トのそれぞれのテスト信号用入力端子へ簡単なパタンの
テスト信号を入力し、それぞれのテスト信号用出力端子
でこのテスト信号をモニタする。図３は、ネットリスト
に流すテスト信号の一例を示す図であり、テスト信号
は、例えば所定のパルス幅だけその論理が反転するよう
な信号で良い。但し、各端子ごとに区別する必要がある
ので、各端子ごと時間的なズレを以てその論理が順次反
転する図３に示すようなテスト信号、あるいは論理が反
転するパルス幅が各端子ごと異なるテスト信号（図示せ
ず）を用いる。なお、ゲート１やマクロＣへ与えるテス
ト信号のパタンは、それぞれゲートの論理やマクロＣの
論理を考慮して作成する。以上のように本発明のＬＳＩ
試験方式は、ネットリストを作成し、作成したネットリ
ストのテスト信号入力端子側それぞれに簡単なパタンの
テスト信号を入力し、テスト信号出力端子側でテスト信
号をモニタする方式により、マクロ間接続の正当性の検
証が極めて容易に行えるようになる。
【００１７】なお図２で説明した実施形態の説明では、
ゲート１やマクロＣへ与えるテスト信号のパタンは、そ
れぞれゲートの論理やマクロＣの論理を考慮して作成す
ることとしているが、図４に示すように、このような部
分はネットリストから外し、ネットリストを作成した部
分についてのみ上述の検証試験を実施することとしても
良い。ネットリストで抽出しなかった部分のマクロ間接
続の検証は、ネットリストの接続関係から正確に調べる
ことができるので特に検証の必要がない場合や、マクロ
間接続の正当性の検証だけでは上位マクロの機能確認が
不十分でマクロ間に渡ってタイミング等の検証が必要な
部分は、上位マクロとして機能検証が行われるから、明
らかに上位マクロで検証されるパスである場合には、マ
クロ間接続チェックを行わなくても良い場合があるから
である。
ゲート１やマクロＣへ与えるテスト信号のパタンは、そ
れぞれゲートの論理やマクロＣの論理を考慮して作成す
ることとしているが、図４に示すように、このような部
分はネットリストから外し、ネットリストを作成した部
分についてのみ上述の検証試験を実施することとしても
良い。ネットリストで抽出しなかった部分のマクロ間接
続の検証は、ネットリストの接続関係から正確に調べる
ことができるので特に検証の必要がない場合や、マクロ
間接続の正当性の検証だけでは上位マクロの機能確認が
不十分でマクロ間に渡ってタイミング等の検証が必要な
部分は、上位マクロとして機能検証が行われるから、明
らかに上位マクロで検証されるパスである場合には、マ
クロ間接続チェックを行わなくても良い場合があるから
である。
【００１８】
【発明の効果】以上説明したように本発明のＬＳＩ試験
方式は、ＬＳＩを構成する各マクロ間の接続部分だけの
ネットリストを作成することでテスト信号に単純なパタ
ンの信号を用いて接続の正当性を検証できるため、バウ
ンダリスキャン回路を用いる場合と同様に短期間で確実
な検証が可能となる。またバウンダリスキャン回路を必
要としないので、回路規模を増加，複雑化することなく
チップ単価の上昇を防ぐことができ、さらに試験の実施
に専用のＣＡＤ等の特別の設備も不用となる等の効果が
ある。
方式は、ＬＳＩを構成する各マクロ間の接続部分だけの
ネットリストを作成することでテスト信号に単純なパタ
ンの信号を用いて接続の正当性を検証できるため、バウ
ンダリスキャン回路を用いる場合と同様に短期間で確実
な検証が可能となる。またバウンダリスキャン回路を必
要としないので、回路規模を増加，複雑化することなく
チップ単価の上昇を防ぐことができ、さらに試験の実施
に専用のＣＡＤ等の特別の設備も不用となる等の効果が
ある。
【図１】検証対象となる複数のマクロが接続された上位
マクロを示す図である。
マクロを示す図である。
【図２】本発明の一実施形態を説明するための図であ
る。
る。
【図３】本実施形態で使用するテスト信号の一例を示す
図である。
図である。
【図４】ネットリストの抽出方法の他の例を説明するた
めの図である。
めの図である。
【図５】従来のバウンダリスキャン回路を説明する図で
ある。
ある。
1,1',1''〜1'''' 、1B,1B'〜1B'''''' 、1D,1D'〜1
D''' それぞれテスト信号入力端子 2,2',2''〜2'''''、2A,2A',2A'' 、2B,2B'〜2B''' 、2
D,2D'〜2D'''''' それぞれテスト信号出力端子
D''' それぞれテスト信号入力端子 2,2',2''〜2'''''、2A,2A',2A'' 、2B,2B'〜2B''' 、2
D,2D'〜2D'''''' それぞれテスト信号出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 雅弘 東京都港区芝浦三丁目18番21号 日本電気 エンジニアリング株式会社内
Claims (5)
- 【請求項１】 複数のマクロ（モジュール，ブロックと
も称される）から構成されるＬＳＩの各マクロ間接続の
正当性を検証するＬＳＩ試験方式において、 各マクロ間の接続部分だけのいわゆるネットストを作成
する手段、 作成した前記ネットリストに、接続の正当性を検証でき
るだけの単純なパタンのテスト信号を流し、このテスト
信号をモニタすることで各マクロ間接続の正当性を検証
する手段、 を備えたことを特徴とするＬＳＩ試験方式。 - 【請求項２】 前記ネットリストは、 各マクロのそれぞれの出力端子をそれぞれテスト信号入
力端子とし、それぞれの入力端子をそれぞれテスト信号
出力端子とし、各テスト信号入力端子と各テスト信号出
力端子との間に接続された各接続線を抽出したものであ
ることを特徴とする請求項１記載のＬＳＩ試験方式。 - 【請求項３】 前記テスト信号は、 前記各接続線のうち素子が挿入されその論理を考慮する
必要がある接続線に対しては、その論理を考慮したパタ
ンの信号とし、 論理を考慮する必要がない接続線に対しては、その論理
が１パルス間隔だけ反転する信号としたことを特徴とす
る請求項２記載のＬＳＩ試験方式。 - 【請求項４】 前記その論理が１パルス間隔だけ反転す
るテスト信号は、 前記各信号線ごとの区別を行うため、前記論理が反転す
るタイミングに時間的ズレを持たせた信号であることを
特徴とする請求項３記載のＬＳＩ試験方式。 - 【請求項５】 前記その論理が１パルス間隔だけ反転す
るテスト信号は、 前記各信号線ごとの区別を行うため、前記論理が反転す
るパルス間隔をそれぞれ相違させた信号であることを特
徴とする請求項３記載のＬＳＩ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9148457A JPH10326301A (ja) | 1997-05-23 | 1997-05-23 | Ｌｓｉ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9148457A JPH10326301A (ja) | 1997-05-23 | 1997-05-23 | Ｌｓｉ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326301A true JPH10326301A (ja) | 1998-12-08 |
Family
ID=15453197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9148457A Pending JPH10326301A (ja) | 1997-05-23 | 1997-05-23 | Ｌｓｉ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326301A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100363749C (zh) * | 2002-09-05 | 2008-01-23 | 恩益禧电子股份有限公司 | 边界扫描设备 |
| US9047428B2 (en) | 2013-09-12 | 2015-06-02 | Socionext Inc. | Determining method, computer product, and determining apparatus |
-
1997
- 1997-05-23 JP JP9148457A patent/JPH10326301A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100363749C (zh) * | 2002-09-05 | 2008-01-23 | 恩益禧电子股份有限公司 | 边界扫描设备 |
| US7428676B2 (en) | 2002-09-05 | 2008-09-23 | Nec Electronics Corporation | Boundary scan device |
| US9047428B2 (en) | 2013-09-12 | 2015-06-02 | Socionext Inc. | Determining method, computer product, and determining apparatus |
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