JP2000206209A - テストシステム - Google Patents
テストシステムInfo
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- JP2000206209A JP2000206209A JP11008917A JP891799A JP2000206209A JP 2000206209 A JP2000206209 A JP 2000206209A JP 11008917 A JP11008917 A JP 11008917A JP 891799 A JP891799 A JP 891799A JP 2000206209 A JP2000206209 A JP 2000206209A
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- JP
- Japan
- Prior art keywords
- module
- lsi
- test
- test pattern
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- Prior art date
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- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 83
- 238000012795 verification Methods 0.000 claims abstract description 27
- 238000004088 simulation Methods 0.000 claims abstract description 26
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000013461 design Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101150046174 NIP2-1 gene Proteins 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ゲート規模が大きいＬＳＩ設計は、機能的に
まとまっているモジュールに分割し、モジュール単位で
行っている。この場合、モジュール毎およびＬＳＩ全体
が正しく動作するかを検証する複数のテストパターンを
作成しなければならず、テストパターンの作成に多くの
工数を要するという問題点があった。 【解決手段】 ＬＳＩ全体を検証するテストシステムに
おいて、ＬＳＩにシリアル形式に変換されたテストパタ
ーンをモジュールに印可する機構を設け、テストベンチ
に、ＬＳＩのモジュール検証に使用されたパラレル形式
のテストパターンをシリアル形式に変換し、それをモジ
ュールに入力し、シミュレーションした結果をパラレル
形式に変換し、モジュール検証のシミュレーション結果
とＬＳＩのシミュレーション結果とを比較する機構を設
け、モジュール検証に使用したテストパターンをＬＳＩ
全体の検証に流用する。
まとまっているモジュールに分割し、モジュール単位で
行っている。この場合、モジュール毎およびＬＳＩ全体
が正しく動作するかを検証する複数のテストパターンを
作成しなければならず、テストパターンの作成に多くの
工数を要するという問題点があった。 【解決手段】 ＬＳＩ全体を検証するテストシステムに
おいて、ＬＳＩにシリアル形式に変換されたテストパタ
ーンをモジュールに印可する機構を設け、テストベンチ
に、ＬＳＩのモジュール検証に使用されたパラレル形式
のテストパターンをシリアル形式に変換し、それをモジ
ュールに入力し、シミュレーションした結果をパラレル
形式に変換し、モジュール検証のシミュレーション結果
とＬＳＩのシミュレーション結果とを比較する機構を設
け、モジュール検証に使用したテストパターンをＬＳＩ
全体の検証に流用する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩ全体を検
証するテストシステムに関するものであり、特に、ＬＳ
Ｉを構成するモジュールの検証に使用したテストパター
ンをＬＳＩ全体の検証に流用し、テストパターンの作成
工数を削減する。
証するテストシステムに関するものであり、特に、ＬＳ
Ｉを構成するモジュールの検証に使用したテストパター
ンをＬＳＩ全体の検証に流用し、テストパターンの作成
工数を削減する。
【０００２】
【従来の技術】ＬＳＩ設計は、ゲート規模が増大するに
つれて、ＬＳＩ全体をひとまとめにして行うのではな
く、機能的にまとまったブロック（以下、モジュールと
記す）毎に分割し、モジュール単位で行うようになって
きている。このようにＬＳＩ全体をモジュールに分割
し、モジュール単位で設計する場合、モジュールが論理
的に正しく動作するかを検証するテストパターンと、Ｌ
ＳＩ全体が正しく動作するかを検証するテストパターン
の両方を作成している。
つれて、ＬＳＩ全体をひとまとめにして行うのではな
く、機能的にまとまったブロック（以下、モジュールと
記す）毎に分割し、モジュール単位で行うようになって
きている。このようにＬＳＩ全体をモジュールに分割
し、モジュール単位で設計する場合、モジュールが論理
的に正しく動作するかを検証するテストパターンと、Ｌ
ＳＩ全体が正しく動作するかを検証するテストパターン
の両方を作成している。
【０００３】図３に、従来のＬＳＩ論理検証の説明図を
示す。例えば、図３（ａ）のように論理検証を行うＬＳ
Ｉの構成が、モジュールＡとモジュールＢとを備えてい
るとする。
示す。例えば、図３（ａ）のように論理検証を行うＬＳ
Ｉの構成が、モジュールＡとモジュールＢとを備えてい
るとする。
【０００４】この場合、まず図３（ｂ）のようにモジュ
ールＡの論理検証を、モジュールＡとモジュールＡのテ
ストパターンとでシミュレーションを実行し、モジュー
ルＡのシミュレーション結果を確認することにより行
う。
ールＡの論理検証を、モジュールＡとモジュールＡのテ
ストパターンとでシミュレーションを実行し、モジュー
ルＡのシミュレーション結果を確認することにより行
う。
【０００５】次に、図３（ｃ）のようにモジュールＢの
論理検証を、モジュールＢとモジュールＢのテストパタ
ーンとでシミュレーションを実行し、モジュールＢのシ
ミュレーション結果を確認することにより行う。
論理検証を、モジュールＢとモジュールＢのテストパタ
ーンとでシミュレーションを実行し、モジュールＢのシ
ミュレーション結果を確認することにより行う。
【０００６】そして、最後に図３（ｄ）のようにＬＳＩ
全体の論理検証を、ＬＳＩとＬＳＩのテストパターンと
でシミュレーションを実行し、ＬＳＩのシミュレーショ
ン結果を確認することにより行っている。
全体の論理検証を、ＬＳＩとＬＳＩのテストパターンと
でシミュレーションを実行し、ＬＳＩのシミュレーショ
ン結果を確認することにより行っている。
【０００７】
【発明が解決しようとする課題】このように図３に示す
従来技術では、ＬＳＩ全体をモジュールに分割し、モジ
ュール単位で設計する場合、モジュール検証用およびＬ
ＳＩ全体検証用の２つのテストパターンを作成しなけれ
ばならず、テストパターンの作成に多くの工数を要する
という問題点があった。
従来技術では、ＬＳＩ全体をモジュールに分割し、モジ
ュール単位で設計する場合、モジュール検証用およびＬ
ＳＩ全体検証用の２つのテストパターンを作成しなけれ
ばならず、テストパターンの作成に多くの工数を要する
という問題点があった。
【０００８】
【課題を解決するための手段】この発明は上記のような
問題点を考慮してなされたもので、ＬＳＩ全体を検証す
るテストシステムにおいて、ＬＳＩにシリアル形式に変
換されたテストパターンをモジュールに印加する機構を
設け、テストベンチに、ＬＳＩのモジュール検証に使用
されたパラレル形式のテストパターンをシリアル形式に
変換し、それをモジュールに入力し、シミュレーション
した結果をパラレル形式に変換し、モジュール検証のシ
ミュレーション結果とＬＳＩのシミュレーション結果と
を比較する機構を設け、モジュール検証に使用したテス
トパターンをＬＳＩ全体の検証に流用し、テストパター
ンの作成工数を削減する。
問題点を考慮してなされたもので、ＬＳＩ全体を検証す
るテストシステムにおいて、ＬＳＩにシリアル形式に変
換されたテストパターンをモジュールに印加する機構を
設け、テストベンチに、ＬＳＩのモジュール検証に使用
されたパラレル形式のテストパターンをシリアル形式に
変換し、それをモジュールに入力し、シミュレーション
した結果をパラレル形式に変換し、モジュール検証のシ
ミュレーション結果とＬＳＩのシミュレーション結果と
を比較する機構を設け、モジュール検証に使用したテス
トパターンをＬＳＩ全体の検証に流用し、テストパター
ンの作成工数を削減する。
【０００９】
【発明の実施の形態】ＬＳＩ全体を検証するテストシス
テムにおいて、ＬＳＩに、シリアル形式に変換されたテ
ストパターンをモジュールに印加するテスト回路部を設
け、テストベンチを、モジュールの検証に使用したパラ
レル形式のテストパターンをシリアル形式に変換するテ
ストパターン形式変換部と、テストパターンをテスト回
路部に入力し、モジュールの出力をＬＳＩから出力する
テストパターン入出力制御部と、モジュールからの出力
をパラレル形式に変換する出力形式変換部と、モジュー
ルの検証によって出力されたシミュレーション結果とＬ
ＳＩからの出力とが一致することを確認する比較部とで
構成し、モジュールの検証に使用したテストパターンと
モジュールの検証で出力されるシミュレーション結果と
をＬＳＩ全体の検証に流用することにより、ＬＳＩ全体
を検証するテストパターンの作成工数を大幅に削減する
ことが可能となる。
テムにおいて、ＬＳＩに、シリアル形式に変換されたテ
ストパターンをモジュールに印加するテスト回路部を設
け、テストベンチを、モジュールの検証に使用したパラ
レル形式のテストパターンをシリアル形式に変換するテ
ストパターン形式変換部と、テストパターンをテスト回
路部に入力し、モジュールの出力をＬＳＩから出力する
テストパターン入出力制御部と、モジュールからの出力
をパラレル形式に変換する出力形式変換部と、モジュー
ルの検証によって出力されたシミュレーション結果とＬ
ＳＩからの出力とが一致することを確認する比較部とで
構成し、モジュールの検証に使用したテストパターンと
モジュールの検証で出力されるシミュレーション結果と
をＬＳＩ全体の検証に流用することにより、ＬＳＩ全体
を検証するテストパターンの作成工数を大幅に削減する
ことが可能となる。
【００１０】
【実施例】図１に、本発明の一実施例の構成ブロック図
を示す。図中、１はＬＳＩ、２はテストベンチ、３はＬ
ＳＩ１とテストベンチ２を読み込み、ＬＳＩ１が論理的
に正しく動作することを検証するシミュレータ、４はＬ
ＳＩ１を構成するモジュールの検証に使用されたテスト
パターン、５はＬＳＩ１を構成するモジュールの検証に
より出力されたシミュレーション結果である。
を示す。図中、１はＬＳＩ、２はテストベンチ、３はＬ
ＳＩ１とテストベンチ２を読み込み、ＬＳＩ１が論理的
に正しく動作することを検証するシミュレータ、４はＬ
ＳＩ１を構成するモジュールの検証に使用されたテスト
パターン、５はＬＳＩ１を構成するモジュールの検証に
より出力されたシミュレーション結果である。
【００１１】なお、ＬＳＩ１にはシリアル形式に変換さ
れたテストパターンをモジュールＡ、Ｂに印加するテス
ト回路部１１が設けられている。
れたテストパターンをモジュールＡ、Ｂに印加するテス
ト回路部１１が設けられている。
【００１２】また、テストベンチ２はモジュールの検証
に使用されたパラレル形式のテストパターンをシリアル
形式に変換するテストパターン形式変換部２１と、テス
トパターンをテスト回路部１１に入力し、モジュールの
出力をＬＳＩから出力するテストパターン入出力制御部
２２と、モジュールからの出力をパラレル形式に変換す
る出力形式変換部２３と、モジュールの検証によって出
力されたシミュレーション結果とＬＳＩからの出力とが
一致することを確認する比較部２４とで構成されてい
る。
に使用されたパラレル形式のテストパターンをシリアル
形式に変換するテストパターン形式変換部２１と、テス
トパターンをテスト回路部１１に入力し、モジュールの
出力をＬＳＩから出力するテストパターン入出力制御部
２２と、モジュールからの出力をパラレル形式に変換す
る出力形式変換部２３と、モジュールの検証によって出
力されたシミュレーション結果とＬＳＩからの出力とが
一致することを確認する比較部２４とで構成されてい
る。
【００１３】図２に、本発明の一実施例の処理フローチ
ャートを示す。以下、このフローにしたがって動作を説
明する。なお、この処理はＬＳＩとテストベンチがシミ
ュレータに読み込まれた後の処理を示している。
ャートを示す。以下、このフローにしたがって動作を説
明する。なお、この処理はＬＳＩとテストベンチがシミ
ュレータに読み込まれた後の処理を示している。
【００１４】ステップＳ２０１：テストパターンをテス
トベンチに入力する。
トベンチに入力する。
【００１５】ステップＳ２０２：入力したテストパター
ンをパラレル形式からシリアル形式に変換する。
ンをパラレル形式からシリアル形式に変換する。
【００１６】ステップＳ２０３：テストクロック（ＴＣ
Ｋ信号）を発生し、モジュールの出力ピンの値をテスト
回路部に出力する。
Ｋ信号）を発生し、モジュールの出力ピンの値をテスト
回路部に出力する。
【００１７】ステップＳ２０４：シリアル形式に変換し
たテストパターンをテストクロック（ＴＣＫ信号）に同
期させてテスト回路部に入力する。なお、テストパター
ンは、ＩＮ端子より入力される。同時に、テスト回路部
に出力されたモジュールの出力ピンの値をシミュレーシ
ョン結果としてＯＵＴ端子より出力する。
たテストパターンをテストクロック（ＴＣＫ信号）に同
期させてテスト回路部に入力する。なお、テストパター
ンは、ＩＮ端子より入力される。同時に、テスト回路部
に出力されたモジュールの出力ピンの値をシミュレーシ
ョン結果としてＯＵＴ端子より出力する。
【００１８】ステップＳ２０５：テストクロック（ＴＣ
Ｋ信号）を発生し、テスト回路部の値をモジュールの入
力ピンへ出力する。
Ｋ信号）を発生し、テスト回路部の値をモジュールの入
力ピンへ出力する。
【００１９】ステップＳ２０６：１サイクルだけシミュ
レーションする。
レーションする。
【００２０】ステップＳ２０７：全てのテストパターン
をシミュレーションしたかを判定する。全てシミュレー
ションしたならばステップＳ２０８に進み、全てシミュ
レーションしていないならばステップＳ２０３に戻る。
をシミュレーションしたかを判定する。全てシミュレー
ションしたならばステップＳ２０８に進み、全てシミュ
レーションしていないならばステップＳ２０３に戻る。
【００２１】ステップＳ２０８：テストクロック（ＴＣ
Ｋ信号）を発生し、モジュールの出力ピンの値をテスト
回路部に出力する。
Ｋ信号）を発生し、モジュールの出力ピンの値をテスト
回路部に出力する。
【００２２】ステップＳ２０９：テスト回路部に出力さ
れたモジュールの出力ピンの値をシミュレーション結果
として、ＯＵＴ端子より出力する。なお、ＩＮ端子から
の入力は任意である。
れたモジュールの出力ピンの値をシミュレーション結果
として、ＯＵＴ端子より出力する。なお、ＩＮ端子から
の入力は任意である。
【００２３】ステップＳ２１０：シミュレーション結果
をシリアル形式からパラレル形式に変換する。
をシリアル形式からパラレル形式に変換する。
【００２４】ステップＳ２１１：モジュール検証で出力
されたシミュレーション結果を期待値パターンとしてテ
ストベンチに入力する。
されたシミュレーション結果を期待値パターンとしてテ
ストベンチに入力する。
【００２５】ステップＳ２１２：ステップＳ２１０で処
理したシミュレーション結果と期待値パターンとを比較
する。
理したシミュレーション結果と期待値パターンとを比較
する。
【００２６】これにより、ＬＳＩを構成するモジュール
の検証に使用したテストパターンをＬＳＩ全体の検証に
流用することができる。
の検証に使用したテストパターンをＬＳＩ全体の検証に
流用することができる。
【００２７】
【発明の効果】この発明は、上記に説明したような形態
で実施され、以下の効果がある。
で実施され、以下の効果がある。
【００２８】モジュールの検証に使用したテストパター
ンをＬＳＩ全体の検証に流用できることにより、テスト
パターンの作成工数を大幅に削減することが可能とな
る。
ンをＬＳＩ全体の検証に流用できることにより、テスト
パターンの作成工数を大幅に削減することが可能とな
る。
【図１】 本発明の一実施例の構成ブロック図である。
【図２】 本発明の一実施例の処理フローチャートであ
る。
る。
【図３】 従来のＬＳＩ論理検証の説明図である。
１ ＬＳＩ ２ テストベンチ ３ シミュレータ ４ テストパターン ５ シミュレーション結果 １１ テスト回路部 ２１ テストパターン形式変換部 ２２ テストパターン入出力制御部 ２３ 出力形式変換部 ２４ 比較部
Claims (1)
- 【請求項１】 ＬＳＩ全体を検証するテストシステムに
おいて、 ＬＳＩ（１）に、シリアル形式に変換されたテストパタ
ーンをモジュールに印加するテスト回路部（１１）を設
け、 テストベンチ（２）を、モジュールの検証に使用したパ
ラレル形式のテストパターンをシリアル形式に変換する
テストパターン形式変換部（２１）と、テストパターン
をテスト回路部（１１）に入力し、モジュールの出力を
ＬＳＩから出力するテストパターン入出力制御部（２
２）と、モジュールからの出力をパラレル形式に変換す
る出力形式変換部（２３）と、モジュールの検証によっ
て出力されたシミュレーション結果とＬＳＩからの出力
とが一致することを確認する比較部（２４）とで構成
し、 モジュールの検証に使用したテストパターンとモジュー
ルの検証で出力されるシミュレーション結果とをＬＳＩ
全体の検証に流用することを特徴とするテストシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11008917A JP2000206209A (ja) | 1999-01-18 | 1999-01-18 | テストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11008917A JP2000206209A (ja) | 1999-01-18 | 1999-01-18 | テストシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000206209A true JP2000206209A (ja) | 2000-07-28 |
Family
ID=11706021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11008917A Pending JP2000206209A (ja) | 1999-01-18 | 1999-01-18 | テストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000206209A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044539A (ja) * | 2001-08-02 | 2003-02-14 | Nec Eng Ltd | ハードウェア機能検証方法及びハードウェア機能検証装置 |
| US11906584B2 (en) | 2021-09-29 | 2024-02-20 | Samsung Electronics Co., Ltd. | Simulation method and system of verifying operation of semiconductor memory device of memory module at design level |
-
1999
- 1999-01-18 JP JP11008917A patent/JP2000206209A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003044539A (ja) * | 2001-08-02 | 2003-02-14 | Nec Eng Ltd | ハードウェア機能検証方法及びハードウェア機能検証装置 |
| US11906584B2 (en) | 2021-09-29 | 2024-02-20 | Samsung Electronics Co., Ltd. | Simulation method and system of verifying operation of semiconductor memory device of memory module at design level |
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