JPH10326493A5 - 複合化フラッシュメモリ - Google Patents

Description

図１は従来のフラッシュメモリ装置の一例を示したものである。メモリ部として一つのメモリアレイ２が設けられている。メモリアレイ２は複数のセクターに分割されており、メモリ素子のデータの消去は、初めからセクター単位で、又は選択された複数のセクター間でセクター単位で順次に消去される。アドレス信号Ａ０〜Ａ１８はアドレスラッチ４を経てＸデコーダ６とＹデコーダ８に供給され、Ｘデコーダ６によりメモリアレイ２中のワードラインが選択され、Ｙデコーダ８によりＹゲート／センスアンプ１０を介してメモリアレイ２中のビット線が選択される。１４は書込みに用いられるプログラム電圧を発生する発生器であり、１６は消去時の消去電圧を発生する発生器であり、プログラム電圧と消去電圧はそれぞれデコーダ６，８とメモリアレイ２に供給される。

本発明の第１の目的は、データの書込み又は消去をしながら読出しも同時に行えるようにすることである。
本発明の第２の目的は、制御命令格納用のメモリ部とデータ格納用のメモリ部のサイズを自由に設計でき、所望のサイズの組合わせのフラッシュメモリを実現できるようにして、ユーザにとっても製造側にとっても経済的な容量サイズを持つフラッシュメモリを実現することである。

【００１０】
【課題を解決するための手段】
本発明の複合化フラッシュメモリは、フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、第１のメモリ部と第２のメモリ部は互いにメモリサイズが異なる。第１のメモリ部は、複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されているか、または複数個のメモリ素子からなるセクターに分割され、該セクターが最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでいる。そして、第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができるようになっている。
第１のメモリ部はデータ格納用のデータメモリ部であり、第２のメモリ部は制御命令格納用の制御命令メモリ部である

メモリのデータの消去の際、従来はセクターを一つずつ消去する機能のほかに、複数のセクターを選択して順次消去するモードがあるが、いずれにしてもセクター単位で消去するので長時間かかってしまい、ユーザのニーズに合致しない場合がある。フラッシュメモリではチップ全体を一度に消去するモードもあるが、それではデータ部分で残したい情報まで消えてしまうという問題が生じる。
そこで、データメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えていることが好ましい。これにより、例えば携帯電話の電話番号帳のような細かいデータに対してはセクター単位で消去し、また例えば音声録音のような比較的大きなデータに対しては複数のセクターをまとめて同時に消去することにより高速に消去する、というように、用途に応じた消去モードを選択することができるようになる。

【００２５】
【発明の効果】
本発明では、フラッシュメモリ素子からなるメモリ部を制御命令メモリ部とデータメモリ部とに分け、データメモリ部を複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割するか、または複数個のメモリ素子からなるセクターに分割し、そのセクターが最小消去単位の均一なサイズのものとそれとはサイズの異なる消去単位のものとを含んでいるようにしたので、データメモリ部には音声データを初め、従来はＥＥＰＲＯＭに格納していたような電話番号帳や各種コードなど、ユーザのニーズにあった種類のデータを格納することができるようになる。
また、制御命令メモリ部とデータメモリ部がアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされるように切り換えて共用されるようにすれば、データメモリ部の書込み又は消去動作中に制御命令メモリ部の読出しを行なうことができるようになる。
両メモリ部を適当な大きさの単位に機能ブロック化することにより、両メモリ部を自由な大きさのメモリサイズに設計し、所望の容量サイズの組合せを実現することができるようになる。
また、データメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えているようにすれば、用途に応じた消去モードを選択することができるようになる。その結果、データメモリ部のある領域に対する消去を高速にできるようになり、ユーザの待ち時間を短縮することができるようになる。

Claims (7)

1. フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
   前記第１のメモリ部と第２のメモリ部は互いにメモリサイズが異なり、
   前記第１のメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、
   前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
2. フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
   前記第１のメモリ部と第２のメモリ部は互いにメモリサイズが異なり、
   前記第１のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
   前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
3. 前記第１のメモリ部はデータ格納用のデータメモリ部であり、前記第２のメモリ部は制御命令格納用の制御命令メモリ部である請求項１又は２に記載の複合化フラッシュメモリ。
4. 前記第１のメモリ部と第２のメモリ部はアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から３のいずれかに記載の複合化フラッシュメモリ。
5. 前記第１のメモリ部のアクセスを可能にするイネーブル信号と前記第２のメモリ部のアクセスを可能にするイネーブル信号とを備え、
   これらのイネーブル信号を切り替えることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から４のいずれかに記載の複合化フラッシュメモリ。
6. 前記第１のメモリ部と第２のメモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものである請求項１から５のいずれかに記載の複合化フラッシュメモリ。
7. 前記第１のメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えている請求項１から６のいずれかに記載の複合化フラッシュメモリ。