JPH10326839A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
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- JPH10326839A JPH10326839A JP10075570A JP7557098A JPH10326839A JP H10326839 A JPH10326839 A JP H10326839A JP 10075570 A JP10075570 A JP 10075570A JP 7557098 A JP7557098 A JP 7557098A JP H10326839 A JPH10326839 A JP H10326839A
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Abstract
(57)【要約】
【課題】 煩雑な製造工程を伴わずに高信頼性の半導体
装置を製造する。 【解決手段】 基板上にポリＳｉ膜を形成し、第２導電
型ＭＯＳトランジスタ形成領域を覆うように第１レジス
トマスクを形成し、この第１レジストマスクを用いて第
１導電型不純物をポリＳｉ膜に導入し、第１レジストマ
スク除去後、第１導電型ＭＯＳトランジスタ形成領域を
覆うように第２レジストマスクを形成し、この第２レジ
ストマスクを用いて第２導電型不純物をポリＳｉ膜に導
入し、第２レジストマスクを用いて、第２導電型ポリＳ
ｉ膜を所定量エッチングし、第２レジストマスク除去
後、得られた基板を熱処理に付し、これらポリＳｉ膜上
に第３レジストマスクを形成し、第３レジストマスクを
用いて第１及び第２導電型ポリＳｉ膜をエッチングして
高濃度第１導電型及び第２導電型ポリＳｉ膜からなるゲ
ート電極を同時に形成するＣＭＯＳ型半導体装置の製造
方法。
装置を製造する。 【解決手段】 基板上にポリＳｉ膜を形成し、第２導電
型ＭＯＳトランジスタ形成領域を覆うように第１レジス
トマスクを形成し、この第１レジストマスクを用いて第
１導電型不純物をポリＳｉ膜に導入し、第１レジストマ
スク除去後、第１導電型ＭＯＳトランジスタ形成領域を
覆うように第２レジストマスクを形成し、この第２レジ
ストマスクを用いて第２導電型不純物をポリＳｉ膜に導
入し、第２レジストマスクを用いて、第２導電型ポリＳ
ｉ膜を所定量エッチングし、第２レジストマスク除去
後、得られた基板を熱処理に付し、これらポリＳｉ膜上
に第３レジストマスクを形成し、第３レジストマスクを
用いて第１及び第２導電型ポリＳｉ膜をエッチングして
高濃度第１導電型及び第２導電型ポリＳｉ膜からなるゲ
ート電極を同時に形成するＣＭＯＳ型半導体装置の製造
方法。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ型半導体
装置の製造方法に関する。さらに詳しくは、同一半導体
基板上にＰ型ゲート電極及びＮ型ゲート電極（デュアル
ゲート）を有するＣＭＯＳ型半導体装置の製造方法に関
する。
装置の製造方法に関する。さらに詳しくは、同一半導体
基板上にＰ型ゲート電極及びＮ型ゲート電極（デュアル
ゲート）を有するＣＭＯＳ型半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来のデュアルゲートＣＭＯＳ型半導体
装置の製造方法を図２に示す。まず、シリコン基板３１
に、素子分離領域３２を形成し、さらにＮＭＯＳ領域と
なるＮＭＯＳトランジスタ形成領域３３及びＰＭＯＳ領
域となるＰＭＯＳトランジスタ形成領域３４を形成す
る。次いで、ゲート絶縁膜３５をＮＭＯＳトランジスタ
形成領域３３及びＰＭＯＳトランジスタ形成領域３４表
面上に形成する。その後、シリコン基板全面上にポリシ
リコン膜３６を堆積させる（図２（ａ））。
装置の製造方法を図２に示す。まず、シリコン基板３１
に、素子分離領域３２を形成し、さらにＮＭＯＳ領域と
なるＮＭＯＳトランジスタ形成領域３３及びＰＭＯＳ領
域となるＰＭＯＳトランジスタ形成領域３４を形成す
る。次いで、ゲート絶縁膜３５をＮＭＯＳトランジスタ
形成領域３３及びＰＭＯＳトランジスタ形成領域３４表
面上に形成する。その後、シリコン基板全面上にポリシ
リコン膜３６を堆積させる（図２（ａ））。
【０００３】次いで、ＰＭＯＳトランジスタ形成領域３
４を覆うようにポリシリコン膜３６上にレジストマスク
３７ａを形成する。その後、ＮＭＯＳトランジスタ形成
領域３３上のポリシリコン膜３６を露出させた状態で、
Ｎ型不純物を高濃度でイオン注入し、ＮＭＯＳトランジ
スタ形成領域３３上に、高濃度Ｎ型ポリシリコン膜３８
を形成する（図２（ｂ））。
４を覆うようにポリシリコン膜３６上にレジストマスク
３７ａを形成する。その後、ＮＭＯＳトランジスタ形成
領域３３上のポリシリコン膜３６を露出させた状態で、
Ｎ型不純物を高濃度でイオン注入し、ＮＭＯＳトランジ
スタ形成領域３３上に、高濃度Ｎ型ポリシリコン膜３８
を形成する（図２（ｂ））。
【０００４】さらに、レジストマスク３７ａを除去す
る。その後、ＮＭＯＳトランジスタ形成領域３３を覆う
ように高濃度Ｎ型ポリシリコン膜３８上にレジストマス
ク３７ｂを形成する。その後、ＰＭＯＳトランジスタ形
成領域３４上のポリシリコン膜３６を露出させた状態
で、Ｐ型不純物を高濃度でイオン注入し、ＰＭＯＳトラ
ンジスタ形成領域３４上に高濃度Ｐ型ポリシリコン膜３
９を形成する（図２（ｃ））。
る。その後、ＮＭＯＳトランジスタ形成領域３３を覆う
ように高濃度Ｎ型ポリシリコン膜３８上にレジストマス
ク３７ｂを形成する。その後、ＰＭＯＳトランジスタ形
成領域３４上のポリシリコン膜３６を露出させた状態
で、Ｐ型不純物を高濃度でイオン注入し、ＰＭＯＳトラ
ンジスタ形成領域３４上に高濃度Ｐ型ポリシリコン膜３
９を形成する（図２（ｃ））。
【０００５】次に、レジストマスク３７ｂを除去する。
その後、Ｎ型及びＰ型ポリシリコン膜３８、３９中の不
純物濃度を均一にするために熱処理を行い、その後、シ
リコン基板上全面にレジストを塗布する。その後、レジ
ストをパターニングしてレジストマスク３７ｃを形成す
る。そのレジストマスク３７ｃをマスクとして用いて、
高濃度Ｎ型ポリシリコン膜３８及び高濃度Ｐ型ポリシリ
コン膜３９をエッチングし、ＮＭＯＳトランジスタ形成
領域３３上にＮ型ゲート電極４０及びＰＭＯＳトランジ
スタ形成領域３４上にＰ型ゲート電極４１を形成する。
その後、Ｎ型及びＰ型ポリシリコン膜３８、３９中の不
純物濃度を均一にするために熱処理を行い、その後、シ
リコン基板上全面にレジストを塗布する。その後、レジ
ストをパターニングしてレジストマスク３７ｃを形成す
る。そのレジストマスク３７ｃをマスクとして用いて、
高濃度Ｎ型ポリシリコン膜３８及び高濃度Ｐ型ポリシリ
コン膜３９をエッチングし、ＮＭＯＳトランジスタ形成
領域３３上にＮ型ゲート電極４０及びＰＭＯＳトランジ
スタ形成領域３４上にＰ型ゲート電極４１を形成する。
【０００６】
【発明が解決しようとする課題】一般に、高濃度Ｎ型ポ
リシリコン膜３８のエッチング速度と高濃度Ｐ型ポリシ
リコン膜３９のエッチング速度は等しくない。よって、
ゲート電極を形成する工程において、高濃度Ｐ型ポリシ
リコン膜３９と同時に高濃度Ｎ型ポリシリコン膜３８を
エッチングすると、図３（ａ）に示すように、エッチン
グ速度の大きいほうのＮＭＯＳトランジスタ形成領域３
３のシリコン基板３１がオーバーエッチングされ、基板
表面の荒れを発生させる。一方、高濃度Ｎ型ポリシリコ
ン膜３８と同時に高濃度Ｐ型ポリシリコン膜３９をエッ
チングすると、図３（ｂ）に示すように、エッチング速
度の小さい方の高濃度Ｐ型ポリシリコン膜３９が充分に
エッチングされず、短絡等の問題が生じる。
リシリコン膜３８のエッチング速度と高濃度Ｐ型ポリシ
リコン膜３９のエッチング速度は等しくない。よって、
ゲート電極を形成する工程において、高濃度Ｐ型ポリシ
リコン膜３９と同時に高濃度Ｎ型ポリシリコン膜３８を
エッチングすると、図３（ａ）に示すように、エッチン
グ速度の大きいほうのＮＭＯＳトランジスタ形成領域３
３のシリコン基板３１がオーバーエッチングされ、基板
表面の荒れを発生させる。一方、高濃度Ｎ型ポリシリコ
ン膜３８と同時に高濃度Ｐ型ポリシリコン膜３９をエッ
チングすると、図３（ｂ）に示すように、エッチング速
度の小さい方の高濃度Ｐ型ポリシリコン膜３９が充分に
エッチングされず、短絡等の問題が生じる。
【０００７】上記の問題は、ＬＳＩの微細化によるゲー
ト絶縁膜の薄膜化に伴い顕著になってくる。またこの問
題は、トランジスタの加工精度や信頼性を大きく低下さ
せる原因となる。そこで、この問題を避けるために、高
濃度Ｎ型ポリシリコン膜３８のエッチング処理と高濃度
Ｐ型ポリシリコン膜３９のエッチング処理を別々に行な
うことが考えられる。
ト絶縁膜の薄膜化に伴い顕著になってくる。またこの問
題は、トランジスタの加工精度や信頼性を大きく低下さ
せる原因となる。そこで、この問題を避けるために、高
濃度Ｎ型ポリシリコン膜３８のエッチング処理と高濃度
Ｐ型ポリシリコン膜３９のエッチング処理を別々に行な
うことが考えられる。
【０００８】しかし、その方法では、フォトレジストマ
スク形成のためのアライメント工程が一回増える。従っ
て、生産性が悪く、かつ生産コストが高くなるという課
題が生じる。
スク形成のためのアライメント工程が一回増える。従っ
て、生産性が悪く、かつ生産コストが高くなるという課
題が生じる。
【０００９】
【課題を解決するための手段】本発明によれば、高濃度
第１導電型ポリシリコン膜からなるゲート電極を有する
第１導電型ＭＯＳトランジスタ及び高濃度第２導電型ポ
リシリコン膜からなるゲート電極を有する第２導電型Ｍ
ＯＳトランジスタを同一基板上に有するＣＭＯＳ型半導
体装置の製造方法において、半導体基板上にポリシリコ
ン膜を形成する工程と、第２導電型ＭＯＳトランジスタ
形成領域を覆うようにポリシリコン膜上に第１のレジス
トマスクを形成し、この第１のレジストマスクを用いて
第１導電型不純物をポリシリコン膜に導入する工程と、
第１のレジストマスクを除去した後、第１導電型ＭＯＳ
トランジスタ形成領域を覆うようにポリシリコン膜上に
第２のレジストマスクを形成し、この第１のレジストマ
スクを用いて第２導電型不純物をポリシリコン膜に導入
する工程と、第２のレジストマスクを用いて、第２導電
型ポリシリコン膜を所定の量だけエッチングする工程
と、第２のレジストマスクを除去した後、第１及び第２
導電型ポリシリコン膜中の不純物濃度を均一にするため
の熱処理を行い、第１及び第２導電型ポリシリコン膜上
に第３のレジストマスクを形成し、第３のレジストマス
クを用いて第１及び第２導電型ポリシリコン膜をエッチ
ングして高濃度第１導電型ポリシリコン膜からなるゲー
ト電極と高濃度第２導電型ポリシリコン膜からなるゲー
ト電極とを同時に形成する工程とを有するＣＭＯＳ型半
導体装置の製造方法が提供される。
第１導電型ポリシリコン膜からなるゲート電極を有する
第１導電型ＭＯＳトランジスタ及び高濃度第２導電型ポ
リシリコン膜からなるゲート電極を有する第２導電型Ｍ
ＯＳトランジスタを同一基板上に有するＣＭＯＳ型半導
体装置の製造方法において、半導体基板上にポリシリコ
ン膜を形成する工程と、第２導電型ＭＯＳトランジスタ
形成領域を覆うようにポリシリコン膜上に第１のレジス
トマスクを形成し、この第１のレジストマスクを用いて
第１導電型不純物をポリシリコン膜に導入する工程と、
第１のレジストマスクを除去した後、第１導電型ＭＯＳ
トランジスタ形成領域を覆うようにポリシリコン膜上に
第２のレジストマスクを形成し、この第１のレジストマ
スクを用いて第２導電型不純物をポリシリコン膜に導入
する工程と、第２のレジストマスクを用いて、第２導電
型ポリシリコン膜を所定の量だけエッチングする工程
と、第２のレジストマスクを除去した後、第１及び第２
導電型ポリシリコン膜中の不純物濃度を均一にするため
の熱処理を行い、第１及び第２導電型ポリシリコン膜上
に第３のレジストマスクを形成し、第３のレジストマス
クを用いて第１及び第２導電型ポリシリコン膜をエッチ
ングして高濃度第１導電型ポリシリコン膜からなるゲー
ト電極と高濃度第２導電型ポリシリコン膜からなるゲー
ト電極とを同時に形成する工程とを有するＣＭＯＳ型半
導体装置の製造方法が提供される。
【００１０】
【発明の実施の形態】本発明の製造方法により製造され
る半導体装置は、ＰＭＯＳ及びＮＭＯＳトランジスタを
有するＣＭＯＳ型の半導体装置であり、これらＰＭＯＳ
及びＮＭＯＳトランジスタが同一半導体基板上に形成さ
れて構成されている。
る半導体装置は、ＰＭＯＳ及びＮＭＯＳトランジスタを
有するＣＭＯＳ型の半導体装置であり、これらＰＭＯＳ
及びＮＭＯＳトランジスタが同一半導体基板上に形成さ
れて構成されている。
【００１１】まず、本発明に使用される半導体基板は、
半導体装置を構成するために使用される基板であれば特
に限定されるものではなく、例えば、シリコン、ゲルマ
ニウム等の半導体、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等種々のものを使用することができ
る。なかでもシリコン基板が好ましい。この半導体基板
は、Ｐ型又はＮ型の導電性を有していてもよい。また、
さらに、ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タの双方を形成するために、１又は２以上のＮ型不純物
拡散領域（ＰＭＯＳトランジスタ形成領域）及び／又は
Ｐ型不純物拡散領域（ＮＭＯＳトランジスタ形成領域）
を有していてもよい。ここで、Ｎ型を付与する不純物
は、リン、砒素等が挙げられ、Ｐ型を付与する不純物は
ホウ素、フッ化ホウ素等が挙げられる。本発明において
は、第１導電型とは、Ｐ型及びＮ型の何れかを意味し、
第２導電型とは、第１導電型がＰ型の場合Ｎ型を、第１
導電型がＮ型の場合Ｐ型を意味するが、以下において
は、便宜上、第１導電型をＮ型、第２導電型をＰ型とし
て説明する。
半導体装置を構成するために使用される基板であれば特
に限定されるものではなく、例えば、シリコン、ゲルマ
ニウム等の半導体、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓ
等の化合物半導体等種々のものを使用することができ
る。なかでもシリコン基板が好ましい。この半導体基板
は、Ｐ型又はＮ型の導電性を有していてもよい。また、
さらに、ＮＭＯＳトランジスタ及びＰＭＯＳトランジス
タの双方を形成するために、１又は２以上のＮ型不純物
拡散領域（ＰＭＯＳトランジスタ形成領域）及び／又は
Ｐ型不純物拡散領域（ＮＭＯＳトランジスタ形成領域）
を有していてもよい。ここで、Ｎ型を付与する不純物
は、リン、砒素等が挙げられ、Ｐ型を付与する不純物は
ホウ素、フッ化ホウ素等が挙げられる。本発明において
は、第１導電型とは、Ｐ型及びＮ型の何れかを意味し、
第２導電型とは、第１導電型がＰ型の場合Ｎ型を、第１
導電型がＮ型の場合Ｐ型を意味するが、以下において
は、便宜上、第１導電型をＮ型、第２導電型をＰ型とし
て説明する。
【００１２】また、本発明に使用される半導体基板は、
素子分離領域、ゲート絶縁膜、所望の領域にトランジス
タやキャパシタ等からなる回路や絶縁膜等、あるいはそ
れらが組み合わせられて形成されていてもよい。素子分
離領域は、公知の方法、例えばＬＯＣＯＳ法、トレンチ
素子分離法等により形成することができる。ゲート絶縁
膜は、公知の方法、例えば熱酸化、ＣＶＤ法等により形
成することができる。ゲート絶縁膜の厚みは、例えば３
〜１０ｎｍ程度が挙げられる。
素子分離領域、ゲート絶縁膜、所望の領域にトランジス
タやキャパシタ等からなる回路や絶縁膜等、あるいはそ
れらが組み合わせられて形成されていてもよい。素子分
離領域は、公知の方法、例えばＬＯＣＯＳ法、トレンチ
素子分離法等により形成することができる。ゲート絶縁
膜は、公知の方法、例えば熱酸化、ＣＶＤ法等により形
成することができる。ゲート絶縁膜の厚みは、例えば３
〜１０ｎｍ程度が挙げられる。
【００１３】上記半導体基板上に形成されているＰＭＯ
Ｓ及びＮＭＯＳトランジスタは、それぞれ、主としてゲ
ート絶縁膜、不純物が高濃度で拡散されたゲート電極、
ソース／ドレイン領域から構成される。以下に、本発明
の半導体装置の製造方法について説明する。まず、半導
体基板上にポリシリコン膜を形成する。ポリシリコン膜
は、公知の方法、例えばＣＶＤ法等により形成すること
ができる。ポリシリコン膜の厚みは、半導体装置の性能
等に応じて適宜調節することができ、例えば１００〜４
００ｎｍ程度が挙げられる。
Ｓ及びＮＭＯＳトランジスタは、それぞれ、主としてゲ
ート絶縁膜、不純物が高濃度で拡散されたゲート電極、
ソース／ドレイン領域から構成される。以下に、本発明
の半導体装置の製造方法について説明する。まず、半導
体基板上にポリシリコン膜を形成する。ポリシリコン膜
は、公知の方法、例えばＣＶＤ法等により形成すること
ができる。ポリシリコン膜の厚みは、半導体装置の性能
等に応じて適宜調節することができ、例えば１００〜４
００ｎｍ程度が挙げられる。
【００１４】次いで、ＮＭＯＳトランジスタ形成領域に
形成されたポリシリコン膜にＮ型不純物を導入する。こ
の際、ＰＭＯＳトランジスタ形成領域は、予めレジスト
マスクで被覆しておく。ポリシリコン膜へのＮ型不純物
の導入は、ポリシリコン膜の膜厚に応じて適宜調節する
ことができるが、例えば、Ｎ型不純物として31Ｐ+ 、 75
Ａｓ+ を使用した場合、注入エネルギー１０〜５０ｋｅ
Ｖ程度、ドーズ量３×１０14〜３×１０15ｉｏｎｓ／ｃ
ｍ2 程度のイオン注入により行うことが好ましい。これ
により、ＮＭＯＳトランジスタ形成領域に存在するポリ
シリコン膜は、例えば、１×１０19〜１×１０20ｉｏｎ
ｓ／ｃｍ3 程度の高濃度Ｎ型不純物を含有する高濃度Ｎ
型ポリシリコン膜となる。
形成されたポリシリコン膜にＮ型不純物を導入する。こ
の際、ＰＭＯＳトランジスタ形成領域は、予めレジスト
マスクで被覆しておく。ポリシリコン膜へのＮ型不純物
の導入は、ポリシリコン膜の膜厚に応じて適宜調節する
ことができるが、例えば、Ｎ型不純物として31Ｐ+ 、 75
Ａｓ+ を使用した場合、注入エネルギー１０〜５０ｋｅ
Ｖ程度、ドーズ量３×１０14〜３×１０15ｉｏｎｓ／ｃ
ｍ2 程度のイオン注入により行うことが好ましい。これ
により、ＮＭＯＳトランジスタ形成領域に存在するポリ
シリコン膜は、例えば、１×１０19〜１×１０20ｉｏｎ
ｓ／ｃｍ3 程度の高濃度Ｎ型不純物を含有する高濃度Ｎ
型ポリシリコン膜となる。
【００１５】続いて、ＰＭＯＳトランジスタ形成領域に
形成されたポリシリコン膜にＰ型不純物を導入する。こ
の際、ＮＭＯＳトランジスタ形成領域は、予めレジスト
マスクで被覆しておく。ポリシリコン膜へのＰ型不純物
の導入は、ポリシリコン膜の膜厚に応じて適宜調節する
ことができるが、例えば、Ｐ型不純物として11Ｂ+ 、 49
ＢＦ2 を使用した場合、注入エネルギー５〜２５ｋｅＶ
程度、ドーズ量３×１０14〜３×１０15ｉｏｎｓ／ｃｍ
2 程度のイオン注入により行うことが好ましい。これに
より、ＰＭＯＳトランジスタ形成領域に存在するポリシ
リコン膜は、例えば、１×１０19〜１×１０20ｉｏｎｓ
／ｃｍ3 程度の高濃度Ｐ型ポリシリコン膜となる。
形成されたポリシリコン膜にＰ型不純物を導入する。こ
の際、ＮＭＯＳトランジスタ形成領域は、予めレジスト
マスクで被覆しておく。ポリシリコン膜へのＰ型不純物
の導入は、ポリシリコン膜の膜厚に応じて適宜調節する
ことができるが、例えば、Ｐ型不純物として11Ｂ+ 、 49
ＢＦ2 を使用した場合、注入エネルギー５〜２５ｋｅＶ
程度、ドーズ量３×１０14〜３×１０15ｉｏｎｓ／ｃｍ
2 程度のイオン注入により行うことが好ましい。これに
より、ＰＭＯＳトランジスタ形成領域に存在するポリシ
リコン膜は、例えば、１×１０19〜１×１０20ｉｏｎｓ
／ｃｍ3 程度の高濃度Ｐ型ポリシリコン膜となる。
【００１６】また、上述したようにポリシリコン膜のＮ
型、Ｐ型不純物の濃度はいずれもポリシリコンの抵抗値
が十分低くなるような値であればほぼ同一であっても、
一方の不純物濃度が他方の不純物濃度よりも高くてもよ
い。次に、上記ポリシリコン膜へのＰ型不純物の導入に
使用したレジストマスクをそのまま使用して、高濃度Ｐ
型ポリシリコン膜を所定量だけエッチングする。この際
のエッチング方法は、特に限定されるものではなく、例
えば、ＨＦ、ＨＮＯ 3 、ＣＨ3 ＣＯＯＨ溶液を使用した
ウェットエッチング法、ＣＦ4 、ＳＦ6 等のフッ素系ガ
スを使用したケミカルドライエッチング法、Ｃｌ2 、Ｈ
Ｂｒ等のハロゲン系ガスを使用した反応性イオンエッチ
ング法等が挙げられる。
型、Ｐ型不純物の濃度はいずれもポリシリコンの抵抗値
が十分低くなるような値であればほぼ同一であっても、
一方の不純物濃度が他方の不純物濃度よりも高くてもよ
い。次に、上記ポリシリコン膜へのＰ型不純物の導入に
使用したレジストマスクをそのまま使用して、高濃度Ｐ
型ポリシリコン膜を所定量だけエッチングする。この際
のエッチング方法は、特に限定されるものではなく、例
えば、ＨＦ、ＨＮＯ 3 、ＣＨ3 ＣＯＯＨ溶液を使用した
ウェットエッチング法、ＣＦ4 、ＳＦ6 等のフッ素系ガ
スを使用したケミカルドライエッチング法、Ｃｌ2 、Ｈ
Ｂｒ等のハロゲン系ガスを使用した反応性イオンエッチ
ング法等が挙げられる。
【００１７】また、この際のエッチング量は、ポリシリ
コン膜の膜厚、ポリシリコン膜に含まれる各導電型の不
純物濃度、後述する高濃度Ｎ型及びＰ型ポリシリコン膜
を同時にエッチングする場合のエッチング法、このエッ
チング法におけるエッチング条件等により適宜調節する
ことができる。例えば、後述する高濃度Ｎ型及びＰ型ポ
リシリコン膜の同時のエッチング法における高濃度Ｎ型
ポリシリコン膜のエッチング速度をＡ（nm／min ．）と
し、高濃度Ｐ型ポリシリコン膜のエッチング速度をＢ
（nm／min ．）とし、さらにポリシリコン膜の全膜厚を
Ｃ（ｎｍ）とした場合に、 Ｃ×（｜Ａ−Ｂ｜／Ａ）（ｎｍ） ……（１） のエッチング量とすることが好ましい。
コン膜の膜厚、ポリシリコン膜に含まれる各導電型の不
純物濃度、後述する高濃度Ｎ型及びＰ型ポリシリコン膜
を同時にエッチングする場合のエッチング法、このエッ
チング法におけるエッチング条件等により適宜調節する
ことができる。例えば、後述する高濃度Ｎ型及びＰ型ポ
リシリコン膜の同時のエッチング法における高濃度Ｎ型
ポリシリコン膜のエッチング速度をＡ（nm／min ．）と
し、高濃度Ｐ型ポリシリコン膜のエッチング速度をＢ
（nm／min ．）とし、さらにポリシリコン膜の全膜厚を
Ｃ（ｎｍ）とした場合に、 Ｃ×（｜Ａ−Ｂ｜／Ａ）（ｎｍ） ……（１） のエッチング量とすることが好ましい。
【００１８】つまり、このエッチング量は、以下のよう
にして求めることができる。上記したような高濃度Ｎ型
及びＰ型ポリシリコン膜の同時のエッチング条件で、高
濃度Ｎ型ポリシリコン膜（エッチング速度の大きいポリ
シリコン膜）をポリシリコン膜の全膜厚であるＣ（nm）
エッチングする（ジャストエッチング）ために要する時
間は、Ｃ／Ａ（分）となる。このＣ／Ａ（分）間の高濃
度Ｐ型ポリシリコン膜（エッチング速度の小さいポリシ
リコン膜）のエッチング量は、（Ｃ×Ｂ）／Ａ（nm）と
なる。従って、エッチングされずに残っている高濃度Ｐ
型ポリシリコン膜の膜厚は、｛Ｃ−（Ｃ×Ｂ）／Ａ｝
（ｎｍ）となる。よって、高濃度Ｎ型ポリシリコン膜の
エッチング速度と高濃度Ｐ型ポリシリコン膜のエッチン
グ速度の差の絶対値を高濃度Ｎ型ポリシリコン膜のエッ
チング速度で割った値と、ポリシリコン膜の全膜厚との
積で求められる値（膜厚）をエッチングする。
にして求めることができる。上記したような高濃度Ｎ型
及びＰ型ポリシリコン膜の同時のエッチング条件で、高
濃度Ｎ型ポリシリコン膜（エッチング速度の大きいポリ
シリコン膜）をポリシリコン膜の全膜厚であるＣ（nm）
エッチングする（ジャストエッチング）ために要する時
間は、Ｃ／Ａ（分）となる。このＣ／Ａ（分）間の高濃
度Ｐ型ポリシリコン膜（エッチング速度の小さいポリシ
リコン膜）のエッチング量は、（Ｃ×Ｂ）／Ａ（nm）と
なる。従って、エッチングされずに残っている高濃度Ｐ
型ポリシリコン膜の膜厚は、｛Ｃ−（Ｃ×Ｂ）／Ａ｝
（ｎｍ）となる。よって、高濃度Ｎ型ポリシリコン膜の
エッチング速度と高濃度Ｐ型ポリシリコン膜のエッチン
グ速度の差の絶対値を高濃度Ｎ型ポリシリコン膜のエッ
チング速度で割った値と、ポリシリコン膜の全膜厚との
積で求められる値（膜厚）をエッチングする。
【００１９】具体的には、ポリシリコン膜の全膜厚が、
上述のように１００〜４００ｎｍ程度であれば、後述す
るエッチング法及び条件によっても異なるが、７．５〜
３０ｎｍ程度のエッチング量が適当である。その後、Ｎ
ＭＯＳトランジスタ形成領域を覆うレジストマスクを除
去し、Ｎ型及びＰ型ポリシリコン膜の不純物濃度を均一
にするために熱処理（例えば、窒素雰囲気下、８００〜
１０００℃程度の温度範囲で、１０〜１００分間程度）
を行う。
上述のように１００〜４００ｎｍ程度であれば、後述す
るエッチング法及び条件によっても異なるが、７．５〜
３０ｎｍ程度のエッチング量が適当である。その後、Ｎ
ＭＯＳトランジスタ形成領域を覆うレジストマスクを除
去し、Ｎ型及びＰ型ポリシリコン膜の不純物濃度を均一
にするために熱処理（例えば、窒素雰囲気下、８００〜
１０００℃程度の温度範囲で、１０〜１００分間程度）
を行う。
【００２０】さらに、ＮＭＯＳ及びＰＭＯＳトランジス
タを構成するゲート電極を所望の形状にパターニングす
るための、所望の形状を有するレジストマスクを形成す
る。なお、レジストマスクの形成は、公知の方法、例え
ばフォトリソグラフィ及びエッチング工程により行うこ
とができる。このように形成されたレジストマスクを用
いて、高濃度Ｎ型及びＰ型ポリシリコン膜を同時にエッ
チングすることにより、ＮＭＯＳ及びＰＭＯＳトランジ
スタを構成する各ゲート電極を、同一の工程で、同時に
確実に形成することができる。つまり、高濃度Ｎ型ポリ
シリコン膜及び高濃度Ｐ型ポリシリコン膜を別々にエッ
チングする必要がなく、さらにオーバーエッチングやエ
ッチング不足を生じることなく、ゲート電極をＮＭＯＳ
及びＰＭＯＳトランジスタ形成領域に形成することがで
きる。
タを構成するゲート電極を所望の形状にパターニングす
るための、所望の形状を有するレジストマスクを形成す
る。なお、レジストマスクの形成は、公知の方法、例え
ばフォトリソグラフィ及びエッチング工程により行うこ
とができる。このように形成されたレジストマスクを用
いて、高濃度Ｎ型及びＰ型ポリシリコン膜を同時にエッ
チングすることにより、ＮＭＯＳ及びＰＭＯＳトランジ
スタを構成する各ゲート電極を、同一の工程で、同時に
確実に形成することができる。つまり、高濃度Ｎ型ポリ
シリコン膜及び高濃度Ｐ型ポリシリコン膜を別々にエッ
チングする必要がなく、さらにオーバーエッチングやエ
ッチング不足を生じることなく、ゲート電極をＮＭＯＳ
及びＰＭＯＳトランジスタ形成領域に形成することがで
きる。
【００２１】ここで、同時にエッチングする場合のエッ
チング方法としては、上述のようなウェットエッチング
法、ドライエッチング法等種々の方法が挙げられる。
チング方法としては、上述のようなウェットエッチング
法、ドライエッチング法等種々の方法が挙げられる。
【００２２】以下に、本発明のＣＭＯＳ型半導体装置の
製造方法の実施例を図面に基づいて説明する。図１は本
発明のデュアルゲートを有するＣＭＯＳ型半導体装置の
製造工程を示す。図１において１はＰ型シリコン基板、
２は素子分離膜、３はＮＭＯＳトランジスタ形成領域、
４はＰＭＯＳトランジスタ形成領域、５はゲート絶縁
膜、６はポリシリコン膜、７ａ、７ｂ、７ｃはレジスト
マスク、８は高濃度Ｎ型ポリシリコン膜、９は高濃度Ｐ
型ポシリコン膜、１０はＮ型ゲート電極、１１はＰ型ゲ
ート電極を示す。
製造方法の実施例を図面に基づいて説明する。図１は本
発明のデュアルゲートを有するＣＭＯＳ型半導体装置の
製造工程を示す。図１において１はＰ型シリコン基板、
２は素子分離膜、３はＮＭＯＳトランジスタ形成領域、
４はＰＭＯＳトランジスタ形成領域、５はゲート絶縁
膜、６はポリシリコン膜、７ａ、７ｂ、７ｃはレジスト
マスク、８は高濃度Ｎ型ポリシリコン膜、９は高濃度Ｐ
型ポシリコン膜、１０はＮ型ゲート電極、１１はＰ型ゲ
ート電極を示す。
【００２３】まず、図１（ａ）に示したように、Ｐ型シ
リコン基板１上に、ＬＯＣＯＳ法により素子分離膜を形
成した。次いで、素子分離膜以外の部分に、ＮＭＯＳト
ランジスタ形成領域３とＰＭＯＳトランジスタ形成領域
４を通常の方法に従って形成した。続いて、シリコン基
板１上に、膜厚５ｎｍ程度のゲート絶縁膜５を形成し、
さらにゲート絶縁膜５上に膜厚２００ｎｍ程度のポリシ
リコン膜６を堆積させた。
リコン基板１上に、ＬＯＣＯＳ法により素子分離膜を形
成した。次いで、素子分離膜以外の部分に、ＮＭＯＳト
ランジスタ形成領域３とＰＭＯＳトランジスタ形成領域
４を通常の方法に従って形成した。続いて、シリコン基
板１上に、膜厚５ｎｍ程度のゲート絶縁膜５を形成し、
さらにゲート絶縁膜５上に膜厚２００ｎｍ程度のポリシ
リコン膜６を堆積させた。
【００２４】次に、図１（ｂ）に示したように、ＰＭＯ
Ｓトランジスタ形成領域４を被覆するようにレジストマ
スク７ａを形成し、このレジストマスク７ａを利用し
て、ＮＭＯＳトランジスタ形成領域３に、31Ｐ+ による
Ｎ型不純物を、ドーズ量約１×１０15ｃｍ-2、注入エネ
ルギー２０〜４０ｋｅＶとしてイオン注入し、高濃度Ｎ
型ポリシリコン膜８を形成した。
Ｓトランジスタ形成領域４を被覆するようにレジストマ
スク７ａを形成し、このレジストマスク７ａを利用し
て、ＮＭＯＳトランジスタ形成領域３に、31Ｐ+ による
Ｎ型不純物を、ドーズ量約１×１０15ｃｍ-2、注入エネ
ルギー２０〜４０ｋｅＶとしてイオン注入し、高濃度Ｎ
型ポリシリコン膜８を形成した。
【００２５】続いて、図１（ｃ）に示したように、レジ
ストマスク７ａを除去し、ＮＭＯＳトランジスタ形成領
域３を被覆するようにレジストマスク７ｂを形成し、こ
のレジストマスク７ｂを利用して、ＰＭＯＳトランジス
タ形成領域４に、11Ｂ+ によるＰ型不純物を、ドーズ量
約６×１０14ｃｍ-2、注入エネルギー１０〜２０ｋｅＶ
としてイオン注入し、高濃度Ｐ型ポリシリコン膜９を形
成した。
ストマスク７ａを除去し、ＮＭＯＳトランジスタ形成領
域３を被覆するようにレジストマスク７ｂを形成し、こ
のレジストマスク７ｂを利用して、ＰＭＯＳトランジス
タ形成領域４に、11Ｂ+ によるＰ型不純物を、ドーズ量
約６×１０14ｃｍ-2、注入エネルギー１０〜２０ｋｅＶ
としてイオン注入し、高濃度Ｐ型ポリシリコン膜９を形
成した。
【００２６】次いで、図１（ｄ）に示したように、レジ
ストマスク７ｂをつけたままで、高濃度Ｐ型ポリシリコ
ン膜９を１５ｎｍ程度エッチングした。なお、このエッ
チング量は、後述するエッチング法及び条件で、上記で
得られた高濃度Ｎ型ポリシリコン膜８をエッチングした
場合のエッチングレートが３４０ｎｍ／分であり、同様
に高濃度Ｐ型ポリシリコン膜９をエッチングした場合の
エッチングレートが３１５ｎｍ／分であり、さらに、ポ
リシリコン膜６の全膜厚が２００ｎｍであることから、
これらの値を用いて上記式（１）から得られたエッチン
グ量である。
ストマスク７ｂをつけたままで、高濃度Ｐ型ポリシリコ
ン膜９を１５ｎｍ程度エッチングした。なお、このエッ
チング量は、後述するエッチング法及び条件で、上記で
得られた高濃度Ｎ型ポリシリコン膜８をエッチングした
場合のエッチングレートが３４０ｎｍ／分であり、同様
に高濃度Ｐ型ポリシリコン膜９をエッチングした場合の
エッチングレートが３１５ｎｍ／分であり、さらに、ポ
リシリコン膜６の全膜厚が２００ｎｍであることから、
これらの値を用いて上記式（１）から得られたエッチン
グ量である。
【００２７】続いて、図１（ｅ）に示したように、レジ
ストマスク７ｂを除去し、窒素ガス雰囲気下、９００〜
９５０℃、３０〜６０分間程度熱処理を行い、シリコン
基板１上全面にレジストを塗布し、このレジストをフォ
トリソグラフィ及びエッチング工程により所望の形状に
パターニングしてレジストマスク７ｃを形成した。この
レジストマスク７ｃを使用して、高濃度Ｎ型ポリシリコ
ン膜８及び高濃度Ｐ型ポリシリコン膜９をエッチングし
て、Ｎ型ゲート電極１０及びＰ型ゲート電極１１を形成
した。
ストマスク７ｂを除去し、窒素ガス雰囲気下、９００〜
９５０℃、３０〜６０分間程度熱処理を行い、シリコン
基板１上全面にレジストを塗布し、このレジストをフォ
トリソグラフィ及びエッチング工程により所望の形状に
パターニングしてレジストマスク７ｃを形成した。この
レジストマスク７ｃを使用して、高濃度Ｎ型ポリシリコ
ン膜８及び高濃度Ｐ型ポリシリコン膜９をエッチングし
て、Ｎ型ゲート電極１０及びＰ型ゲート電極１１を形成
した。
【００２８】ここでのエッチングは、ＨＢｒ、Ｃｌ2 及
びＯ2 ガスをそれぞれ２０：２０：７の比率で、圧力
０．９Ｐａ下において、ＲＦパワー１３．５６ＭＨｚの
反応性イオンエッチング法で行った。以下、層間絶縁膜
の形成、コンタクトホールの形成、配線層の形成等を任
意に行い、ＣＭＯＳ半導体装置を完成した。
びＯ2 ガスをそれぞれ２０：２０：７の比率で、圧力
０．９Ｐａ下において、ＲＦパワー１３．５６ＭＨｚの
反応性イオンエッチング法で行った。以下、層間絶縁膜
の形成、コンタクトホールの形成、配線層の形成等を任
意に行い、ＣＭＯＳ半導体装置を完成した。
【００２９】なお、上記実施例では、Ｎ型不純物として
31Ｐ+ 、Ｐ型不純物として11Ｂ+ を使用したが、それぞ
れ75Ａｓ+ 、49ＢＦ2 でもよい。
31Ｐ+ 、Ｐ型不純物として11Ｂ+ を使用したが、それぞ
れ75Ａｓ+ 、49ＢＦ2 でもよい。
【００３０】
【発明の効果】本発明によれば、高濃度第１導電型ポリ
シリコン膜と高濃度第２導電型ポリシリコン膜等とを、
同時にエッチングしても、このエッチングの直前には各
高濃度ポリシリコン膜はエッチングレートの差に対応し
た膜厚を有するため、半導体基板表面をオーバーエッチ
ングしたり、高濃度ポリシリコン膜のエッチング残りが
生じず、確実にＮＭＯＳ及びＰＭＯＳトランジスタを構
成する高濃度ポリシリコン膜をパターニングすることが
できる。
シリコン膜と高濃度第２導電型ポリシリコン膜等とを、
同時にエッチングしても、このエッチングの直前には各
高濃度ポリシリコン膜はエッチングレートの差に対応し
た膜厚を有するため、半導体基板表面をオーバーエッチ
ングしたり、高濃度ポリシリコン膜のエッチング残りが
生じず、確実にＮＭＯＳ及びＰＭＯＳトランジスタを構
成する高濃度ポリシリコン膜をパターニングすることが
できる。
【００３１】よって、煩雑な製造工程を行うことがなく
なり、製造コストの削減が図れるとともに、短絡やリー
ク電流の発生が抑制された信頼性の高い半導体装置を得
ることが可能となる。
なり、製造コストの削減が図れるとともに、短絡やリー
ク電流の発生が抑制された信頼性の高い半導体装置を得
ることが可能となる。
【図１】本発明のＣＭＯＳ型半導体装置の製造工程を示
す要部の概略断面製造工程図である。
す要部の概略断面製造工程図である。
【図２】従来のＣＭＯＳ型半導体装置の製造工程を示す
要部の概略断面製造工程図である。
要部の概略断面製造工程図である。
【図３】従来のＣＭＯＳ型半導体装置の製造における問
題を説明するための要部の概略断面図である。
題を説明するための要部の概略断面図である。
１ Ｐ型シリコン基板 ２ 素子分離膜 ３ ＮＭＯＳトランジスタ形成領域 ４ ＰＭＯＳトランジスタ形成領域 ５ ゲート絶縁膜 ６ ポリシリコン膜 ７ａ、７ｂ、７ｃ、レジストマスク ８ 高濃度Ｎ型ポリシリコン膜 ９ 高濃度Ｐ型ポリシリコン膜 １０ Ｎ型ゲート電極 １１ Ｐ型ゲート電極
Claims (3)
- 【請求項１】 高濃度第１導電型ポリシリコン膜からな
るゲート電極を有する第１導電型ＭＯＳトランジスタ及
び高濃度第２導電型ポリシリコン膜からなるゲート電極
を有する第２導電型ＭＯＳトランジスタを同一基板上に
有するＣＭＯＳ型半導体装置の製造方法において、 半導体基板上にポリシリコン膜を形成する工程と、 第２導電型ＭＯＳトランジスタ形成領域を覆うようにポ
リシリコン膜上に第１のレジストマスクを形成し、この
第１のレジストマスクを用いて第１導電型不純物をポリ
シリコン膜に導入する工程と、 第１のレジストマスクを除去した後、第１導電型ＭＯＳ
トランジスタ形成領域を覆うようにポリシリコン膜上に
第２のレジストマスクを形成し、この第２のレジストマ
スクを用いて第２導電型不純物をポリシリコン膜に導入
する工程と、 第２のレジストマスクを用いて、第２導電型ポリシリコ
ン膜を所定量だけエッチングする工程と、 第２のレジストマスクを除去した後、第１及び第２導電
型ポリシリコン膜中の不純物濃度を均一にするの熱処理
を行い、第１及び第２導電型ポリシリコン膜上に第３の
レジストマスクを形成し、第３のレジストマスクを用い
て第１及び第２導電型ポリシリコン膜をエッチングして
高濃度第１導電型ポリシリコン膜からなるゲート電極と
高濃度第２導電型ポリシリコン膜からなるゲート電極と
を同時に形成する工程とを有するＣＭＯＳ型半導体装置
の製造方法。 - 【請求項２】 第２のレジストマスクを用いてエッチン
グする第２導電型ポリシリコン膜の所定量が、第３のレ
ジストマスクを用いて第１及び第２導電型ポリシリコン
膜を同時にエッチングする際の高濃度第１導電型ポリシ
リコン膜と高濃度第２導電型ポリシリコン膜とのエッチ
ング速度の差の絶対値を上記高濃度第１導電型ポリシリ
コン膜のエッチング速度で割った値と、ポリシリコン膜
の全膜厚との積で求められる厚さである請求項１記載の
ＣＭＯＳ型半導体装置の製造方法。 - 【請求項３】 熱処理後の第１導電型不純物濃度及び第
２導電型不純物濃度が、１×１０19〜１×１０20ｉｏｎ
ｓ／ｃｍ3 である請求項１記載のＣＭＯＳ型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10075570A JPH10326839A (ja) | 1997-03-28 | 1998-03-24 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-76380 | 1997-03-28 | ||
| JP7638097 | 1997-03-28 | ||
| JP10075570A JPH10326839A (ja) | 1997-03-28 | 1998-03-24 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326839A true JPH10326839A (ja) | 1998-12-08 |
Family
ID=26416712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10075570A Pending JPH10326839A (ja) | 1997-03-28 | 1998-03-24 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10326839A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663371B1 (ko) | 2005-08-24 | 2007-01-02 | 삼성전자주식회사 | 씨모스 반도체소자의 듀얼 게이트 전극의 제조방법 |
| CN101577286B (zh) | 2008-05-05 | 2012-01-11 | 联华电子股份有限公司 | 复合式转移栅极及其制造方法 |
-
1998
- 1998-03-24 JP JP10075570A patent/JPH10326839A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100663371B1 (ko) | 2005-08-24 | 2007-01-02 | 삼성전자주식회사 | 씨모스 반도체소자의 듀얼 게이트 전극의 제조방법 |
| CN101577286B (zh) | 2008-05-05 | 2012-01-11 | 联华电子股份有限公司 | 复合式转移栅极及其制造方法 |
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