JPH10327123A - 演算装置および方法 - Google Patents
演算装置および方法Info
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- JPH10327123A JPH10327123A JP9133380A JP13338097A JPH10327123A JP H10327123 A JPH10327123 A JP H10327123A JP 9133380 A JP9133380 A JP 9133380A JP 13338097 A JP13338097 A JP 13338097A JP H10327123 A JPH10327123 A JP H10327123A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
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- G06F17/142—Fast Fourier transforms, e.g. using a Cooley-Tukey type algorithm
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Abstract
(57)【要約】
【課題】 外部回路を用いずに、演算装置における周波
数領域を変換する。 【解決手段】 演算装置１は、入力されるデータに対
し、ＦＦＴ演算またはＩＦＦＴ演算を施した後、出力す
る。入力バッファメモリ２は、入力されるデータを一時
的に格納した後、メモリ４に出力する。出力バッファメ
モリ６は、演算装置１の最終的な結果であるデータを一
時的に格納した後、外部に出力する。入力バッファメモ
リ２または出力バッファメモリ６には、アドレス生成回
路が設置されている。アドレス生成回路は、各バッファ
メモリにおける、データの書き込み、または読み出しの
アドレスの順序を、所定の順序に設定できるようになさ
れている。
数領域を変換する。 【解決手段】 演算装置１は、入力されるデータに対
し、ＦＦＴ演算またはＩＦＦＴ演算を施した後、出力す
る。入力バッファメモリ２は、入力されるデータを一時
的に格納した後、メモリ４に出力する。出力バッファメ
モリ６は、演算装置１の最終的な結果であるデータを一
時的に格納した後、外部に出力する。入力バッファメモ
リ２または出力バッファメモリ６には、アドレス生成回
路が設置されている。アドレス生成回路は、各バッファ
メモリにおける、データの書き込み、または読み出しの
アドレスの順序を、所定の順序に設定できるようになさ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、演算装置および方
法に関し、特に、ＯＦＤＭ方式の変調または復調を行う
場合に用いて好適な演算装置および方法に関する。
法に関し、特に、ＯＦＤＭ方式の変調または復調を行う
場合に用いて好適な演算装置および方法に関する。
【０００２】
【従来の技術】図１０は、デジタル音声放送の１つであ
るＤＡＢ（Digital Audio Broadcasting）のＯＦＤＭ
（Orthogonal Frequency Division Multiplex）方式に
おける信号のスペクトラムの例を示している。このＤＡ
Ｂの復調に用いられるＦＦＴ（Fast Fourier Transfor
m）演算装置は、入力されたＮ点の時間軸上のデータ
を、Ｎ点の周波数軸上のデータに変換して出力する。ま
た、このＤＡＢの変調に用いられるＩＦＦＴ（Inversed
Fast Fourier Transform）演算装置は、入力されたＮ
点の周波数軸上のデータを、Ｎ点の時間軸上のデータに
変換して出力する。ここで、各データのインデックスを
０乃至（Ｎ−１）とすると、周波数軸上のデータのイン
デックス０は角周波数０に対応し、インデックス（Ｎ−
１）は角周波数２π（１−１／Ｎ）に対応する。この対
応を、周波数領域が０乃至２πであると規定する。
るＤＡＢ（Digital Audio Broadcasting）のＯＦＤＭ
（Orthogonal Frequency Division Multiplex）方式に
おける信号のスペクトラムの例を示している。このＤＡ
Ｂの復調に用いられるＦＦＴ（Fast Fourier Transfor
m）演算装置は、入力されたＮ点の時間軸上のデータ
を、Ｎ点の周波数軸上のデータに変換して出力する。ま
た、このＤＡＢの変調に用いられるＩＦＦＴ（Inversed
Fast Fourier Transform）演算装置は、入力されたＮ
点の周波数軸上のデータを、Ｎ点の時間軸上のデータに
変換して出力する。ここで、各データのインデックスを
０乃至（Ｎ−１）とすると、周波数軸上のデータのイン
デックス０は角周波数０に対応し、インデックス（Ｎ−
１）は角周波数２π（１−１／Ｎ）に対応する。この対
応を、周波数領域が０乃至２πであると規定する。
【０００３】図１１に、上述の規定に対応した、ＦＦＴ
演算装置の入力データに対する出力データの関係を示
す。ＦＦＴ演算装置は、上段に示す、入力されるＮ点の
時間軸上のデータをＦＦＴ演算し、下段に示すように、
Ｎ点の周波数軸上のデータを出力する。Ｎ点の周波数軸
上のデータの周波数数領域は、正確には０乃至２π（１
−１／Ｎ）の範囲であるが、上述したように、これを０
乃至２πと規定する。同様に、図１２は、ＩＦＦＴ演算
装置の入力データに対する出力データの関係を示してい
る。ＩＦＦＴ演算装置は、上段に示す、入力されるＮ点
の周波数軸上のデータをＩＦＦＴ演算し、下段に示すよ
うに、Ｎ点の時間軸上のデータを出力する。この場合
も、Ｎ点の周波数軸上のデータの周波数領域は０乃至２
πである。
演算装置の入力データに対する出力データの関係を示
す。ＦＦＴ演算装置は、上段に示す、入力されるＮ点の
時間軸上のデータをＦＦＴ演算し、下段に示すように、
Ｎ点の周波数軸上のデータを出力する。Ｎ点の周波数軸
上のデータの周波数数領域は、正確には０乃至２π（１
−１／Ｎ）の範囲であるが、上述したように、これを０
乃至２πと規定する。同様に、図１２は、ＩＦＦＴ演算
装置の入力データに対する出力データの関係を示してい
る。ＩＦＦＴ演算装置は、上段に示す、入力されるＮ点
の周波数軸上のデータをＩＦＦＴ演算し、下段に示すよ
うに、Ｎ点の時間軸上のデータを出力する。この場合
も、Ｎ点の周波数軸上のデータの周波数領域は０乃至２
πである。
【０００４】このように、通常、ＦＦＴ演算装置の出力
データおよびＩＦＦＴ演算装置の入力データの周波数領
域は０乃至２πである。
データおよびＩＦＦＴ演算装置の入力データの周波数領
域は０乃至２πである。
【０００５】ところで、図１３は、デジタルビデオ放送
の１つであるＤＶＢ−Ｔ（DigitalVideo Broadcasting-
Terrestrial）のＯＦＤＭ方式における信号のスペクト
ラムの例を示している。上述のＤＡＢに対し、このＤＶ
Ｂ−ＴのＦＦＴ演算装置およびＩＦＦＴ演算装置におい
ては、ＦＦＴ演算装置の出力データおよびＩＦＦＴ演算
装置の入力データの周波数領域が−π乃至πに変換され
て扱われることがある。
の１つであるＤＶＢ−Ｔ（DigitalVideo Broadcasting-
Terrestrial）のＯＦＤＭ方式における信号のスペクト
ラムの例を示している。上述のＤＡＢに対し、このＤＶ
Ｂ−ＴのＦＦＴ演算装置およびＩＦＦＴ演算装置におい
ては、ＦＦＴ演算装置の出力データおよびＩＦＦＴ演算
装置の入力データの周波数領域が−π乃至πに変換され
て扱われることがある。
【０００６】図１４に、ＦＦＴ演算装置の出力データの
周波数領域が−π乃至πに変換された場合における、入
力データに対する出力データの対応関係を示す。ＦＦＴ
演算装置は、上段に示す、入力されるＮ点の時間軸上の
データをＦＦＴ演算し、下段に示すように、Ｎ点の周波
数軸上のデータを出力する。このＮ点の周波数軸上のデ
ータの周波数領域は−π乃至πである。
周波数領域が−π乃至πに変換された場合における、入
力データに対する出力データの対応関係を示す。ＦＦＴ
演算装置は、上段に示す、入力されるＮ点の時間軸上の
データをＦＦＴ演算し、下段に示すように、Ｎ点の周波
数軸上のデータを出力する。このＮ点の周波数軸上のデ
ータの周波数領域は−π乃至πである。
【０００７】同様に、図１５は、ＩＦＦＴ演算装置の入
力データの周波数領域が、−π乃至πに変換された場合
における、入力データに対する出力データの対応関係を
示している。ＩＦＦＴ演算装置は、周波数領域が０乃至
２πのＮ点の周波数軸上のデータをＩＦＦＴ演算し、下
段に示すように、Ｎ点の時間軸上のデータを出力する。
力データの周波数領域が、−π乃至πに変換された場合
における、入力データに対する出力データの対応関係を
示している。ＩＦＦＴ演算装置は、周波数領域が０乃至
２πのＮ点の周波数軸上のデータをＩＦＦＴ演算し、下
段に示すように、Ｎ点の時間軸上のデータを出力する。
【０００８】このように、用途に応じて、ＦＦＴ演算装
置の出力データまたはＩＦＦＴ演算装置の入力データの
周波数領域を、適宜変換する必要が生じる。そこで、例
えば、ＦＦＴ演算装置の出力またはＩＦＦＴ演算装置の
入力における、周波数領域０乃至２πのデータを一時的
に記憶し、この周波数領域データのインデックスを（Ｎ
／２）乃至（Ｎ−１），０乃至（Ｎ／２−１）の順に入
れ換えてから出力する回路を用いることで、ＦＦＴ演算
装置の出力データまたはＩＦＦＴ演算装置の入力データ
の０乃至２πの周波数領域を、−π乃至πに変換するこ
とが考えられる。ここで、この操作は、ＦＦＴ演算また
はＩＦＦＴ演算において扱われるデータを１シンボルと
したときに、半シンボル分のデータを回転することに相
当し、ここでは半シンボル回転と称する。
置の出力データまたはＩＦＦＴ演算装置の入力データの
周波数領域を、適宜変換する必要が生じる。そこで、例
えば、ＦＦＴ演算装置の出力またはＩＦＦＴ演算装置の
入力における、周波数領域０乃至２πのデータを一時的
に記憶し、この周波数領域データのインデックスを（Ｎ
／２）乃至（Ｎ−１），０乃至（Ｎ／２−１）の順に入
れ換えてから出力する回路を用いることで、ＦＦＴ演算
装置の出力データまたはＩＦＦＴ演算装置の入力データ
の０乃至２πの周波数領域を、−π乃至πに変換するこ
とが考えられる。ここで、この操作は、ＦＦＴ演算また
はＩＦＦＴ演算において扱われるデータを１シンボルと
したときに、半シンボル分のデータを回転することに相
当し、ここでは半シンボル回転と称する。
【０００９】図１６に、出力範囲を変換するための回路
を付加した、ＦＦＴ演算装置の考えられる構成例を示
す。この構成例においては、入力されたデータが、入力
バッファメモリ７に一旦蓄積された後、メモリ４（場合
によってはバタフライ演算器３）に入力されるようにな
されている。バタフライ演算器３は、sin，cosジェネレ
ータ５より供給される回転演算子データを用い、メモリ
４（場合によっては入力バッファメモリ７）より入力さ
れたデータに対してバタフライ演算を施し、メモリ４
（場合によっては出力バッファメモリ８）に出力する。
メモリ４は、バタフライ演算器３によるが演算が行われ
たデータなどを、出力バッファメモリ８に出力するよう
になされている。
を付加した、ＦＦＴ演算装置の考えられる構成例を示
す。この構成例においては、入力されたデータが、入力
バッファメモリ７に一旦蓄積された後、メモリ４（場合
によってはバタフライ演算器３）に入力されるようにな
されている。バタフライ演算器３は、sin，cosジェネレ
ータ５より供給される回転演算子データを用い、メモリ
４（場合によっては入力バッファメモリ７）より入力さ
れたデータに対してバタフライ演算を施し、メモリ４
（場合によっては出力バッファメモリ８）に出力する。
メモリ４は、バタフライ演算器３によるが演算が行われ
たデータなどを、出力バッファメモリ８に出力するよう
になされている。
【００１０】出力バッファメモリ８はＦＦＴ演算装置４
０の最終的な結果であるデータを一時的に格納した後、
出力する。この時点におけるデータの周波数領域は０乃
至２πである。このデータは、半シンボル回転器３０供
給される。半シンボル回転器３０は、図１７に示すよう
に、供給されたデータを一旦記憶し、シンボル回転を施
す。この操作により、出力バッファメモリ８の出力デー
タの周波数領域が０乃至πから、−π乃至πに変換され
る。
０の最終的な結果であるデータを一時的に格納した後、
出力する。この時点におけるデータの周波数領域は０乃
至２πである。このデータは、半シンボル回転器３０供
給される。半シンボル回転器３０は、図１７に示すよう
に、供給されたデータを一旦記憶し、シンボル回転を施
す。この操作により、出力バッファメモリ８の出力デー
タの周波数領域が０乃至πから、−π乃至πに変換され
る。
【００１１】同様に、ＩＦＦＴ演算装置の場合は、図１
８に示すように、半シンボル回転器３１は、入力バッフ
ァメモリ７の前に設けられている。入力される、周波数
領域が−π乃至πのデータは、図１９に示すように、ま
ず半シンボル回転器３１によって、半シンボル回転を施
され、周波数領域が０乃至２πに変換されてから、ＩＦ
ＦＴ演算装置に供給されるようになされている。
８に示すように、半シンボル回転器３１は、入力バッフ
ァメモリ７の前に設けられている。入力される、周波数
領域が−π乃至πのデータは、図１９に示すように、ま
ず半シンボル回転器３１によって、半シンボル回転を施
され、周波数領域が０乃至２πに変換されてから、ＩＦ
ＦＴ演算装置に供給されるようになされている。
【００１２】以上のような構成により、ＦＦＴ演算装置
の出力データまたはＩＦＦＴ演算装置の入力データの周
波数領域を変換している。
の出力データまたはＩＦＦＴ演算装置の入力データの周
波数領域を変換している。
【００１３】
【発明が解決しようとする課題】しかしながら、演算装
置において、周波数領域を変換するための外部回路を付
加すると、その分だけ回路規模が増大する課題があっ
た。
置において、周波数領域を変換するための外部回路を付
加すると、その分だけ回路規模が増大する課題があっ
た。
【００１４】本発明はこのような状況に鑑みてなされた
ものであり、外部回路を用いずに、演算装置における周
波数領域を変換することを目的とし、もって回路規模の
削減を図ることを目的とする。
ものであり、外部回路を用いずに、演算装置における周
波数領域を変換することを目的とし、もって回路規模の
削減を図ることを目的とする。
【００１５】
【課題を解決するための手段】請求項１に記載の演算装
置は、第１の記憶手段または第３の記憶手段におけるデ
ータの書き込み、または読み出しのアドレスの順序を設
定する設定手段とを備えることを特徴とする。
置は、第１の記憶手段または第３の記憶手段におけるデ
ータの書き込み、または読み出しのアドレスの順序を設
定する設定手段とを備えることを特徴とする。
【００１６】請求項６に記載の演算方法は、第１の記憶
手段または第３の記憶手段におけるデータの書き込み、
または読み出しのアドレスの順序を設定する設定ステッ
プを備えることを特徴とする。
手段または第３の記憶手段におけるデータの書き込み、
または読み出しのアドレスの順序を設定する設定ステッ
プを備えることを特徴とする。
【００１７】請求項１に記載の演算装置においては、設
定手段が、第１または第３の記憶手段における、データ
の書き込み、または読み出しの際のアドレスの順序を設
定し、第１または第３の記憶手段は、設定手段によって
設定されたアドレスの順序に対応して、データの書き込
み、または読み出しを行う。例えば、データの上位半シ
ンボルと下位半シンボルを転置して出力することができ
る。
定手段が、第１または第３の記憶手段における、データ
の書き込み、または読み出しの際のアドレスの順序を設
定し、第１または第３の記憶手段は、設定手段によって
設定されたアドレスの順序に対応して、データの書き込
み、または読み出しを行う。例えば、データの上位半シ
ンボルと下位半シンボルを転置して出力することができ
る。
【００１８】請求項６に記載の演算方法においては、設
定ステップが、第１または第３の記憶手段における、デ
ータの書き込み、または読み出しの際のアドレスの順序
を設定し、第１または第３の記憶手段は、設定ステップ
によって設定されたアドレスの順序に対応して、データ
の書き込み、または読み出しを行う。例えば、データの
上位半シンボルと下位半シンボルを転置して入力するこ
とができる。
定ステップが、第１または第３の記憶手段における、デ
ータの書き込み、または読み出しの際のアドレスの順序
を設定し、第１または第３の記憶手段は、設定ステップ
によって設定されたアドレスの順序に対応して、データ
の書き込み、または読み出しを行う。例えば、データの
上位半シンボルと下位半シンボルを転置して入力するこ
とができる。
【００１９】
【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。
【００２０】請求項１に記載の演算装置は、外部から入
力されるデータを記憶する第１の記憶手段（例えば、図
１の入力バッファメモリ２）と、バタフライ演算を行う
演算手段（例えば、図１のバタフライ演算器３）と、演
算手段の演算に伴うデータを記憶する第２の記憶手段
（例えば、図１のメモリ４）と、演算手段により演算さ
れ、外部に出力するデータを記憶する第３の記憶手段
（例えば、図１の出力バッファメモリ６）とを備える演
算装置において、第３の記憶手段におけるデータの書き
込み、または読み出しのアドレスの順序を設定する設定
手段（例えば、図４のアドレス生成回路２０）を備え、
第３の記憶手段は、設定手段によって設定されたアドレ
スの順序に対応して、データの書き込み、または読み出
しを行うことを特徴とする。
力されるデータを記憶する第１の記憶手段（例えば、図
１の入力バッファメモリ２）と、バタフライ演算を行う
演算手段（例えば、図１のバタフライ演算器３）と、演
算手段の演算に伴うデータを記憶する第２の記憶手段
（例えば、図１のメモリ４）と、演算手段により演算さ
れ、外部に出力するデータを記憶する第３の記憶手段
（例えば、図１の出力バッファメモリ６）とを備える演
算装置において、第３の記憶手段におけるデータの書き
込み、または読み出しのアドレスの順序を設定する設定
手段（例えば、図４のアドレス生成回路２０）を備え、
第３の記憶手段は、設定手段によって設定されたアドレ
スの順序に対応して、データの書き込み、または読み出
しを行うことを特徴とする。
【００２１】請求項２に記載の演算装置は、設定手段
は、第３の記憶手段に記憶されるデータに同期したクロ
ックを計数する計数手段（例えば、図４のカウンタ１
０）と、計数手段により得られた計数値の最上位ビット
を反転する反転手段（例えば、図４のＮＯＴ回路１１）
と、最上位ビットをそのまま出力するか、または反転手
段によって反転された最上位ビットを出力するかを選択
する選択手段（例えば、図４のセレクタ１２）とを備え
ることを特徴とする。
は、第３の記憶手段に記憶されるデータに同期したクロ
ックを計数する計数手段（例えば、図４のカウンタ１
０）と、計数手段により得られた計数値の最上位ビット
を反転する反転手段（例えば、図４のＮＯＴ回路１１）
と、最上位ビットをそのまま出力するか、または反転手
段によって反転された最上位ビットを出力するかを選択
する選択手段（例えば、図４のセレクタ１２）とを備え
ることを特徴とする。
【００２２】図１は、本発明の演算装置の一実施の形態
の構成を示すブロック図であり、図１６および図１８と
対応する部分には、同一の符号を付してあり、その説明
は適宜省略する。この実施の形態においては、演算装置
１は、入力されるデータに対し、ＦＦＴ演算またはＩＦ
ＦＴ演算を施した後、出力する。入力バッファメモリ２
は、入力されるデータを一時的に格納した後、メモリ４
（場合によってはバタフライ演算器３）に出力する。出
力バッファメモリ６は、演算装置１の最終的な結果であ
るデータを一時的に格納した後、外部に出力する。入力
バッファメモリ２または出力バッファメモリ６には、ア
ドレス生成回路２０（図４を用いて後述する）が設けら
れている。アドレス生成回路２０は、各バッファメモリ
における、データの書き込み、または読み出しのアドレ
スの順序を、所定の順序に設定できるようになされてい
る。
の構成を示すブロック図であり、図１６および図１８と
対応する部分には、同一の符号を付してあり、その説明
は適宜省略する。この実施の形態においては、演算装置
１は、入力されるデータに対し、ＦＦＴ演算またはＩＦ
ＦＴ演算を施した後、出力する。入力バッファメモリ２
は、入力されるデータを一時的に格納した後、メモリ４
（場合によってはバタフライ演算器３）に出力する。出
力バッファメモリ６は、演算装置１の最終的な結果であ
るデータを一時的に格納した後、外部に出力する。入力
バッファメモリ２または出力バッファメモリ６には、ア
ドレス生成回路２０（図４を用いて後述する）が設けら
れている。アドレス生成回路２０は、各バッファメモリ
における、データの書き込み、または読み出しのアドレ
スの順序を、所定の順序に設定できるようになされてい
る。
【００２３】なお、アドレス生成回路２０は、演算装置
１がＦＦＴ演算のみを行う場合は、出力バッファメモリ
６にのみ設置ければよく、演算装置１がＩＦＦＴ演算の
みを行う場合は、入力バッファメモリ２にのみ設ければ
よい。
１がＦＦＴ演算のみを行う場合は、出力バッファメモリ
６にのみ設置ければよく、演算装置１がＩＦＦＴ演算の
みを行う場合は、入力バッファメモリ２にのみ設ければ
よい。
【００２４】ここで、図１の実施の形態が行う演算は、
図１６において行われるＦＦＴ演算または図１８におい
て行われるＩＦＦＴ演算と同様であり、ただ、入力バッ
ファメモリ２または出力バッファメモリにおける動作
が、図１６および図１８に示す場合と異なっている。そ
こで、以下においては、主に入力バッファメモリ２およ
び出力バッファメモリ６の構成例と動作を説明する。ま
た、入力バッファメモリ２および出力バッファメモリ６
は、Ｎ点のデータを格納するため、０乃至（Ｎ−１）の
書き込みアドレスおよび読み出しアドレスを備えている
ものとする。
図１６において行われるＦＦＴ演算または図１８におい
て行われるＩＦＦＴ演算と同様であり、ただ、入力バッ
ファメモリ２または出力バッファメモリにおける動作
が、図１６および図１８に示す場合と異なっている。そ
こで、以下においては、主に入力バッファメモリ２およ
び出力バッファメモリ６の構成例と動作を説明する。ま
た、入力バッファメモリ２および出力バッファメモリ６
は、Ｎ点のデータを格納するため、０乃至（Ｎ−１）の
書き込みアドレスおよび読み出しアドレスを備えている
ものとする。
【００２５】図２に、入力バッファメモリ２の実施の形
態を示す。図２（Ａ）に示される入力バッファメモリ２
において、アドレス生成回路２０（図４を用いて後述す
る）は、入力バッファメモリ２における、データの書き
込みの順序を、書き込みアドレス０乃至（Ｎ−１）に設
定する。この設定に対応して、角周波数０乃至２π（１
−１／Ｎ）のＮ点のデータは、書き込みアドレス０乃至
（Ｎ−１）に、順次書き込まれていく。書き込まれたデ
ータは、読み出しアドレス（Read Address）０乃至（Ｎ
−１）の順に読み出される。すなわち、入力バッファメ
モリ２において、周波数領域が０乃至２πのデータが入
力され、周波数領域が０乃至２πのデータが出力される
ことになる。
態を示す。図２（Ａ）に示される入力バッファメモリ２
において、アドレス生成回路２０（図４を用いて後述す
る）は、入力バッファメモリ２における、データの書き
込みの順序を、書き込みアドレス０乃至（Ｎ−１）に設
定する。この設定に対応して、角周波数０乃至２π（１
−１／Ｎ）のＮ点のデータは、書き込みアドレス０乃至
（Ｎ−１）に、順次書き込まれていく。書き込まれたデ
ータは、読み出しアドレス（Read Address）０乃至（Ｎ
−１）の順に読み出される。すなわち、入力バッファメ
モリ２において、周波数領域が０乃至２πのデータが入
力され、周波数領域が０乃至２πのデータが出力される
ことになる。
【００２６】図２（Ｂ）に示される入力バッファメモリ
２において、アドレス生成回路２０は、入力バッファメ
モリ２における、データの書き込みの順序を、書き込み
アドレス(sttadr）乃至（Ｎ−１），０乃至（sttadr−
１）に設定する。この書き込みアドレス（sttadr）は入
力されるデータの周波数領域に応じて定められる。この
設定に対応して、入力される、角周波数（−２（１−st
tadr／Ｎ）π）乃至（（２（sttadr−１）／Ｎ）π）の
Ｎ点のデータは、所定の書き込みアドレス（sttadr）乃
至（Ｎ−１）まで書き込まれた後、書き込みアドレス０
に戻って、書き込みアドレス（sttadr−１）まで順次書
き込まれる。
２において、アドレス生成回路２０は、入力バッファメ
モリ２における、データの書き込みの順序を、書き込み
アドレス(sttadr）乃至（Ｎ−１），０乃至（sttadr−
１）に設定する。この書き込みアドレス（sttadr）は入
力されるデータの周波数領域に応じて定められる。この
設定に対応して、入力される、角周波数（−２（１−st
tadr／Ｎ）π）乃至（（２（sttadr−１）／Ｎ）π）の
Ｎ点のデータは、所定の書き込みアドレス（sttadr）乃
至（Ｎ−１）まで書き込まれた後、書き込みアドレス０
に戻って、書き込みアドレス（sttadr−１）まで順次書
き込まれる。
【００２７】このとき、書き込みアドレスを０乃至（Ｎ
−１）の順に見ると、角周波数０乃至（２π（１−１／
Ｎ））の順にデータが書き込まれたことになる。書き込
まれたデータは、読み出しアドレス０乃至Ｎ−１の順に
読み出される。すなわち、入力バッファメモリ２におい
て、−π乃至πの周波数領域のデータが入力され、周波
数領域が０乃至２πのデータが出力されたことになる。
−１）の順に見ると、角周波数０乃至（２π（１−１／
Ｎ））の順にデータが書き込まれたことになる。書き込
まれたデータは、読み出しアドレス０乃至Ｎ−１の順に
読み出される。すなわち、入力バッファメモリ２におい
て、−π乃至πの周波数領域のデータが入力され、周波
数領域が０乃至２πのデータが出力されたことになる。
【００２８】このように、この実施の形態においては、
入力バッファメモリ２において、演算装置１に入力され
るデータの周波数領域を自在に変換することができる。
従って、図１８に示した場合に較べて、半シンボル回転
器３１を必要としない分、回路を縮小できる。
入力バッファメモリ２において、演算装置１に入力され
るデータの周波数領域を自在に変換することができる。
従って、図１８に示した場合に較べて、半シンボル回転
器３１を必要としない分、回路を縮小できる。
【００２９】なお、この実施の形態では、書き込みアド
レスの順序を設定する例を示したが、読み出しアドレス
の順序を設定してもよい。
レスの順序を設定する例を示したが、読み出しアドレス
の順序を設定してもよい。
【００３０】図３は、出力バッファメモリ６の実施の形
態を示している。図３（Ａ）の出力バッファメモリ６
は、図２（Ａ）の実施の形態の場合と同様であるのでそ
の説明は省略する。図３（Ｂ）の出力バッファメモリ６
において、アドレス生成回路２０は、出力バッファメモ
リ６における、データの書き込みの順序を、書き込みア
ドレス(sttadr）乃至（Ｎ−１），０乃至（sttadr−
１）に設定する。この設定に対応して、入力される、角
周波数０乃至（２π（１−１／Ｎ））のＮ点のデータ
は、図示するように、書き込みアドレス（sttadr）から
書き込まれ、書き込みアドレス（Ｎ−１）まで書き込ま
れた後、書き込みアドレス０に戻って、書き込みアドレ
ス（sttadr−１）まで順次書き込まれる。
態を示している。図３（Ａ）の出力バッファメモリ６
は、図２（Ａ）の実施の形態の場合と同様であるのでそ
の説明は省略する。図３（Ｂ）の出力バッファメモリ６
において、アドレス生成回路２０は、出力バッファメモ
リ６における、データの書き込みの順序を、書き込みア
ドレス(sttadr）乃至（Ｎ−１），０乃至（sttadr−
１）に設定する。この設定に対応して、入力される、角
周波数０乃至（２π（１−１／Ｎ））のＮ点のデータ
は、図示するように、書き込みアドレス（sttadr）から
書き込まれ、書き込みアドレス（Ｎ−１）まで書き込ま
れた後、書き込みアドレス０に戻って、書き込みアドレ
ス（sttadr−１）まで順次書き込まれる。
【００３１】このとき、書き込みアドレスを０乃至（Ｎ
−１）の順に見ると、角周波数（−２π（１−sttadr／
Ｎ））乃至（２π（sttadr−１）／Ｎ）のデータが順に
書き込まれたことになる。書き込まれたデータは、読み
出しアドレス０乃至Ｎ−１の順に読み出される。すなわ
ち、出力バッファメモリ６において、０乃至２πのデー
タが入力され、−π乃至πの周波数領域のデータが出力
されたことになる。
−１）の順に見ると、角周波数（−２π（１−sttadr／
Ｎ））乃至（２π（sttadr−１）／Ｎ）のデータが順に
書き込まれたことになる。書き込まれたデータは、読み
出しアドレス０乃至Ｎ−１の順に読み出される。すなわ
ち、出力バッファメモリ６において、０乃至２πのデー
タが入力され、−π乃至πの周波数領域のデータが出力
されたことになる。
【００３２】このように、この実施の形態においては、
出力バッファメモリ６において、演算装置１から出力さ
れるデータの周波数領域を自在に変換することができ
る。従って、図１６に示した場合に較べて、半シンボル
回転器３０を必要としない分、回路を縮小できる。
出力バッファメモリ６において、演算装置１から出力さ
れるデータの周波数領域を自在に変換することができ
る。従って、図１６に示した場合に較べて、半シンボル
回転器３０を必要としない分、回路を縮小できる。
【００３３】なお、この実施の形態において、書き込み
アドレスの順序を設定する例を示したが、読み出しアド
レスの順序を設定してもよい。
アドレスの順序を設定する例を示したが、読み出しアド
レスの順序を設定してもよい。
【００３４】次に、図４を用いて、アドレス生成回路２
０の実施の形態を説明する。ｎビットのカウンタ１０
は、所定の初期値（Load Value）が入力されると、その
値をロードし、以後、各バッファメモリに入力されるデ
ータに同期してカウントを開始し、カウント値の最上位
ビット（ＭＳＢ）と、残りの（ｎ−１）ビットとを分割
して出力するようになされている。カウント値の最上位
ビットは、ＮＯＴ回路１１と、セレクタ（ＳＥＬ）１２
に供給される。ＮＯＴ回路１１は、供給された最上位ビ
ットを反転して、セレクタ１２に供給するようになされ
ている。セレクタ１２は、外部から与えられる選択信号
が０の場合、反転されていない最上位ビットを出力し、
選択信号が１の場合、反転された最上位ビットを出力す
る。そして、アドレス生成回路２０からは、セレクタ１
２から出力される最上位ビット（１ビット）と、カウン
タ１０から出力される残りの（ｎ−１）ビットとが、併
せてｎビットとして出力される。
０の実施の形態を説明する。ｎビットのカウンタ１０
は、所定の初期値（Load Value）が入力されると、その
値をロードし、以後、各バッファメモリに入力されるデ
ータに同期してカウントを開始し、カウント値の最上位
ビット（ＭＳＢ）と、残りの（ｎ−１）ビットとを分割
して出力するようになされている。カウント値の最上位
ビットは、ＮＯＴ回路１１と、セレクタ（ＳＥＬ）１２
に供給される。ＮＯＴ回路１１は、供給された最上位ビ
ットを反転して、セレクタ１２に供給するようになされ
ている。セレクタ１２は、外部から与えられる選択信号
が０の場合、反転されていない最上位ビットを出力し、
選択信号が１の場合、反転された最上位ビットを出力す
る。そして、アドレス生成回路２０からは、セレクタ１
２から出力される最上位ビット（１ビット）と、カウン
タ１０から出力される残りの（ｎ−１）ビットとが、併
せてｎビットとして出力される。
【００３５】このような操作を順次行うことにより、各
バッファメモリにおける、書き込みアドレスの順序が設
定できる。
バッファメモリにおける、書き込みアドレスの順序が設
定できる。
【００３６】なお、入力バッファメモリ２および出力バ
ッファメモリ６のアドレス数をＮ＝２nとすると、カウ
ンタ１０は、少なくともｎビット以上のビット数を備え
ていればよい。カウンタ１０のビット数がｎビット以上
である場合、最上位ビットとする値は、最下位ビットを
０ビットとした場合、ｎ−１ビット目となる。また、こ
のアドレス生成回路２０は、入力バッファメモリ２およ
び出力バッファメモリ６において、同一の構成のものを
利用できる。
ッファメモリ６のアドレス数をＮ＝２nとすると、カウ
ンタ１０は、少なくともｎビット以上のビット数を備え
ていればよい。カウンタ１０のビット数がｎビット以上
である場合、最上位ビットとする値は、最下位ビットを
０ビットとした場合、ｎ−１ビット目となる。また、こ
のアドレス生成回路２０は、入力バッファメモリ２およ
び出力バッファメモリ６において、同一の構成のものを
利用できる。
【００３７】次に、以上の実施の形態を、さらに具体的
な数値を用いて説明する。図５と図６の基本的な構成
は、上述の図２と図３と同一であるので、その説明は適
宜省略する。ここでは、例として、図６（Ｂ）に示す場
合を例として説明する。
な数値を用いて説明する。図５と図６の基本的な構成
は、上述の図２と図３と同一であるので、その説明は適
宜省略する。ここでは、例として、図６（Ｂ）に示す場
合を例として説明する。
【００３８】図６（Ｂ）に、出力バッファメモリ６にお
いて、入力される周波数領域０乃至２πのデータが、周
波数領域−π乃至πに変換されて出力される場合の動作
を示す。ここで、例えばＮ＝８とし、書き込みアドレス
（sttadr）を４（＝Ｎ／２）とする。アドレス生成回路
２０は、出力バッファメモリ６における、書き込みアド
レスの順序を、書き込みアドレス４乃至７，０乃至３に
設定する（この点については図７を用いて後述する）。
この設定に対応して、入力される、角周波数０乃至（７
π／４）の８点のデータは、書き込みアドレス４から書
き込まれ、書き込みアドレス７まで書き込まれた後、書
き込みアドレス０に戻って、書き込みアドレス３まで、
順次書き込まれる。
いて、入力される周波数領域０乃至２πのデータが、周
波数領域−π乃至πに変換されて出力される場合の動作
を示す。ここで、例えばＮ＝８とし、書き込みアドレス
（sttadr）を４（＝Ｎ／２）とする。アドレス生成回路
２０は、出力バッファメモリ６における、書き込みアド
レスの順序を、書き込みアドレス４乃至７，０乃至３に
設定する（この点については図７を用いて後述する）。
この設定に対応して、入力される、角周波数０乃至（７
π／４）の８点のデータは、書き込みアドレス４から書
き込まれ、書き込みアドレス７まで書き込まれた後、書
き込みアドレス０に戻って、書き込みアドレス３まで、
順次書き込まれる。
【００３９】このとき、出力バッファメモリ６には、書
き込みアドレス０乃至７の順に見ると、角周波数が、
π，５π／４，６π／４，７π／４，０，π／４，２π
／４，３π／４の順にデータが書き込まれていることに
なる。書き込まれたデータは、読み出しアドレスが０乃
至７の順に読み出される。以上の操作により出力バッフ
ァメモリ６において、周波数領域が０乃至２πのデータ
が入力され、周波数領域が−π乃至πのデータが出力さ
れたことになる。
き込みアドレス０乃至７の順に見ると、角周波数が、
π，５π／４，６π／４，７π／４，０，π／４，２π
／４，３π／４の順にデータが書き込まれていることに
なる。書き込まれたデータは、読み出しアドレスが０乃
至７の順に読み出される。以上の操作により出力バッフ
ァメモリ６において、周波数領域が０乃至２πのデータ
が入力され、周波数領域が−π乃至πのデータが出力さ
れたことになる。
【００４０】図５（Ｂ）に示すように、入力バッファメ
モリ２において、書き込みアドレス(sttadr）を（Ｎ／
２）とした場合においても同様に、書き込みアドレス
（Ｎ／２）乃至（Ｎ−１）、書き込みアドレス０乃至
（Ｎ／２−１）の順に、書き込みが行われる。読み出し
は、読み出しアドレス０乃至（Ｎ−１）の順に行われ
る。
モリ２において、書き込みアドレス(sttadr）を（Ｎ／
２）とした場合においても同様に、書き込みアドレス
（Ｎ／２）乃至（Ｎ−１）、書き込みアドレス０乃至
（Ｎ／２−１）の順に、書き込みが行われる。読み出し
は、読み出しアドレス０乃至（Ｎ−１）の順に行われ
る。
【００４１】次に図７と図８を用いて、アドレス生成回
路２０の動作を説明する。図７に示すアドレス生成回路
２０は、基本的な構成は図４の場合と同一であるが、こ
こでは、例としてｎビットのカウンタのうち、３ビット
を用いることにする。カウンタ１０は、初期値として
（０００）が入力されると、これをロードし、この例で
は、出力バッファメモリ６に入力されるデータに同期し
て、カウントを開始する。ここでカウンタ１０は、図９
に示すように、０乃至７まで順次カウントしていく。カ
ウンタ１０は、カウントする毎に、カウント値の最上位
ビットと、残りのビットを分割して出力する。最上位ビ
ットは、セレクタ１２およびＮＯＴ回路１１に供給され
る。ＮＯＴ回路１１は、最上位ビットを反転し、セレク
タ１２に供給するようになされている。
路２０の動作を説明する。図７に示すアドレス生成回路
２０は、基本的な構成は図４の場合と同一であるが、こ
こでは、例としてｎビットのカウンタのうち、３ビット
を用いることにする。カウンタ１０は、初期値として
（０００）が入力されると、これをロードし、この例で
は、出力バッファメモリ６に入力されるデータに同期し
て、カウントを開始する。ここでカウンタ１０は、図９
に示すように、０乃至７まで順次カウントしていく。カ
ウンタ１０は、カウントする毎に、カウント値の最上位
ビットと、残りのビットを分割して出力する。最上位ビ
ットは、セレクタ１２およびＮＯＴ回路１１に供給され
る。ＮＯＴ回路１１は、最上位ビットを反転し、セレク
タ１２に供給するようになされている。
【００４２】ここで、図８は、セレクタ１２の動作を示
すフローチャートである。セレクタ１２は、ステップＳ
１において、外部から与えられた制御信号が１であると
判定した場合は、ステップＳ２で、ＮＯＴ回路１１によ
り反転された最上位ビットを出力し、ステップＳ１にお
いて、与えられた制御信号が１ではない（０である）と
判定した場合は、ステップＳ３で反転されていない最上
位ビットを出力する。
すフローチャートである。セレクタ１２は、ステップＳ
１において、外部から与えられた制御信号が１であると
判定した場合は、ステップＳ２で、ＮＯＴ回路１１によ
り反転された最上位ビットを出力し、ステップＳ１にお
いて、与えられた制御信号が１ではない（０である）と
判定した場合は、ステップＳ３で反転されていない最上
位ビットを出力する。
【００４３】そして、セレクタ１２から出力された最上
位ビット（１ビット）およびカウンタ１０から出力され
た残りの２ビットは、併せて３ビットのアドレスとして
アドレス生成回路２０から出力される。このような操作
を行うことにより、アドレス生成回路２０からは、セレ
クタ１２に選択信号１が与えられた場合は、図９の左下
に示すように、４乃至７，０乃至３（１０進表記）の順
にカウント値が順次出力され、セレクタ１２に選択信号
０が与えられた場合は、図９の右下に示すように、０乃
至７の順にカウント値が順次出力される。
位ビット（１ビット）およびカウンタ１０から出力され
た残りの２ビットは、併せて３ビットのアドレスとして
アドレス生成回路２０から出力される。このような操作
を行うことにより、アドレス生成回路２０からは、セレ
クタ１２に選択信号１が与えられた場合は、図９の左下
に示すように、４乃至７，０乃至３（１０進表記）の順
にカウント値が順次出力され、セレクタ１２に選択信号
０が与えられた場合は、図９の右下に示すように、０乃
至７の順にカウント値が順次出力される。
【００４４】そして、アドレス生成回路２０から、書き
込みアドレスとして出力されたカウンタ値の順序に対応
して、出力バッファメモリ６においてデータの書き込み
が行われる。
込みアドレスとして出力されたカウンタ値の順序に対応
して、出力バッファメモリ６においてデータの書き込み
が行われる。
【００４５】
【発明の効果】請求項１に記載の演算装置および請求項
６に記載の演算方法によれば、第１または第３の記憶手
段におけるデータの書き込み、または読み出しのアドレ
スの順序を設定できるようにしたので、外部回路を用い
ずに、演算装置の出力データの周波数領域を変換するこ
とができる。
６に記載の演算方法によれば、第１または第３の記憶手
段におけるデータの書き込み、または読み出しのアドレ
スの順序を設定できるようにしたので、外部回路を用い
ずに、演算装置の出力データの周波数領域を変換するこ
とができる。
【図１】本発明の演算装置の一実施の形態の構成を示す
ブロック図である。
ブロック図である。
【図２】図１の入力バッファメモリ２の実施の形態の構
成を示す図である。
成を示す図である。
【図３】図１の出力バッファメモリ６の実施の形態の構
成を示す図である。
成を示す図である。
【図４】図２および図３のアドレス生成回路２０の構成
を示すブロック図である。
を示すブロック図である。
【図５】図１の入力バッファメモリ２の他の実施の形態
の構成を示す図である。
の構成を示す図である。
【図６】図１の出力バッファメモリ６の他の実施の形態
の構成を示す図である。
の構成を示す図である。
【図７】図２および図３のアドレス生成回路２０の実施
の形態の構成を示すブロック図である。
の形態の構成を示すブロック図である。
【図８】図４および図７のセレクタ１２の動作を説明す
るフローチャートである。
るフローチャートである。
【図９】図４および図７のアドレス生成回路２０の動作
を説明する図である。
を説明する図である。
【図１０】ＯＦＤＭ方式におけるＤＡＢの信号スペクト
ラムの例を示す図である。
ラムの例を示す図である。
【図１１】ＦＦＴ演算装置における入力データおよび出
力データの対応関係を説明する図である。
力データの対応関係を説明する図である。
【図１２】ＩＦＦＴ演算装置における入力データおよび
出力データの対応関係の例を説明する図である。
出力データの対応関係の例を説明する図である。
【図１３】ＯＦＤＭ方式におけるＤＶＴ−Ｔの信号スペ
クトラムの例を示す図である。
クトラムの例を示す図である。
【図１４】ＦＦＴ演算装置における入力データおよび出
力データの対応関係の他の例を説明する図である。
力データの対応関係の他の例を説明する図である。
【図１５】ＩＦＦＴ演算装置における入力データおよび
出力データの対応関係の他の例を説明する図である。
出力データの対応関係の他の例を説明する図である。
【図１６】従来のＦＦＴ演算装置の構成例を示すブロッ
ク図である。
ク図である。
【図１７】図１６の半シンボル回転器３０の動作を説明
する図である。
する図である。
【図１８】従来のＩＦＦＴ演算装置の構成例を示すブロ
ック図である。
ック図である。
【図１９】図１８の半シンボル回転器３１の動作を説明
する図である。
する図である。
１ データ演算装置， ２ 入力バッファメモリ， ３
バタフライ演算器，６ 出力バッファメモリ， ２０
アドレス生成回路（設定手段）
バタフライ演算器，６ 出力バッファメモリ， ２０
アドレス生成回路（設定手段）
Claims (6)
- 【請求項１】 外部から入力されるデータを記憶する第
１の記憶手段と、 バタフライ演算を行う演算手段と、 前記演算手段の演算に伴うデータを記憶する第２の記憶
手段と、 前記演算手段により演算され、外部に出力するデータを
記憶する第３の記憶手段とを備える演算装置において、 前記第１の記憶手段または前記第３の記憶手段に記憶さ
れるデータの書き込み、または読み出しのアドレスの順
序を設定する設定手段を備えることを特徴とする演算装
置。 - 【請求項２】 前記設定手段は、 前記第１の記憶手段または前記第３の記憶手段に記憶さ
れるデータに同期したクロックを計数する計数手段と、 前記計数手段により得られた計数値の最上位ビットを反
転する反転手段と、 前記最上位ビットをそのまま出力するか、または前記反
転手段によって反転された前記最上位ビットを出力する
かを選択する選択手段とを備えることを特徴とする請求
項１に記載の演算装置。 - 【請求項３】 前記設定手段は、データの上位半シンボ
ルと下位半シンボルが転置して書き込まれるか、または
読み出されるように、前記アドレスの順序を設定するこ
とを特徴とする請求項１に記載の演算装置。 - 【請求項４】 前記演算装置は、ＦＦＴ演算装置である
ことを特徴とする請求項１に記載の演算装置。 - 【請求項５】 前記演算装置は、ＩＦＦＴ演算装置であ
ることを特徴とする請求項１に記載の演算装置。 - 【請求項６】 外部から入力されるデータを記憶する第
１の記憶手段と、 バタフライ演算を行う演算手段と、 前記演算手段の演算に伴うデータを記憶する第２の記憶
手段と、 前記演算手段により演算され、外部に出力するデータを
記憶する第３の記憶手段とを備える演算装置における演
算方法において、 前記第３の記憶手段におけるデータの書き込み、または
読み出しのアドレスの順序を設定する設定ステップを備
えることを特徴とする演算方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13338097A JP3797400B2 (ja) | 1997-05-23 | 1997-05-23 | 演算装置および方法 |
| US09/081,921 US6263356B1 (en) | 1997-05-23 | 1998-05-20 | Fast fourier transform calculating apparatus and fast fourier transform calculating method |
| EP98304057A EP0880101A3 (en) | 1997-05-23 | 1998-05-21 | Apparatus and method for Fast Fourier Transform |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13338097A JP3797400B2 (ja) | 1997-05-23 | 1997-05-23 | 演算装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10327123A true JPH10327123A (ja) | 1998-12-08 |
| JP3797400B2 JP3797400B2 (ja) | 2006-07-19 |
Family
ID=15103387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13338097A Expired - Fee Related JP3797400B2 (ja) | 1997-05-23 | 1997-05-23 | 演算装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6263356B1 (ja) |
| EP (1) | EP0880101A3 (ja) |
| JP (1) | JP3797400B2 (ja) |
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| JP2009533005A (ja) * | 2006-04-04 | 2009-09-10 | クゥアルコム・インコーポレイテッド | ワイヤレス通信におけるｉｆｆｔ処理 |
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| WO2003041010A2 (en) * | 2001-11-06 | 2003-05-15 | Infineon Technologies Ag | Method and system for performing fast fourier transforms and inverse fast fourier transforms |
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| WO2025095327A1 (ko) * | 2023-11-01 | 2025-05-08 | 삼성전자주식회사 | 고속 푸리에 변환을 위한 전자 장치 및 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0746217A (ja) * | 1993-07-26 | 1995-02-14 | Sony Corp | ディジタル復調装置 |
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| US5606575A (en) | 1993-10-29 | 1997-02-25 | Airnet Communications Corporation | FFT-based channelizer and combiner employing residue-adder-implemented phase advance |
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-
1997
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1998
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