JPH10333977A - マイクロコントローラ装置 - Google Patents
マイクロコントローラ装置Info
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- JPH10333977A JPH10333977A JP9154590A JP15459097A JPH10333977A JP H10333977 A JPH10333977 A JP H10333977A JP 9154590 A JP9154590 A JP 9154590A JP 15459097 A JP15459097 A JP 15459097A JP H10333977 A JPH10333977 A JP H10333977A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/7857—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using interleaved memory
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Abstract
(57)【要約】
【解決手段】 ＣＰＵ１が演算処理に使用する第１のメ
モリ２と、ＣＰＵ１が演算処理中に外部装置３０から入
力するデータを記憶する第２のメモリ３とを備え、この
第２のメモリ３を、ＣＰＵ１と、外部装置３０へ、接続
を切り替えるためのバススイッチ４とバススイッチ５、
第２のメモリ３が外部装置３０に接続中は、独自にアド
レスを生成するアドレス供給部７とを備える。 【効果】 デュアルポートＲＡＭなどの高価なデバイス
を採用せずにマルチタスクが実現できる。
モリ２と、ＣＰＵ１が演算処理中に外部装置３０から入
力するデータを記憶する第２のメモリ３とを備え、この
第２のメモリ３を、ＣＰＵ１と、外部装置３０へ、接続
を切り替えるためのバススイッチ４とバススイッチ５、
第２のメモリ３が外部装置３０に接続中は、独自にアド
レスを生成するアドレス供給部７とを備える。 【効果】 デュアルポートＲＡＭなどの高価なデバイス
を採用せずにマルチタスクが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は、主記憶装置の一部
を用いてＣＰＵ（中央処理装置）が演算処理中に、主記
憶装置の他の部分に外部装置からデータを書き込むとい
ったマルチタスク処理に適する、マイクロコントローラ
装置に関する。
を用いてＣＰＵ（中央処理装置）が演算処理中に、主記
憶装置の他の部分に外部装置からデータを書き込むとい
ったマルチタスク処理に適する、マイクロコントローラ
装置に関する。
【０００２】
【従来の技術】コンピュータの演算処理速度を向上させ
るための方法として、マルチタスク処理が行われる。マ
ルチタスク処理を実行するコンピュータでは、例えば、
主記憶装置の一部を用いてＣＰＵ（中央処理装置）が演
算処理中に、主記憶装置の他の部分に外部装置からデー
タを書き込む処理が同時進行する。こうしたタスク制御
は、ソフトウェアでもハードウェアによっても実現でき
る。しかしながら、ソフトウェアによる制御では、制御
プログラムによりメモリが消費される。そこで、メモリ
の有効活用上の要請からハードウェア的な処理が採用さ
れることも多い。
るための方法として、マルチタスク処理が行われる。マ
ルチタスク処理を実行するコンピュータでは、例えば、
主記憶装置の一部を用いてＣＰＵ（中央処理装置）が演
算処理中に、主記憶装置の他の部分に外部装置からデー
タを書き込む処理が同時進行する。こうしたタスク制御
は、ソフトウェアでもハードウェアによっても実現でき
る。しかしながら、ソフトウェアによる制御では、制御
プログラムによりメモリが消費される。そこで、メモリ
の有効活用上の要請からハードウェア的な処理が採用さ
れることも多い。
【０００３】マルチタスク処理をハードウェア的に実行
する技術は例えば次のような文献に紹介されている。 文献（１）特開平５−２７４１５４号、プログラムロー
ド方法及びメモリバックアップ方法。 文献（２）特開平７−２１０４４９号、デュアルポート
ＲＡＭアクセス回路。 文献（３）特公平３−１０５４４０号、共有メモリアク
セス方法。
する技術は例えば次のような文献に紹介されている。 文献（１）特開平５−２７４１５４号、プログラムロー
ド方法及びメモリバックアップ方法。 文献（２）特開平７−２１０４４９号、デュアルポート
ＲＡＭアクセス回路。 文献（３）特公平３−１０５４４０号、共有メモリアク
セス方法。
【０００４】上記の文献（１）では、主記憶装置用のメ
モリとして、デュアルポートＲＡＭを分割して用いる。
シリアルメモリ部をＤＭＡ（Direct Memory Access）
専用にし、ランダムアクセスメモリ部をＣＰＵにそれぞ
れ分けて使用している。文献（２）では、デュアルポー
トＲＡＭを分割して用い、第１の記憶領域にＣＰＵがア
クセスしている時に、第２の記憶領域にデータ処理回路
がアクセスできるように構成されている。文献（３）で
は、使用していないメモリバンクを他のプロセッサのメ
モリとして使用できるように構成されている。
モリとして、デュアルポートＲＡＭを分割して用いる。
シリアルメモリ部をＤＭＡ（Direct Memory Access）
専用にし、ランダムアクセスメモリ部をＣＰＵにそれぞ
れ分けて使用している。文献（２）では、デュアルポー
トＲＡＭを分割して用い、第１の記憶領域にＣＰＵがア
クセスしている時に、第２の記憶領域にデータ処理回路
がアクセスできるように構成されている。文献（３）で
は、使用していないメモリバンクを他のプロセッサのメ
モリとして使用できるように構成されている。
【０００５】
【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には、次のような解決すべき課題があっ
た。文献（１）、文献（２）等に示すデュアルポートＲ
ＡＭを分割して用いる方法では、デュアルポートＲＡＭ
の制御方法が複雑であり周辺回路も複雑になる。従って
安価なマイクロコントローラ装置を構成するのには、不
向きである。文献（３）に示すメモリバンクを用いる方
法は、他のプロセッサを用いてメモリへの入出力を行う
ため、簡便さに欠ける。
な従来の技術には、次のような解決すべき課題があっ
た。文献（１）、文献（２）等に示すデュアルポートＲ
ＡＭを分割して用いる方法では、デュアルポートＲＡＭ
の制御方法が複雑であり周辺回路も複雑になる。従って
安価なマイクロコントローラ装置を構成するのには、不
向きである。文献（３）に示すメモリバンクを用いる方
法は、他のプロセッサを用いてメモリへの入出力を行う
ため、簡便さに欠ける。
【０００６】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成１〉ＣＰＵ（中央処理装置）と、このＣＰＵにデ
ータバスおよびアドレスバスを介して接続されて、演算
処理に使用される第１のメモリおよび第２のメモリと、
この第２のメモリを、上記データバスを介して、上記第
１のメモリとともにＣＰＵに接続する状態と、第２のメ
モリを、上記ＣＰＵと切り離して上記データバスを介し
て外部装置に接続する状態との、いずれか一方の状態に
接続を切り替えるバススイッチと、上記第２のメモリを
ＣＰＵに接続する状態では、アドレスバスを上記第１の
メモリとともに第２のメモリに接続し、第２のメモリを
外部装置に接続する状態では、第２のメモリに対して前
記ＣＰＵが動作中に生成するアドレスとは別のアドレス
を生成して供給するアドレス供給部とを備えたことを特
徴とするマイクロコントローラ装置。
決するために、次の構成を採用する。 〈構成１〉ＣＰＵ（中央処理装置）と、このＣＰＵにデ
ータバスおよびアドレスバスを介して接続されて、演算
処理に使用される第１のメモリおよび第２のメモリと、
この第２のメモリを、上記データバスを介して、上記第
１のメモリとともにＣＰＵに接続する状態と、第２のメ
モリを、上記ＣＰＵと切り離して上記データバスを介し
て外部装置に接続する状態との、いずれか一方の状態に
接続を切り替えるバススイッチと、上記第２のメモリを
ＣＰＵに接続する状態では、アドレスバスを上記第１の
メモリとともに第２のメモリに接続し、第２のメモリを
外部装置に接続する状態では、第２のメモリに対して前
記ＣＰＵが動作中に生成するアドレスとは別のアドレス
を生成して供給するアドレス供給部とを備えたことを特
徴とするマイクロコントローラ装置。
【０００７】〈構成２〉構成１において、上記アドレス
供給部は、ＣＰＵの制御クロックとは異なる周波数で発
振するクロック発振器の出力により、第２のメモリに供
給するアドレス信号を生成することを特徴とするマイク
ロコントローラ装置。
供給部は、ＣＰＵの制御クロックとは異なる周波数で発
振するクロック発振器の出力により、第２のメモリに供
給するアドレス信号を生成することを特徴とするマイク
ロコントローラ装置。
【０００８】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例の構成〉図１は、マイクロコントローラ装置の
ブロック図である。図１に示すマイクロコントローラ装
置は、ＣＰＵ（Central Processing Unit）１と、第１
のメモリ２と、第２のメモリ３と、第１のバススイッチ
４と、第２のバススイッチ５と、アドレス供給部７と、
クロック発振器８と、外部データ接続端子９と、外部ア
ドレス接続端子１０と、外部Ｒ／Ｗ信号接続端子１１と
から構成する。更に以上の構成要素間を接続するため
の、データバス１２と、アドレスバス１３と、Ｒ／Ｗ信
号線１４と、Ｐ１ポート１５と、Ｐ２ポート１６と、第
１のメモリＲ／Ｗ信号線１７と、第１のメモリアドレス
線１８と、と、第２のメモリアドレス線２０とを備え
る。
について詳細に説明する。 〈具体例の構成〉図１は、マイクロコントローラ装置の
ブロック図である。図１に示すマイクロコントローラ装
置は、ＣＰＵ（Central Processing Unit）１と、第１
のメモリ２と、第２のメモリ３と、第１のバススイッチ
４と、第２のバススイッチ５と、アドレス供給部７と、
クロック発振器８と、外部データ接続端子９と、外部ア
ドレス接続端子１０と、外部Ｒ／Ｗ信号接続端子１１と
から構成する。更に以上の構成要素間を接続するため
の、データバス１２と、アドレスバス１３と、Ｒ／Ｗ信
号線１４と、Ｐ１ポート１５と、Ｐ２ポート１６と、第
１のメモリＲ／Ｗ信号線１７と、第１のメモリアドレス
線１８と、と、第２のメモリアドレス線２０とを備え
る。
【０００９】ＣＰＵ１は、第１のメモリ２と、データバ
ス１２およびアドレスバス１３を介して常時接続されて
いる。データバス１２中には、第１のバススイッチ４及
び第２のバススイッチ５が挿入されている。また、アド
レスバス１３中には、アドレス供給部７が挿入されてい
る。第２のメモリ３は、第１のバススイッチ４と第２の
バススイッチ５との間に挟まれたデータバス１２に接続
されている。また、この第２のメモリ３は、アドレス供
給部７と外部アドレス接続端子１０との間に挟まれたア
ドレスバス１３に接続されている。
ス１２およびアドレスバス１３を介して常時接続されて
いる。データバス１２中には、第１のバススイッチ４及
び第２のバススイッチ５が挿入されている。また、アド
レスバス１３中には、アドレス供給部７が挿入されてい
る。第２のメモリ３は、第１のバススイッチ４と第２の
バススイッチ５との間に挟まれたデータバス１２に接続
されている。また、この第２のメモリ３は、アドレス供
給部７と外部アドレス接続端子１０との間に挟まれたア
ドレスバス１３に接続されている。
【００１０】Ｒ／Ｗ信号線１４と第１のメモリＲ／Ｗ信
号線１７とは、第１のメモリ２とアドレス供給部７に接
続されてこれらの制御に使用される。Ｐ１ポート１５
は、第１のバススイッチ４と第２のバススイッチ５とア
ドレス供給部７に接続されてこれらの制御に使用され
る。Ｐ２ポート１６は、アドレス供給部７に接続されて
これらの制御に使用される。アドレス供給部７と第２の
メモリ３とは、第２のメモリＲ／Ｗ信号線１９を通じて
相互に接続され、第２のメモリ３の読み書き制御がされ
る。
号線１７とは、第１のメモリ２とアドレス供給部７に接
続されてこれらの制御に使用される。Ｐ１ポート１５
は、第１のバススイッチ４と第２のバススイッチ５とア
ドレス供給部７に接続されてこれらの制御に使用され
る。Ｐ２ポート１６は、アドレス供給部７に接続されて
これらの制御に使用される。アドレス供給部７と第２の
メモリ３とは、第２のメモリＲ／Ｗ信号線１９を通じて
相互に接続され、第２のメモリ３の読み書き制御がされ
る。
【００１１】第１のメモリ２は、ＣＰＵ１と、データバ
ス１２、アドレスバス１３を介して常時接続して共同作
業をしている部分である。第２のメモリ３は、ＣＰＵ１
の制御に基づいて、ＣＰＵ１に接続したり、又は外部デ
ータ接続端子９、外部アドレス接続端子１０、外部Ｒ／
Ｗ信号接続端子１１を介して、外部装置３０と接続した
りする。ＣＰＵ１が演算処理中に外部装置３０と接続し
て、外部装置３０からのデータを記憶する等のマルチタ
スク処理を可能にする部分である。
ス１２、アドレスバス１３を介して常時接続して共同作
業をしている部分である。第２のメモリ３は、ＣＰＵ１
の制御に基づいて、ＣＰＵ１に接続したり、又は外部デ
ータ接続端子９、外部アドレス接続端子１０、外部Ｒ／
Ｗ信号接続端子１１を介して、外部装置３０と接続した
りする。ＣＰＵ１が演算処理中に外部装置３０と接続し
て、外部装置３０からのデータを記憶する等のマルチタ
スク処理を可能にする部分である。
【００１２】ＣＰＵ１は、第１のメモリ２や第２のメモ
リ３を主記憶装置として所定の演算処理を行うものであ
る。第１のメモリ２は、データバス１２とアドレスバス
１３を介してＣＰＵ１に常時接続されたＲＡＭ（ランダ
ムアクセスメモリ）等により構成される。第２のメモリ
３も、同様のＲＡＭ（ランダムアクセスメモリ）等によ
り構成される。
リ３を主記憶装置として所定の演算処理を行うものであ
る。第１のメモリ２は、データバス１２とアドレスバス
１３を介してＣＰＵ１に常時接続されたＲＡＭ（ランダ
ムアクセスメモリ）等により構成される。第２のメモリ
３も、同様のＲＡＭ（ランダムアクセスメモリ）等によ
り構成される。
【００１３】第１のバススイッチ４及び第２のバススイ
ッチ５は、これらを挟むデータバス１２を切り離したり
相互に接続したりする機能を持つ。これらを挟むデータ
バス１２を切り離した状態を非導通状態（以後ＯＦＦと
記す）と呼び、相互に接続した状態を導通状態（以後Ｏ
Ｎと記す）と呼ぶ。これらの状態制御を、ＣＰＵ１が、
Ｐ１ポート１５を通じて行う。
ッチ５は、これらを挟むデータバス１２を切り離したり
相互に接続したりする機能を持つ。これらを挟むデータ
バス１２を切り離した状態を非導通状態（以後ＯＦＦと
記す）と呼び、相互に接続した状態を導通状態（以後Ｏ
Ｎと記す）と呼ぶ。これらの状態制御を、ＣＰＵ１が、
Ｐ１ポート１５を通じて行う。
【００１４】なお、ＣＰＵ１は、第１のバススイッチ４
をＯＮにするときは、第２のバススイッチ５をＯＦＦに
する。これで第１のメモリ２と第２のメモリとは共にＣ
ＰＵ１の主記憶装置の一部となる。一方第１のバススイ
ッチ４をＯＦＦにするときは、第２のバススイッチ５を
ＯＮにする。これで、第２のメモリはＣＰＵ１と切り離
され、外部データ接続端子９を通じて外部装置との間で
データの入出力ができる状態になる。このように第１の
バススイッチ４と第２のバススイッチ５とは互いに排他
的なスイッチ動作をする。
をＯＮにするときは、第２のバススイッチ５をＯＦＦに
する。これで第１のメモリ２と第２のメモリとは共にＣ
ＰＵ１の主記憶装置の一部となる。一方第１のバススイ
ッチ４をＯＦＦにするときは、第２のバススイッチ５を
ＯＮにする。これで、第２のメモリはＣＰＵ１と切り離
され、外部データ接続端子９を通じて外部装置との間で
データの入出力ができる状態になる。このように第１の
バススイッチ４と第２のバススイッチ５とは互いに排他
的なスイッチ動作をする。
【００１５】アドレス供給部７は、第２のメモリ３に供
給するアドレス信号を生成するアドレス生成機能と、第
２のメモリ３を制御するＲ／Ｗ信号を生成する機能を合
わせ持つ部分である。このアドレス供給部７は、ＣＰＵ
１が動作中に生成するアドレスとは別のアドレスを生成
するために設けられる。後で説明するように、ＣＰＵと
は異なるクロック周波数でデータ転送を行うためであ
る。クロック発振器８は、その出力をアドレス信号を生
成するためにアドレス供給部７に供給する。
給するアドレス信号を生成するアドレス生成機能と、第
２のメモリ３を制御するＲ／Ｗ信号を生成する機能を合
わせ持つ部分である。このアドレス供給部７は、ＣＰＵ
１が動作中に生成するアドレスとは別のアドレスを生成
するために設けられる。後で説明するように、ＣＰＵと
は異なるクロック周波数でデータ転送を行うためであ
る。クロック発振器８は、その出力をアドレス信号を生
成するためにアドレス供給部７に供給する。
【００１６】以上の構成により、アドレス供給部７は、
第１のメモリ２と第２のメモリ３とが共にＣＰＵ１の主
記憶装置の一部となるとき、第２のメモリ３をアドレス
バス１３を通じてＣＰＵ１と直接接続する。一方、アド
レス供給部７は、第２のメモリ３がＣＰＵ１と切り離さ
れ、外部データ接続端子９を通じて外部装置３０との間
でデータの入出力ができる状態になるとき、独自に生成
したアドレス信号とＲ／Ｗ信号とを第２のメモリ３に供
給する。
第１のメモリ２と第２のメモリ３とが共にＣＰＵ１の主
記憶装置の一部となるとき、第２のメモリ３をアドレス
バス１３を通じてＣＰＵ１と直接接続する。一方、アド
レス供給部７は、第２のメモリ３がＣＰＵ１と切り離さ
れ、外部データ接続端子９を通じて外部装置３０との間
でデータの入出力ができる状態になるとき、独自に生成
したアドレス信号とＲ／Ｗ信号とを第２のメモリ３に供
給する。
【００１７】このアドレス供給部７のアドレスカウント
機能は、図２に例示したような回路によって実現でき
る。図２は、アドレス供給部の機能説明図である。アド
レス供給部７は、フリップフロップＦＦ−１、ＦＦ−
２、ＦＦ−３…ＦＦ−Ｎを備える。これらのフリップフ
ロップは、カウンタ回路を構成する。各フリップフロッ
プは、アドレスを２進数で表した時のその各々の桁を生
成する。また、この回路には、２個のＡＮＤゲートＡＮ
Ｄ１とＡＮＤ２および、これらの出力の論理和を得るオ
アゲートＯＲ１の組が、フリップフロップと同数設けら
れている。ＡＮＤゲートＡＮＤ１は、Ｐ２ポート１６の
信号とアドレスバス１３上の信号の論理積をとる。ま
た、ＡＮＤゲートＡＮＤ２は、フリップフロップのＱ出
力とＰ２ポート１６の信号の論理積をとるように構成さ
れている。
機能は、図２に例示したような回路によって実現でき
る。図２は、アドレス供給部の機能説明図である。アド
レス供給部７は、フリップフロップＦＦ−１、ＦＦ−
２、ＦＦ−３…ＦＦ−Ｎを備える。これらのフリップフ
ロップは、カウンタ回路を構成する。各フリップフロッ
プは、アドレスを２進数で表した時のその各々の桁を生
成する。また、この回路には、２個のＡＮＤゲートＡＮ
Ｄ１とＡＮＤ２および、これらの出力の論理和を得るオ
アゲートＯＲ１の組が、フリップフロップと同数設けら
れている。ＡＮＤゲートＡＮＤ１は、Ｐ２ポート１６の
信号とアドレスバス１３上の信号の論理積をとる。ま
た、ＡＮＤゲートＡＮＤ２は、フリップフロップのＱ出
力とＰ２ポート１６の信号の論理積をとるように構成さ
れている。
【００１８】図３は、Ｒ／Ｗ信号線の機能説明図であ
る。アドレス供給部７は、更に、２個のＡＮＤゲートＡ
ＮＤ３、ＡＮＤ４、と１個のＯＲゲートＯＲ１を備え
る。ＡＮＤ３は、Ｐ２ポート１６とＲ／Ｗ信号線１４の
論理積をとる。ＡＮＤ４は、Ｐ２ポート１６と外部Ｒ／
Ｗ信号接続端子１１の論理積をとる。この２個のＡＮＤ
ゲートの論理和をＯＲ２が、とるように構成されてい
る。
る。アドレス供給部７は、更に、２個のＡＮＤゲートＡ
ＮＤ３、ＡＮＤ４、と１個のＯＲゲートＯＲ１を備え
る。ＡＮＤ３は、Ｐ２ポート１６とＲ／Ｗ信号線１４の
論理積をとる。ＡＮＤ４は、Ｐ２ポート１６と外部Ｒ／
Ｗ信号接続端子１１の論理積をとる。この２個のＡＮＤ
ゲートの論理和をＯＲ２が、とるように構成されてい
る。
【００１９】〈具体例の動作〉以上の構成によるマイク
ロコントローラ装置（図１）の動作を、動作段階に分け
て説明する。最初に図１を用いて、第２のメモリ３を用
いたマルチタスク処理動作の概要を説明する。ここで
は、アドレス供給部７の動作の詳細には触れない。マル
チタスク処理動作の概要を説明した後に、第２のメモリ
３の接続及び切り替え動作そのものであるアドレス供給
部７の動作を詳細に説明する。各構成間の接続状態を明
確にするために、説明の最初に構成接続図を示す。図４
は、マイクロコントローラ装置の構成説明図である図４
（ａ），（ｂ），（ｃ）は以下に説明するステップＳ１
からステップＳ３での各構成の接続関係を示す。
ロコントローラ装置（図１）の動作を、動作段階に分け
て説明する。最初に図１を用いて、第２のメモリ３を用
いたマルチタスク処理動作の概要を説明する。ここで
は、アドレス供給部７の動作の詳細には触れない。マル
チタスク処理動作の概要を説明した後に、第２のメモリ
３の接続及び切り替え動作そのものであるアドレス供給
部７の動作を詳細に説明する。各構成間の接続状態を明
確にするために、説明の最初に構成接続図を示す。図４
は、マイクロコントローラ装置の構成説明図である図４
（ａ），（ｂ），（ｃ）は以下に説明するステップＳ１
からステップＳ３での各構成の接続関係を示す。
【００２０】（ステップＳ１）（図４（ａ）） 図１において、マイクロコントローラ装置の起動スイッ
チをＯＮする。ＣＰＵ１は、動作開始時、Ｐ１ポート１
５、Ｐ２ポート１６に、０を出力する。この状態で、第
１のバススイッチ４を、ＯＦＦ、第２のバススイッチ５
を、ＯＮに設定する。従って、第１のメモリ２は、ＣＰ
Ｕ１に接続し、第２のメモリ３は、外部装置３０に接続
している。第１のメモリ２と第２のメモリ３は各々分離
した状態になっている。同時にアドレス供給部７がリセ
ットされるように構成する。この状態は、ＣＰＵ１が、
第１のメモリ２にアクセスして演算処理が可能な状態で
ある。しかし第２のメモリ３は、まだ動作状態には至っ
ていない。つまりこの動作段階はリセット段階である。
チをＯＮする。ＣＰＵ１は、動作開始時、Ｐ１ポート１
５、Ｐ２ポート１６に、０を出力する。この状態で、第
１のバススイッチ４を、ＯＦＦ、第２のバススイッチ５
を、ＯＮに設定する。従って、第１のメモリ２は、ＣＰ
Ｕ１に接続し、第２のメモリ３は、外部装置３０に接続
している。第１のメモリ２と第２のメモリ３は各々分離
した状態になっている。同時にアドレス供給部７がリセ
ットされるように構成する。この状態は、ＣＰＵ１が、
第１のメモリ２にアクセスして演算処理が可能な状態で
ある。しかし第２のメモリ３は、まだ動作状態には至っ
ていない。つまりこの動作段階はリセット段階である。
【００２１】（ステップＳ２）（図４（ｂ）） ステップＳ２では、ＣＰＵ１が、予め定めてあるソフト
制御によって、Ｐ２ポート１６の出力を１に切り替え
る。この信号をＴ２端子から入力して、アドレス供給部
７は、Ｔ３端子から入力しているクロック発振器８のパ
ルスによってインクリメント動作を開始する。０番地か
ら順次インクリメント動作を行う。インクリメントした
値をアドレスとして、第２のメモリアドレス線２０を介
して、第２のメモリ３にアクセスする。同時にＲ／Ｗ信
号線１４を内部で遮断して第２のメモリＲ／Ｗ信号線１
９を介して第２のメモリ３と外部Ｒ／Ｗ信号接続端子１
１を接続する。
制御によって、Ｐ２ポート１６の出力を１に切り替え
る。この信号をＴ２端子から入力して、アドレス供給部
７は、Ｔ３端子から入力しているクロック発振器８のパ
ルスによってインクリメント動作を開始する。０番地か
ら順次インクリメント動作を行う。インクリメントした
値をアドレスとして、第２のメモリアドレス線２０を介
して、第２のメモリ３にアクセスする。同時にＲ／Ｗ信
号線１４を内部で遮断して第２のメモリＲ／Ｗ信号線１
９を介して第２のメモリ３と外部Ｒ／Ｗ信号接続端子１
１を接続する。
【００２２】この状態は、第２のメモリ３が外部データ
接続端子９、外部アドレス接続端子１０、外部Ｒ／Ｗ信
号接続端子１１を介して外部装置３０にアクセスした状
態である。ＣＰＵ１が第１のメモリ２にアクセスして演
算動作をしている間に第２のメモリ３は、外部装置３０
にアクセスして外部装置３０からのデータを記憶するこ
とが可能になる。
接続端子９、外部アドレス接続端子１０、外部Ｒ／Ｗ信
号接続端子１１を介して外部装置３０にアクセスした状
態である。ＣＰＵ１が第１のメモリ２にアクセスして演
算動作をしている間に第２のメモリ３は、外部装置３０
にアクセスして外部装置３０からのデータを記憶するこ
とが可能になる。
【００２３】この時、クロック発振器８のクロック周波
数は、ＣＰＵ１のクロック周波数と等しくする必要はな
いので、クロック発振器８のクロック周波数を外部装置
３０に適合させることが可能である。又、第２のメモリ
３のアドレスは、０番地から始まり、最大値は、カウン
タのビット数で決まる値となる。
数は、ＣＰＵ１のクロック周波数と等しくする必要はな
いので、クロック発振器８のクロック周波数を外部装置
３０に適合させることが可能である。又、第２のメモリ
３のアドレスは、０番地から始まり、最大値は、カウン
タのビット数で決まる値となる。
【００２４】（ステップＳ３）（図４（ｃ）） ステップＳ３は、ＣＰＵ１が第２のメモリ３にアクセス
することが可能になる動作段階である。ＣＰＵ１は、予
め定めてある、ソフト制御によって、Ｐ１ポート１５の
出力を１に、Ｐ２ポート１６の出力を０に切り替える。
Ｐ１ポート１５が１になると第１のバススイッチ４がＯ
Ｎして、第２のバススイッチ５がＯＦＦする。第２のメ
モリ３は、外部装置３０から分離する。ＣＰＵ１はデー
タバス１２を介して第２のメモリ３に接続する。
することが可能になる動作段階である。ＣＰＵ１は、予
め定めてある、ソフト制御によって、Ｐ１ポート１５の
出力を１に、Ｐ２ポート１６の出力を０に切り替える。
Ｐ１ポート１５が１になると第１のバススイッチ４がＯ
Ｎして、第２のバススイッチ５がＯＦＦする。第２のメ
モリ３は、外部装置３０から分離する。ＣＰＵ１はデー
タバス１２を介して第２のメモリ３に接続する。
【００２５】同時にＰ２ポート１６の出力が０になると
アドレスバス１３及びＲ／Ｗ信号線１４は、アドレス供
給部７内部で直接第２のメモリ３に接続する。従ってＣ
ＰＵ１は第２のメモリ３にアクセス可能になる。なお、
この時のクロックは、ＣＰＵ１に同期している。この状
態は、ＣＰＵ１が、第１のメモリ２と第２のメモリ３の
双方にアクセス可能な状態である。ＣＰＵ１が、ステッ
プＳ２で第１のメモリ２にアクセスして演算処理をして
いる間に第２のメモリ３が、外部装置３０にアクセスし
て外部装置３０から入力して記憶したデータにアクセス
することが可能になる。
アドレスバス１３及びＲ／Ｗ信号線１４は、アドレス供
給部７内部で直接第２のメモリ３に接続する。従ってＣ
ＰＵ１は第２のメモリ３にアクセス可能になる。なお、
この時のクロックは、ＣＰＵ１に同期している。この状
態は、ＣＰＵ１が、第１のメモリ２と第２のメモリ３の
双方にアクセス可能な状態である。ＣＰＵ１が、ステッ
プＳ２で第１のメモリ２にアクセスして演算処理をして
いる間に第２のメモリ３が、外部装置３０にアクセスし
て外部装置３０から入力して記憶したデータにアクセス
することが可能になる。
【００２６】（ステップＳ４）（図４（ａ）） 再度リセット状態に戻る動作段階である。ＣＰＵ１は、
予め定めてある、ソフト制御によって、Ｐ１ポート１５
の出力を０に切り替え、Ｐ２ポート１６の出力は０のま
まに維持する。この状態はステップＳ１と同様である。
以下同様のステップを繰り返してマルチタスク処理を可
能にする。
予め定めてある、ソフト制御によって、Ｐ１ポート１５
の出力を０に切り替え、Ｐ２ポート１６の出力は０のま
まに維持する。この状態はステップＳ１と同様である。
以下同様のステップを繰り返してマルチタスク処理を可
能にする。
【００２７】（アドレス供給部７の動作）次に各動作段
階での第２のメモリ３の接続切り替え動作の詳細を説明
するためにアドレス供給部７の動作について図５を用い
て詳細に説明する。図５は、真理値表を示す説明図であ
る。図２に示すアドレス供給部の機能説明図の動作を説
明している。表左端のステップＳ１からステップＳ４ま
でのステップは、マルチタスク処理動作の概要で説明し
たステップと同じ動作ステップを表している。この動作
ステップは、ＣＰＵ１がＰ１ポート１５、Ｐ２ポート１
６から１と０の信号を出力することによって切り換えら
れる。
階での第２のメモリ３の接続切り替え動作の詳細を説明
するためにアドレス供給部７の動作について図５を用い
て詳細に説明する。図５は、真理値表を示す説明図であ
る。図２に示すアドレス供給部の機能説明図の動作を説
明している。表左端のステップＳ１からステップＳ４ま
でのステップは、マルチタスク処理動作の概要で説明し
たステップと同じ動作ステップを表している。この動作
ステップは、ＣＰＵ１がＰ１ポート１５、Ｐ２ポート１
６から１と０の信号を出力することによって切り換えら
れる。
【００２８】表の最上欄、Ｐ１，Ｐ２は、Ｐ１ポート１
５、Ｐ２ポート１６の出力信号を示す。Ｋ，Ｊは、ＪＫ
フリップフロップＦＦ−１への制御入力を示す。Ｔは、
ＦＦ−１へのクロック発振器８（図１）のクロック信号
入力を示す。Ｑ，“Ｑ”は、ＦＦ−１の出力を示す。Ａ
ＮＤ１，ＡＮＤ２，ＯＲ１は、アドレス供給部７（図
１）のアドレス切り替えスイッチの状態を示す。この真
理値表ではアドレスの最低位の桁のみについて記した。
バススイッチ４，バススイッチ５は各々のバススイッチ
の導通状態ＯＮ、非導通状態ＯＦＦを示している。更
に、ＡＮＤ３，ＡＮＤ４，ＯＲ２は図３に示すＲ／Ｗ信
号線１４の切り替えスイッチの状態を示す。
５、Ｐ２ポート１６の出力信号を示す。Ｋ，Ｊは、ＪＫ
フリップフロップＦＦ−１への制御入力を示す。Ｔは、
ＦＦ−１へのクロック発振器８（図１）のクロック信号
入力を示す。Ｑ，“Ｑ”は、ＦＦ−１の出力を示す。Ａ
ＮＤ１，ＡＮＤ２，ＯＲ１は、アドレス供給部７（図
１）のアドレス切り替えスイッチの状態を示す。この真
理値表ではアドレスの最低位の桁のみについて記した。
バススイッチ４，バススイッチ５は各々のバススイッチ
の導通状態ＯＮ、非導通状態ＯＦＦを示している。更
に、ＡＮＤ３，ＡＮＤ４，ＯＲ２は図３に示すＲ／Ｗ信
号線１４の切り替えスイッチの状態を示す。
【００２９】（ステップＳ１）Ｐ１ポート１５とＰ２ポ
ート１６の出力が共に０なので、ＪＫフリップフロップ
ＦＦ−１（図２）への制御入力はそれぞれＫ＝１，Ｊ＝
０となり、出力は、Ｑ＝０（リセット状態）となる。こ
の状態では、入力Ｔにクロックが入力しても制御入力が
Ｋ＝１，Ｊ＝０なのでＪＫフリップフロップの特性上歩
進しない。ここでＦＦ−１として採用しているＪＫフリ
ップフロップの特性は、Ｋ＝１，Ｊ＝１の時、歩進可、
Ｋ＝１、Ｊ＝０のときＱ＝１であり、Ｋ＝１、Ｊ＝０の
時Ｑ＝０である。又、ＡＮＤ１はＯＮ、ＡＮＤ２はＯＦ
Ｆ、ＯＲ１はＯＮしているので、アドレスバス１３がそ
のまま第２のメモリアドレス線２０を介して第２のメモ
リ３に接続する。更に、ＡＮＤ３はＯＮ、ＡＮＤ４はＯ
ＦＦ、ＯＲ２はＯＮしているので、Ｒ／Ｗ信号線１４
（図３）は、第２のメモリＲ／Ｗ信号線１９（図３）を
介して第２のメモリ３に接続する。
ート１６の出力が共に０なので、ＪＫフリップフロップ
ＦＦ−１（図２）への制御入力はそれぞれＫ＝１，Ｊ＝
０となり、出力は、Ｑ＝０（リセット状態）となる。こ
の状態では、入力Ｔにクロックが入力しても制御入力が
Ｋ＝１，Ｊ＝０なのでＪＫフリップフロップの特性上歩
進しない。ここでＦＦ−１として採用しているＪＫフリ
ップフロップの特性は、Ｋ＝１，Ｊ＝１の時、歩進可、
Ｋ＝１、Ｊ＝０のときＱ＝１であり、Ｋ＝１、Ｊ＝０の
時Ｑ＝０である。又、ＡＮＤ１はＯＮ、ＡＮＤ２はＯＦ
Ｆ、ＯＲ１はＯＮしているので、アドレスバス１３がそ
のまま第２のメモリアドレス線２０を介して第２のメモ
リ３に接続する。更に、ＡＮＤ３はＯＮ、ＡＮＤ４はＯ
ＦＦ、ＯＲ２はＯＮしているので、Ｒ／Ｗ信号線１４
（図３）は、第２のメモリＲ／Ｗ信号線１９（図３）を
介して第２のメモリ３に接続する。
【００３０】（ステップＳ２）Ｐ１ポート１５の出力が
０、Ｐ２ポート１６の出力が１なので、ＪＫフリップフ
ロップＦＦ−１（図２）への制御入力はそれぞれＫ＝
１，Ｊ＝１となり、出力は、Ｑ＝１となる。この状態で
は、入力Ｔにクロックが入力すると制御入力がＫ＝１，
Ｊ＝１なのでＪＫフリップフロップは、歩進する。入力
してくるクロックパルスによってインクリメント動作を
開始する。０番地から順次インクリメント動作を行う。
０、Ｐ２ポート１６の出力が１なので、ＪＫフリップフ
ロップＦＦ−１（図２）への制御入力はそれぞれＫ＝
１，Ｊ＝１となり、出力は、Ｑ＝１となる。この状態で
は、入力Ｔにクロックが入力すると制御入力がＫ＝１，
Ｊ＝１なのでＪＫフリップフロップは、歩進する。入力
してくるクロックパルスによってインクリメント動作を
開始する。０番地から順次インクリメント動作を行う。
【００３１】又、ＡＮＤ１はＯＦＦ、ＡＮＤ２はＯＮ、
ＯＲ１はＯＮしているので、アドレスバス１３は切り離
され、ＦＦ−１の出力がメモリアドレス線２０を介して
第２のメモリ３に接続する。更に、ＡＮＤ３はＯＦＦ、
ＡＮＤ４はＯＮ、ＯＲ２はＯＮしているので、Ｒ／Ｗ信
号線１４（図３）は、切り離されて、第２のメモリＲ／
Ｗ信号線１９（図３）を介して第２のメモリ３と外部Ｒ
／Ｗ信号接続端子１１を接続する。この状態は、第２の
メモリ３が外部装置３０にアクセスしてマルチタスク処
理している状態である。
ＯＲ１はＯＮしているので、アドレスバス１３は切り離
され、ＦＦ−１の出力がメモリアドレス線２０を介して
第２のメモリ３に接続する。更に、ＡＮＤ３はＯＦＦ、
ＡＮＤ４はＯＮ、ＯＲ２はＯＮしているので、Ｒ／Ｗ信
号線１４（図３）は、切り離されて、第２のメモリＲ／
Ｗ信号線１９（図３）を介して第２のメモリ３と外部Ｒ
／Ｗ信号接続端子１１を接続する。この状態は、第２の
メモリ３が外部装置３０にアクセスしてマルチタスク処
理している状態である。
【００３２】（ステップＳ３）Ｐ１ポート１５の出力が
１、Ｐ２ポート１６の出力が０なので、ＪＫフリップフ
ロップＦＦ−１（図２）への制御入力はそれぞれＫ＝
０，Ｊ＝１となり、出力は、Ｑ＝１となる。この状態で
は、入力Ｔにクロックが入力しても制御入力がＫ＝０，
Ｊ＝１なのでＪＫフリップフロップは、歩進しない。
又、ＡＮＤ１はＯＮ、ＡＮＤ２はＯＦＦ、ＯＲ１はＯＮ
しているので、アドレスバス１３がそのまま第２のメモ
リアドレス線２０を介して第２のメモリ３に接続する。
１、Ｐ２ポート１６の出力が０なので、ＪＫフリップフ
ロップＦＦ−１（図２）への制御入力はそれぞれＫ＝
０，Ｊ＝１となり、出力は、Ｑ＝１となる。この状態で
は、入力Ｔにクロックが入力しても制御入力がＫ＝０，
Ｊ＝１なのでＪＫフリップフロップは、歩進しない。
又、ＡＮＤ１はＯＮ、ＡＮＤ２はＯＦＦ、ＯＲ１はＯＮ
しているので、アドレスバス１３がそのまま第２のメモ
リアドレス線２０を介して第２のメモリ３に接続する。
【００３３】更に、ＡＮＤ３はＯＮ、ＡＮＤ４はＯＦ
Ｆ、ＯＲ２はＯＮしているので、Ｒ／Ｗ信号線１４（図
３）は、第２のメモリＲ／Ｗ信号線１９（図３）を介し
て第２のメモリ３に接続する。この状態では、第１のバ
ススイッチ４はＯＮ、第２のバススイッチ５はＯＦＦに
なるので第２のメモリ３は、外部装置から分離して、Ｃ
ＰＵ１と接続する。従ってＣＰＵ１は、ステップ２で外
部装置３０から入力して記憶したデータにアクセスする
ことが可能になる。
Ｆ、ＯＲ２はＯＮしているので、Ｒ／Ｗ信号線１４（図
３）は、第２のメモリＲ／Ｗ信号線１９（図３）を介し
て第２のメモリ３に接続する。この状態では、第１のバ
ススイッチ４はＯＮ、第２のバススイッチ５はＯＦＦに
なるので第２のメモリ３は、外部装置から分離して、Ｃ
ＰＵ１と接続する。従ってＣＰＵ１は、ステップ２で外
部装置３０から入力して記憶したデータにアクセスする
ことが可能になる。
【００３４】（ステップＳ４）再度リセット状態に戻る
動作段階であり、ステップＳ１と同様の状態に戻る。
動作段階であり、ステップＳ１と同様の状態に戻る。
【００３５】
【発明の効果】本発明によるマイクロコントローラは、
ＣＰＵにデータバスおよびアドレスバスを介して接続さ
れて、演算処理に使用される第１のメモリおよび第２の
メモリを設け、第２のメモリを、データバスを介して、
第１のメモリとともにＣＰＵに接続する状態と、第２の
メモリを、ＣＰＵと切り離してデータバスを介して外部
装置に接続する状態との、いずれか一方の状態に接続を
切り替えるバススイッチを設けたので、以下のような効
果が生じる。 １．デュアルポートＲＡＭなどの高価なデバイスを採用
する必要がなく、安価なマイクロコントローラを実現で
きる。 ２．制御回路が簡単かつ安価になる。 ３ＣＰＵのクロック発振器とアドレスカウンタのクロッ
クとを別々に備えることにより、ＣＰＵとは異なる演算
処理速度をもつ外部装置へのインタフェースが容易にな
る。
ＣＰＵにデータバスおよびアドレスバスを介して接続さ
れて、演算処理に使用される第１のメモリおよび第２の
メモリを設け、第２のメモリを、データバスを介して、
第１のメモリとともにＣＰＵに接続する状態と、第２の
メモリを、ＣＰＵと切り離してデータバスを介して外部
装置に接続する状態との、いずれか一方の状態に接続を
切り替えるバススイッチを設けたので、以下のような効
果が生じる。 １．デュアルポートＲＡＭなどの高価なデバイスを採用
する必要がなく、安価なマイクロコントローラを実現で
きる。 ２．制御回路が簡単かつ安価になる。 ３ＣＰＵのクロック発振器とアドレスカウンタのクロッ
クとを別々に備えることにより、ＣＰＵとは異なる演算
処理速度をもつ外部装置へのインタフェースが容易にな
る。
【図１】本発明によるマイクロコントローラ装置のブロ
ック図である。
ック図である。
【図２】アドレス供給部の機能説明図である。
【図３】Ｒ／Ｗ信号線の機能説明図である。
【図４】マイクロコントローラ装置の構成接続図であ
る。
る。
【図５】真理値表を示す説明図である。
１ ＣＰＵ ２ 第１のメモリ ３ 第２のメモリ ４ 第１のバススイッチ ５ 第２のバススイッチ ７ アドレス供給部 ８ クロック発振器 ９ 外部データ接続端子 １０ 外部アドレス接続端子 １１ 外部Ｒ／Ｗ信号接続端子 １２ データバス １３ アドレスバス １４ Ｒ／Ｗ信号線 １５ Ｐ１ポート １６ Ｐ２ポート １７ 第１のメモリＲ／Ｗ信号線 １８ 第１のメモリアドレス線 １９ 第２のメモリＲ／Ｗ信号線 ２０ 第２のメモリアドレス線 ３０ 外部装置
Claims (2)
- 【請求項１】 ＣＰＵ（中央処理装置）と、 このＣＰＵにデータバスおよびアドレスバスを介して接
続されて、演算処理に使用される第１のメモリおよび第
２のメモリと、 この第２のメモリを、前記データバスを介して、前記第
１のメモリとともにＣＰＵに接続する状態と、第２のメ
モリを、前記ＣＰＵと切り離して前記データバスを介し
て外部装置に接続する状態との、いずれか一方の状態に
接続を切り替えるバススイッチと、 前記第２のメモリをＣＰＵに接続する状態では、アドレ
スバスを前記第１のメモリとともに第２のメモリに接続
し、第２のメモリを外部装置に接続する状態では、第２
のメモリに対して前記ＣＰＵが動作中に生成するアドレ
スとは別のアドレスを生成して供給するアドレス供給部
とを備えたことを特徴とするマイクロコントローラ装
置。 - 【請求項２】 請求項１において、 前記アドレス供給部は、ＣＰＵの制御クロックとは異な
る周波数で発振するクロック発振器の出力により、第２
のメモリに供給するアドレス信号を生成することを特徴
とするマイクロコントローラ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154590A JPH10333977A (ja) | 1997-05-28 | 1997-05-28 | マイクロコントローラ装置 |
| US09/038,836 US6175881B1 (en) | 1997-05-28 | 1998-03-12 | Microcontroller having a memory, a dedicated multitask memory, and switching circuit for selectively connecting the multitask memory to the internal or external bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9154590A JPH10333977A (ja) | 1997-05-28 | 1997-05-28 | マイクロコントローラ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10333977A true JPH10333977A (ja) | 1998-12-18 |
Family
ID=15587524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9154590A Pending JPH10333977A (ja) | 1997-05-28 | 1997-05-28 | マイクロコントローラ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6175881B1 (ja) |
| JP (1) | JPH10333977A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3504202B2 (ja) * | 1999-12-21 | 2004-03-08 | 株式会社ナナオ | 表示装置 |
| US7758567B2 (en) * | 2004-07-09 | 2010-07-20 | The Alfred E. Mann Foundation For Scientific Research | Medical device including processor running independent processes to cooperatively control therapy |
| TWI399090B (zh) * | 2006-12-25 | 2013-06-11 | Altek Corp | 動態調整影像訊框之方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827406A (en) * | 1987-04-01 | 1989-05-02 | International Business Machines Corporation | Memory allocation for multiple processors |
| US4953930A (en) * | 1989-03-15 | 1990-09-04 | Ramtech, Inc. | CPU socket supporting socket-to-socket optical communications |
| JPH03105440A (ja) | 1989-09-19 | 1991-05-02 | Nec Corp | 共有メモリアクセス方式 |
| US5276799A (en) * | 1991-10-29 | 1994-01-04 | Xerox Corporation | Expandable electronic subsystem for a printing machine |
| JP2768121B2 (ja) | 1992-03-27 | 1998-06-25 | 三菱電機株式会社 | マルチタスク処理システム |
| US5490279A (en) * | 1993-05-21 | 1996-02-06 | Intel Corporation | Method and apparatus for operating a single CPU computer system as a multiprocessor system |
| JPH07210449A (ja) | 1994-01-11 | 1995-08-11 | Fujitsu Ltd | デュアルポートｒａｍアクセス回路 |
| US5575582A (en) | 1995-01-18 | 1996-11-19 | Ucar Carbon Technology Corporation | Fastening device for securing electrode joints |
| US5799207A (en) * | 1995-03-28 | 1998-08-25 | Industrial Technology Research Institute | Non-blocking peripheral access architecture having a register configure to indicate a path selection for data transfer between a master, memory, and an I/O device |
| US5864692A (en) * | 1996-12-16 | 1999-01-26 | Hewlett-Packard Company | Method and apparatus for protecting memory-mapped devices from side effects of speculative instructions |
-
1997
- 1997-05-28 JP JP9154590A patent/JPH10333977A/ja active Pending
-
1998
- 1998-03-12 US US09/038,836 patent/US6175881B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6175881B1 (en) | 2001-01-16 |
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