JPH10335480A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10335480A JPH10335480A JP9148015A JP14801597A JPH10335480A JP H10335480 A JPH10335480 A JP H10335480A JP 9148015 A JP9148015 A JP 9148015A JP 14801597 A JP14801597 A JP 14801597A JP H10335480 A JPH10335480 A JP H10335480A
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ゲート電極に不純物をイオン注入するＣＭＯＳ
トランジスタにおいて、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの各々を、ゲート電極の空乏化を防ぎつ
つ最適なトランジスタ特性で形成する。 【解決手段】ＮＭＯＳトランジスタのＮ+ ゲート電極１
０の厚さｄ１を、ＰＭＯＳトランジスタのＰ+ ゲート電
極１２の厚さｄ２より薄く設定する。
トランジスタにおいて、ＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタの各々を、ゲート電極の空乏化を防ぎつ
つ最適なトランジスタ特性で形成する。 【解決手段】ＮＭＯＳトランジスタのＮ+ ゲート電極１
０の厚さｄ１を、ＰＭＯＳトランジスタのＰ+ ゲート電
極１２の厚さｄ２より薄く設定する。
Description
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、ＮＭＯＳトランジスタのゲート
電極にＮ+ 型のシリコンを用い、ＰＭＯＳトランジスタ
のゲート電極にＰ+ 型のシリコンを用いるＰＮゲートタ
イプのＣＭＯＳ集積回路の構造と製造方法に関する。
製造方法に関し、特に、ＮＭＯＳトランジスタのゲート
電極にＮ+ 型のシリコンを用い、ＰＭＯＳトランジスタ
のゲート電極にＰ+ 型のシリコンを用いるＰＮゲートタ
イプのＣＭＯＳ集積回路の構造と製造方法に関する。
【０００１】
【従来の技術】表面チャネル型のＭＯＳトランジスタ
は、埋込チャネル型のＭＯＳトランジスタに比べて、製
造ばらつきがトランジスタ特性へ及ぼす影響が小さい。
このため、表面チャネル型のＭＯＳトランジスタはしき
い値電圧を下げて駆動能力を上げることが容易であり、
ＬＳＩの微細化、高速化に向いている。表面チャネル型
でＣＭＯＳトランジスタを形成するためには、ＮＭＯＳ
トランジスタのゲート電極としてＮ+ 型のシリコンを用
い、ＰＭＯＳトランジスタのゲート電極としてＰ+型の
シリコンを用いる。このような表面チャネル型のＣＭＯ
Ｓトランジスタを、特開昭６２−２８１４６２号公報に
記載されたものを例として、以下に説明する。
は、埋込チャネル型のＭＯＳトランジスタに比べて、製
造ばらつきがトランジスタ特性へ及ぼす影響が小さい。
このため、表面チャネル型のＭＯＳトランジスタはしき
い値電圧を下げて駆動能力を上げることが容易であり、
ＬＳＩの微細化、高速化に向いている。表面チャネル型
でＣＭＯＳトランジスタを形成するためには、ＮＭＯＳ
トランジスタのゲート電極としてＮ+ 型のシリコンを用
い、ＰＭＯＳトランジスタのゲート電極としてＰ+型の
シリコンを用いる。このような表面チャネル型のＣＭＯ
Ｓトランジスタを、特開昭６２−２８１４６２号公報に
記載されたものを例として、以下に説明する。
【０００２】図５に、従来のＣＭＯＳトランジスタの断
面構造を示す。Ｐ型ウェル３上にＮＭＯＳトランジスタ
が形成され、このゲート電極をＮ+ 多結晶シリコン１０
で形成する。一方、Ｎ型シリコン基板２上にはＰＭＯＳ
トランジスタが形成され、ゲート電極をＰ+ 多結晶シリ
コン１２で形成する。
面構造を示す。Ｐ型ウェル３上にＮＭＯＳトランジスタ
が形成され、このゲート電極をＮ+ 多結晶シリコン１０
で形成する。一方、Ｎ型シリコン基板２上にはＰＭＯＳ
トランジスタが形成され、ゲート電極をＰ+ 多結晶シリ
コン１２で形成する。
【０００３】図５の構造を実現するための製造工程を図
６（ａ）〜（ｃ）に示す。Ｎ型シリコン基板２に周知の
方法によりＰ型ウェル３を形成後、素子分離酸化膜５と
ゲート酸化膜６を形成する。そして、多結晶シリコン膜
７と金属膜２５（Ｔｉ）を全面に成長した後、パターニ
ングされたフォトレジスト２６をマスクとして金属膜２
５と多結晶シリコン７の加工を行う（図６（ａ））。次
に、フォトレジスト２６を除去してＰＭＯＳトランジス
タ領域にフォトレジスト２７を形成し、ヒ素をＮＭＯＳ
トランジスタ領域のソース・ドレイン領域とゲート電極
にイオン注入する。このとき、ゲート電極となる多結晶
シリコン膜７には、金属膜２５を突き抜けて不純物が注
入され、多結晶シリコン膜７は、ゲート電極１０となる
（図６（ｂ））。次に、フォトレジスト２７を除去して
ＮＭＯＳトランジスタ領域にフォトレジスト２８を形成
し、ボロンをＰＭＯＳトランジスタ領域のソース・ドレ
イン領域とゲート電極にイオン注入する。この場合も、
多結晶シリコン膜７には金属膜２５を突き抜けて不純物
が注入され、ゲート電極１２となる（図６（ｃ））。そ
の後、熱処理を施してソース・ドレイン領域の不純物を
活性化すると同時に、ゲート電極となる多結晶シリコン
膜７を、ＮＭＯＳトランジスタではＮ+ 型に、ＰＭＯＳ
トランジスタではＰ+ 型にする。以上の工程により、図
５の構造が完成する。
６（ａ）〜（ｃ）に示す。Ｎ型シリコン基板２に周知の
方法によりＰ型ウェル３を形成後、素子分離酸化膜５と
ゲート酸化膜６を形成する。そして、多結晶シリコン膜
７と金属膜２５（Ｔｉ）を全面に成長した後、パターニ
ングされたフォトレジスト２６をマスクとして金属膜２
５と多結晶シリコン７の加工を行う（図６（ａ））。次
に、フォトレジスト２６を除去してＰＭＯＳトランジス
タ領域にフォトレジスト２７を形成し、ヒ素をＮＭＯＳ
トランジスタ領域のソース・ドレイン領域とゲート電極
にイオン注入する。このとき、ゲート電極となる多結晶
シリコン膜７には、金属膜２５を突き抜けて不純物が注
入され、多結晶シリコン膜７は、ゲート電極１０となる
（図６（ｂ））。次に、フォトレジスト２７を除去して
ＮＭＯＳトランジスタ領域にフォトレジスト２８を形成
し、ボロンをＰＭＯＳトランジスタ領域のソース・ドレ
イン領域とゲート電極にイオン注入する。この場合も、
多結晶シリコン膜７には金属膜２５を突き抜けて不純物
が注入され、ゲート電極１２となる（図６（ｃ））。そ
の後、熱処理を施してソース・ドレイン領域の不純物を
活性化すると同時に、ゲート電極となる多結晶シリコン
膜７を、ＮＭＯＳトランジスタではＮ+ 型に、ＰＭＯＳ
トランジスタではＰ+ 型にする。以上の工程により、図
５の構造が完成する。
【０００４】一般に、トランジスタの性能を向上させる
ためには、ゲート電極にバイアスを印加したときに、ゲ
ート電極中に空乏層が形成されないようにしなければな
らない。そのためには、不純物のイオン注入とその後の
熱処理によって、多結晶シリコン膜７のゲート酸化膜６
に接する領域に高濃度の不純物を添加する必要がある。
上述した従来の製造方法では、ＭＯＳトランジスタのソ
ース・ドレイン領域を形成するための不純物のイオン注
入と同時に、ゲート電極にも不純物を添加する。ＰＭＯ
Ｓトランジスタのソース・ドレイン領域１１の形成に
は、ボロンがイオン種として用いられるが、ボロンは質
量数が小さいためシリコン中に深く入りやすい。このた
め、多結晶シリコン膜７に注入されるボロンが、イオン
注入やその後の熱処理でゲート酸化膜中に達してしまう
と、ゲート酸化膜の信頼性を著しく劣化させることが知
られている。さらに、製造ばらつきによるトランジスタ
特性のばらつきも著しく大きくなる。一方、サブミクロ
ンのゲート長を有するＮＭＯＳトランジスタのソース・
ドレイン領域９の形成には、浅い接合を形成するために
質量数の大きなヒ素がイオン種として用いられる。この
とき多結晶シリコン膜７が厚いと、十分な量のヒ素が多
結晶シリコン膜７のゲート酸化膜に接する領域に到達し
ないため、ゲート電極が空乏化を起こし駆動能力が低下
する。
ためには、ゲート電極にバイアスを印加したときに、ゲ
ート電極中に空乏層が形成されないようにしなければな
らない。そのためには、不純物のイオン注入とその後の
熱処理によって、多結晶シリコン膜７のゲート酸化膜６
に接する領域に高濃度の不純物を添加する必要がある。
上述した従来の製造方法では、ＭＯＳトランジスタのソ
ース・ドレイン領域を形成するための不純物のイオン注
入と同時に、ゲート電極にも不純物を添加する。ＰＭＯ
Ｓトランジスタのソース・ドレイン領域１１の形成に
は、ボロンがイオン種として用いられるが、ボロンは質
量数が小さいためシリコン中に深く入りやすい。このた
め、多結晶シリコン膜７に注入されるボロンが、イオン
注入やその後の熱処理でゲート酸化膜中に達してしまう
と、ゲート酸化膜の信頼性を著しく劣化させることが知
られている。さらに、製造ばらつきによるトランジスタ
特性のばらつきも著しく大きくなる。一方、サブミクロ
ンのゲート長を有するＮＭＯＳトランジスタのソース・
ドレイン領域９の形成には、浅い接合を形成するために
質量数の大きなヒ素がイオン種として用いられる。この
とき多結晶シリコン膜７が厚いと、十分な量のヒ素が多
結晶シリコン膜７のゲート酸化膜に接する領域に到達し
ないため、ゲート電極が空乏化を起こし駆動能力が低下
する。
【０００５】上述の製造方法では、ＮＭＯＳトランジス
タに用いられる多結晶シリコン膜７と、ＰＭＯＳトラン
ジスタに用いられる多結晶シリコン膜７は、同じ膜厚を
有している。したがって、多結晶シリコン膜７の膜厚
は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両
方に対して最適化をしなければならない。しかし、ボロ
ンの突き抜けやゲート電極の空乏化を回避するために、
ゲート電極の厚さを基準としてイオン注入の加速電圧を
調整すると、トランジスタのソース・ドレイン領域の深
さや濃度に影響が及び、ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタの各々のトランジスタ特性が大きく変わ
ってしまうという問題点がある。したがって、ゲート電
極の形成とソース・ドレイン領域の形成を同時に行う場
合、ゲート電極を、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタの双方に対して最適化することは困難であっ
た。
タに用いられる多結晶シリコン膜７と、ＰＭＯＳトラン
ジスタに用いられる多結晶シリコン膜７は、同じ膜厚を
有している。したがって、多結晶シリコン膜７の膜厚
は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両
方に対して最適化をしなければならない。しかし、ボロ
ンの突き抜けやゲート電極の空乏化を回避するために、
ゲート電極の厚さを基準としてイオン注入の加速電圧を
調整すると、トランジスタのソース・ドレイン領域の深
さや濃度に影響が及び、ＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタの各々のトランジスタ特性が大きく変わ
ってしまうという問題点がある。したがって、ゲート電
極の形成とソース・ドレイン領域の形成を同時に行う場
合、ゲート電極を、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタの双方に対して最適化することは困難であっ
た。
【０００６】以上は、ゲート電極として、多結晶シリコ
ン膜７と金属膜２５を成膜後にゲート電極を加工するポ
リサイドゲート構造のＭＯＳトランジスタの例である
が、サリサイド構造のＭＯＳトランジスタ（ソース・ド
レイン領域形成まではゲート電極として多結晶シリコン
のみを用い、その後ゲート電極とソース・ドレイン領域
の表面を金属シリサイド化する）においても同様な問題
を生じる。
ン膜７と金属膜２５を成膜後にゲート電極を加工するポ
リサイドゲート構造のＭＯＳトランジスタの例である
が、サリサイド構造のＭＯＳトランジスタ（ソース・ド
レイン領域形成まではゲート電極として多結晶シリコン
のみを用い、その後ゲート電極とソース・ドレイン領域
の表面を金属シリサイド化する）においても同様な問題
を生じる。
【０００７】ここで、上述した問題を避けたＣＭＯＳト
ランジスタの製造方法が、同公報に開示されている。こ
れはソース・ドレイン領域の形成とは独立して、多結晶
シリコン膜にイオン注入を施す方法であり、図７（ａ）
〜（ｃ）および図８（ａ）〜（ｂ）を用いて、以下に説
明する。
ランジスタの製造方法が、同公報に開示されている。こ
れはソース・ドレイン領域の形成とは独立して、多結晶
シリコン膜にイオン注入を施す方法であり、図７（ａ）
〜（ｃ）および図８（ａ）〜（ｂ）を用いて、以下に説
明する。
【０００８】はじめに、Ｎ型シリコン基板２上にＰ型ウ
ェル３，素子分離酸化膜５およびゲート酸化膜６を形成
した後、多結晶シリコン膜７を全面に成長する。そして
フォトレジスト２９を形成してパターニングし、ＮＭＯ
Ｓトランジスタのゲート電極部分より若干広い領域にリ
ンやヒ素のイオン注入を行い、該領域をＮ+ 型にする
（図７（ａ））。次に、フォトレジスト３０を新たに形
成してパターニングし、ＰＭＯＳトランジスタのゲート
電極部分より若干広い領域にボロンをイオン注入して、
該領域をＰ+ 型にする（図７（ｂ））。次に、全面に金
属膜２５を成長し、フォトレジスト２６をマスクとして
金属膜２５と多結晶シリコン膜７の加工を行う（図７
（ｃ））。なお、フォトレジスト２６は、不純物を注入
した領域よりも若干狭い幅で形成される。次に、ＰＭＯ
Ｓトランジスタ領域にフォトレジスト２７を形成し、リ
ンやヒ素をＮＭＯＳトランジスタのソース・ドレイン領
域にイオン注入する。このとき、ゲート電極にもイオン
注入される（図８（ａ））。次に、ＮＭＯＳトランジス
タ領域にフォトレジスト２８を形成し、ボロンをＰＭＯ
Ｓトランジスタのソース・ドレイン領域にイオン注入す
る。この場合も、ゲート電極にイオン注入される（図８
（ｂ））。その後、熱処理を施して、ソース・ドレイン
領域の不純物を活性化する。
ェル３，素子分離酸化膜５およびゲート酸化膜６を形成
した後、多結晶シリコン膜７を全面に成長する。そして
フォトレジスト２９を形成してパターニングし、ＮＭＯ
Ｓトランジスタのゲート電極部分より若干広い領域にリ
ンやヒ素のイオン注入を行い、該領域をＮ+ 型にする
（図７（ａ））。次に、フォトレジスト３０を新たに形
成してパターニングし、ＰＭＯＳトランジスタのゲート
電極部分より若干広い領域にボロンをイオン注入して、
該領域をＰ+ 型にする（図７（ｂ））。次に、全面に金
属膜２５を成長し、フォトレジスト２６をマスクとして
金属膜２５と多結晶シリコン膜７の加工を行う（図７
（ｃ））。なお、フォトレジスト２６は、不純物を注入
した領域よりも若干狭い幅で形成される。次に、ＰＭＯ
Ｓトランジスタ領域にフォトレジスト２７を形成し、リ
ンやヒ素をＮＭＯＳトランジスタのソース・ドレイン領
域にイオン注入する。このとき、ゲート電極にもイオン
注入される（図８（ａ））。次に、ＮＭＯＳトランジス
タ領域にフォトレジスト２８を形成し、ボロンをＰＭＯ
Ｓトランジスタのソース・ドレイン領域にイオン注入す
る。この場合も、ゲート電極にイオン注入される（図８
（ｂ））。その後、熱処理を施して、ソース・ドレイン
領域の不純物を活性化する。
【０００９】
【発明が解決しようとする課題】図５および図６の従来
技術では、トランジスタのソース・ドレイン領域に対す
るイオン注入と、ゲート電極に対するイオン注入を同時
に行うため、ゲート電極の特性劣化を防ぎながら所望の
トランジスタ特性を得ることが困難であった。
技術では、トランジスタのソース・ドレイン領域に対す
るイオン注入と、ゲート電極に対するイオン注入を同時
に行うため、ゲート電極の特性劣化を防ぎながら所望の
トランジスタ特性を得ることが困難であった。
【００１０】また、トランジスタのソース・ドレイン領
域に対するイオン注入とは別に、ゲート電極に対するイ
オン注入を行う図７および図８の従来技術も、以下の２
つの大きな問題点がある。一つは、ゲート電極を形成す
る際の多結晶シリコンの加工が難しくなることである。
上述した従来技術では、多結晶シリコン膜７において、
不純物を添加しない領域とＮ+ 型の領域１０ならびにＰ
+ 型の領域１２を同時にエッチングする。このとき、不
純物が注入された領域のエッチングレートは、不純物が
注入されていない領域のエッチングレートよりも早くな
る。特に、ソース・ドレイン領域の活性化の前にゲート
電極の活性化を行っていた場合は、この現象が顕著にな
る。したがって、エッチングレートの遅い領域のエッチ
ングが終了したときには他の領域ではオーバーエッチン
グが進行してしまい、素子の特性や信頼性、あるいは分
離特性に大きな影響を及ぼす。すなわち、ＣＭＯＳトラ
ンジスタのゲート電極に対してオーバーエッチングが施
されてしまうため、ゲート電極の寸法が細くなる，形状
の悪化に起因する性能低下を引き起こす，ゲート酸化膜
にダメージを与える，ホットキャリア耐性などの信頼性
の低下を招く，などの問題点がある。この問題は、リン
やヒ素を添加したＮＭＯＳトランジスタで顕著に現れ
る。これは、特にリンを添加した多結晶シリコンのエッ
チングレートは、なにも添加しない多結晶シリコンのエ
ッチングレートよりもかなり高いためである。
域に対するイオン注入とは別に、ゲート電極に対するイ
オン注入を行う図７および図８の従来技術も、以下の２
つの大きな問題点がある。一つは、ゲート電極を形成す
る際の多結晶シリコンの加工が難しくなることである。
上述した従来技術では、多結晶シリコン膜７において、
不純物を添加しない領域とＮ+ 型の領域１０ならびにＰ
+ 型の領域１２を同時にエッチングする。このとき、不
純物が注入された領域のエッチングレートは、不純物が
注入されていない領域のエッチングレートよりも早くな
る。特に、ソース・ドレイン領域の活性化の前にゲート
電極の活性化を行っていた場合は、この現象が顕著にな
る。したがって、エッチングレートの遅い領域のエッチ
ングが終了したときには他の領域ではオーバーエッチン
グが進行してしまい、素子の特性や信頼性、あるいは分
離特性に大きな影響を及ぼす。すなわち、ＣＭＯＳトラ
ンジスタのゲート電極に対してオーバーエッチングが施
されてしまうため、ゲート電極の寸法が細くなる，形状
の悪化に起因する性能低下を引き起こす，ゲート酸化膜
にダメージを与える，ホットキャリア耐性などの信頼性
の低下を招く，などの問題点がある。この問題は、リン
やヒ素を添加したＮＭＯＳトランジスタで顕著に現れ
る。これは、特にリンを添加した多結晶シリコンのエッ
チングレートは、なにも添加しない多結晶シリコンのエ
ッチングレートよりもかなり高いためである。
【００１１】もう一つの問題点は、製造工程が長くなる
点である。多結晶シリコン膜を成長後にＮ型の不純物と
Ｐ型の不純物をそれぞれ所定の位置に添加するために、
図５の従来技術に対して２回のマスキング工程の追加
（図７（ａ）および（ｂ））が必要となり、その結果、
製造コストが高くなってしまう問題点がある。
点である。多結晶シリコン膜を成長後にＮ型の不純物と
Ｐ型の不純物をそれぞれ所定の位置に添加するために、
図５の従来技術に対して２回のマスキング工程の追加
（図７（ａ）および（ｂ））が必要となり、その結果、
製造コストが高くなってしまう問題点がある。
【００１２】本発明は、特に、微細化されたＣＭＯＳＬ
ＳＩに好適な半導体装置を得るものである。
ＳＩに好適な半導体装置を得るものである。
【００１３】本発明の目的は、少ない製造工程で、高性
能および高信頼性を有するＣＭＯＳトランジスタを形成
することである。
能および高信頼性を有するＣＭＯＳトランジスタを形成
することである。
【００１４】本発明の他の目的は、マスキング工程を増
やすことなく、ＣＭＯＳトランジスタのＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタに対してそれぞれ独立に
特性の最適化と信頼性の確保を図ることである。
やすことなく、ＣＭＯＳトランジスタのＮＭＯＳトラン
ジスタとＰＭＯＳトランジスタに対してそれぞれ独立に
特性の最適化と信頼性の確保を図ることである。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート
電極の厚さが異なって形成されている。微細化したＣＭ
ＯＳＬＳＩでは、ＮＭＯＳトランジスタのゲート電極に
Ｎ+ 型のシリコンを用い、ＰＭＯＳトランジスタのゲー
ト電極にはＰ+ 型のシリコンを用いるＰＮゲートタイプ
が使用される。すなわち、ＮＭＯＳトランジスタのゲー
ト電極には質量数の大きいヒ素が、ＰＭＯＳトランジス
タのゲート電極には質量数の小さいボロンが高濃度にド
ーピングされる。このため、本願発明では、ＮＭＯＳト
ランジスタのＮ+ 多結晶シリコンの厚さを、ＰＭＯＳト
ランジスタのＰ+ 多結晶シリコンの厚さより薄く設定す
る。この結果、ＮＭＯＳトランジスタにおいてはゲート
電極中に空乏層が形成されないようにすることが容易と
なり、ＰＭＯＳトランジスタにおいてはボロンのゲート
酸化膜への突き抜けを防止できるため、性能を劣化させ
ずに特性ばらつきの低減や信頼性の確保が容易に行うこ
とができる。
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート
電極の厚さが異なって形成されている。微細化したＣＭ
ＯＳＬＳＩでは、ＮＭＯＳトランジスタのゲート電極に
Ｎ+ 型のシリコンを用い、ＰＭＯＳトランジスタのゲー
ト電極にはＰ+ 型のシリコンを用いるＰＮゲートタイプ
が使用される。すなわち、ＮＭＯＳトランジスタのゲー
ト電極には質量数の大きいヒ素が、ＰＭＯＳトランジス
タのゲート電極には質量数の小さいボロンが高濃度にド
ーピングされる。このため、本願発明では、ＮＭＯＳト
ランジスタのＮ+ 多結晶シリコンの厚さを、ＰＭＯＳト
ランジスタのＰ+ 多結晶シリコンの厚さより薄く設定す
る。この結果、ＮＭＯＳトランジスタにおいてはゲート
電極中に空乏層が形成されないようにすることが容易と
なり、ＰＭＯＳトランジスタにおいてはボロンのゲート
酸化膜への突き抜けを防止できるため、性能を劣化させ
ずに特性ばらつきの低減や信頼性の確保が容易に行うこ
とができる。
【００１６】また本発明の半導体装置は、主に、ＰＭＯ
ＳトランジスタまたはＮＭＯＳトランジスタを形成する
第１および第２のトランジスタ領域を有する半導体基板
上にゲート酸化膜を設けた後、ゲート電極となるシリコ
ン膜を形成する工程と、前述の第１および第２のトラン
ジスタ領域のうち一方のトランジスタ領域のシリコン膜
の膜厚を変える工程と、ゲート電極をパターニングする
工程と、このゲート電極とトランジスタ領域に、同時に
イオン注入する工程とを含む製造方法によって形成され
る。したがって本製造方法によれば、ＮＭＯＳトランジ
スタのゲート電極の厚さはＰＭＯＳトランジスタのゲー
ト電極とは独立に設定できるため、お互いのゲート電極
の厚さを考慮してイオン注入条件を設定しなくてもよ
く、各々のゲート電極の厚さに最適な不純物導入のため
のイオン注入条件を設定することができる。この結果、
所望のソース・ドレイン領域の形状と同時に、良好なゲ
ート電極も得られることとなる。
ＳトランジスタまたはＮＭＯＳトランジスタを形成する
第１および第２のトランジスタ領域を有する半導体基板
上にゲート酸化膜を設けた後、ゲート電極となるシリコ
ン膜を形成する工程と、前述の第１および第２のトラン
ジスタ領域のうち一方のトランジスタ領域のシリコン膜
の膜厚を変える工程と、ゲート電極をパターニングする
工程と、このゲート電極とトランジスタ領域に、同時に
イオン注入する工程とを含む製造方法によって形成され
る。したがって本製造方法によれば、ＮＭＯＳトランジ
スタのゲート電極の厚さはＰＭＯＳトランジスタのゲー
ト電極とは独立に設定できるため、お互いのゲート電極
の厚さを考慮してイオン注入条件を設定しなくてもよ
く、各々のゲート電極の厚さに最適な不純物導入のため
のイオン注入条件を設定することができる。この結果、
所望のソース・ドレイン領域の形状と同時に、良好なゲ
ート電極も得られることとなる。
【００１７】
【発明の実施の形態】本発明の第１の実施の形態につい
て、図１および図２を参照して説明する。図１は本発明
のＣＭＯＳトランジスタの構造を示す模式的な構造断面
図である。Ｐ型シリコン基板１にＰ型ウェル３とＮ型ウ
ェル４が設けられ、Ｐ型ウェル３にはＮＭＯＳトランジ
スタが、Ｎ型ウェル４にはＰＭＯＳトランジスタが形成
される。ＮＭＯＳトランジスタのゲート電極はＮ+ 多結
晶シリコン膜１０から成り、ＰＭＯＳトランジスタのゲ
ート電極はＰ+ 多結晶シリコン膜１２から成る。Ｎ+ 多
結晶シリコン膜１０の厚さｄ１は、Ｐ+ 多結晶シリコン
膜１２の厚さｄ２より小さく設定される。ＮＭＯＳトラ
ンジスタのソース・ドレイン領域となるＮ+ 拡散層領域
９およびＮ+ 多結晶シリコン膜１０、ならびにＰＭＯＳ
トランジスタのソース・ドレイン領域となるＰ+ 拡散層
領域１１およびＰ+ 多結晶シリコン膜１２の表面には、
金属シリサイド層１３が設けられている。
て、図１および図２を参照して説明する。図１は本発明
のＣＭＯＳトランジスタの構造を示す模式的な構造断面
図である。Ｐ型シリコン基板１にＰ型ウェル３とＮ型ウ
ェル４が設けられ、Ｐ型ウェル３にはＮＭＯＳトランジ
スタが、Ｎ型ウェル４にはＰＭＯＳトランジスタが形成
される。ＮＭＯＳトランジスタのゲート電極はＮ+ 多結
晶シリコン膜１０から成り、ＰＭＯＳトランジスタのゲ
ート電極はＰ+ 多結晶シリコン膜１２から成る。Ｎ+ 多
結晶シリコン膜１０の厚さｄ１は、Ｐ+ 多結晶シリコン
膜１２の厚さｄ２より小さく設定される。ＮＭＯＳトラ
ンジスタのソース・ドレイン領域となるＮ+ 拡散層領域
９およびＮ+ 多結晶シリコン膜１０、ならびにＰＭＯＳ
トランジスタのソース・ドレイン領域となるＰ+ 拡散層
領域１１およびＰ+ 多結晶シリコン膜１２の表面には、
金属シリサイド層１３が設けられている。
【００１８】以下、本実施の形態の製造工程を、図２
（ａ）〜（ｄ）を用いて詳細に説明する。はじめに、ボ
ロンを１０15〜１０16ｃｍ-3含んだＰ型シリコン１上
に、公知の技術により厚さ４００ｎｍ程度のシリコン酸
化膜から成る素子分離酸化膜５を形成する。そして表面
に厚さ２０ｎｍ程度の酸化膜を設けた後ＮＭＯＳトラン
ジスタが形成される領域にフォトレジスト形成し（図中
省略）、ＰＭＯＳトランジスタ領域にリンをイオン注入
してＮ型ウェル４を設ける。イオン注入は、加速電圧８
００ＫＶ，ドーズ２Ｅ１３ｃｍ-2と、加速電圧２４０Ｋ
Ｖ，ドーズ５Ｅ１２ｃｍ-2と、加速電圧７０ＫＶ，ドー
ズ７Ｅ１２ｃｍ-2の条件で３回行う。１回目の注入はＮ
型ウェルの深さを確保するため、２回目の注入はＰＭＯ
Ｓトランジスタの素子分離とＰＭＯＳトランジスタのパ
ンチスルーによるラッチアップ防止のため、３回目の注
入は所望のＰＭＯＳトランジスタ特性を得るために行う
ものである。この場合、Ｎ型ウェル４の表面リン濃度
は、１〜５×Ｅ１７ｃｍ-3となる。その後、フォトレジ
ストを除去して、厚さ５ｎｍ程度のゲート酸化膜６を公
知の技術により形成し、さらに全面に厚さ２００ｎｍ程
度のアモルファスシリコンを成長し、８００℃程度の熱
処理を施して多結晶シリコン膜７とするとともに、注入
したリンを活性化させる（図２（ａ））。また、適宜、
アモルファスシリコンのままにしてもよい。
（ａ）〜（ｄ）を用いて詳細に説明する。はじめに、ボ
ロンを１０15〜１０16ｃｍ-3含んだＰ型シリコン１上
に、公知の技術により厚さ４００ｎｍ程度のシリコン酸
化膜から成る素子分離酸化膜５を形成する。そして表面
に厚さ２０ｎｍ程度の酸化膜を設けた後ＮＭＯＳトラン
ジスタが形成される領域にフォトレジスト形成し（図中
省略）、ＰＭＯＳトランジスタ領域にリンをイオン注入
してＮ型ウェル４を設ける。イオン注入は、加速電圧８
００ＫＶ，ドーズ２Ｅ１３ｃｍ-2と、加速電圧２４０Ｋ
Ｖ，ドーズ５Ｅ１２ｃｍ-2と、加速電圧７０ＫＶ，ドー
ズ７Ｅ１２ｃｍ-2の条件で３回行う。１回目の注入はＮ
型ウェルの深さを確保するため、２回目の注入はＰＭＯ
Ｓトランジスタの素子分離とＰＭＯＳトランジスタのパ
ンチスルーによるラッチアップ防止のため、３回目の注
入は所望のＰＭＯＳトランジスタ特性を得るために行う
ものである。この場合、Ｎ型ウェル４の表面リン濃度
は、１〜５×Ｅ１７ｃｍ-3となる。その後、フォトレジ
ストを除去して、厚さ５ｎｍ程度のゲート酸化膜６を公
知の技術により形成し、さらに全面に厚さ２００ｎｍ程
度のアモルファスシリコンを成長し、８００℃程度の熱
処理を施して多結晶シリコン膜７とするとともに、注入
したリンを活性化させる（図２（ａ））。また、適宜、
アモルファスシリコンのままにしてもよい。
【００１９】次に、フォトレジスト１５をマスクとする
ボロンのイオン注入により、ＮＭＯＳトランジスタ領域
にＰ型ウェル３を設ける。イオン注入は、加速電圧４０
０ＫＶ，ドーズ３Ｅ１３ｃｍ-2と、加速電圧２００Ｋ
Ｖ，ドーズ５Ｅ１２ｃｍ-2と、加速電圧８０ＫＶ，ドー
ズ８Ｅ１２ｃｍ-2の条件で３回行う。この理由は、ＮＭ
ＯＳトランジスタを形成したときと同様である。この場
合、Ｐ型ウェル３の表面ボロン濃度は、１〜５Ｅ１７ｃ
ｍ-3となる。その後、フォトレジスト１５をマスクとし
て多結晶シリコン膜７を５０ｎｍ程度エッチングする
（図２（ｂ））。
ボロンのイオン注入により、ＮＭＯＳトランジスタ領域
にＰ型ウェル３を設ける。イオン注入は、加速電圧４０
０ＫＶ，ドーズ３Ｅ１３ｃｍ-2と、加速電圧２００Ｋ
Ｖ，ドーズ５Ｅ１２ｃｍ-2と、加速電圧８０ＫＶ，ドー
ズ８Ｅ１２ｃｍ-2の条件で３回行う。この理由は、ＮＭ
ＯＳトランジスタを形成したときと同様である。この場
合、Ｐ型ウェル３の表面ボロン濃度は、１〜５Ｅ１７ｃ
ｍ-3となる。その後、フォトレジスト１５をマスクとし
て多結晶シリコン膜７を５０ｎｍ程度エッチングする
（図２（ｂ））。
【００２０】次に、フォトレジスト１５を除去し、８０
０℃の熱処理を行い、注入したボロンを活性化させる。
その後、公知の技術によりゲート電極のパターニングを
行う。このときＮＭＯＳトランジスタ領域とＰＭＯＳト
ランジスタ領域で５０ｎｍ程度の膜厚差があるが、ゲー
ト酸化膜６と多結晶シリコン７とのエッチング選択比を
調整するなどしてオーバーエッチング条件を最適化して
おけば、トランジスタ特性や信頼性へ及ぼす影響を小さ
くできる。
０℃の熱処理を行い、注入したボロンを活性化させる。
その後、公知の技術によりゲート電極のパターニングを
行う。このときＮＭＯＳトランジスタ領域とＰＭＯＳト
ランジスタ領域で５０ｎｍ程度の膜厚差があるが、ゲー
ト酸化膜６と多結晶シリコン７とのエッチング選択比を
調整するなどしてオーバーエッチング条件を最適化して
おけば、トランジスタ特性や信頼性へ及ぼす影響を小さ
くできる。
【００２１】その後、公知の技術により、側壁酸化膜８
を利用して、ＮＭＯＳトランジスタのソース・ドレイン
領域をＬＤＤ構造で形成する。まず、ＰＭＯＳトランジ
スタ領域にフォトレジストを形成し、ＮＭＯＳトランジ
スタ領域にヒ素を加速電圧２０ＫＶ、ドーズ２Ｅ１３ｃ
ｍ-2の条件でイオン注入した後、フォトレジストを除去
して全面に６０ｎｍ程度の酸化膜を成長してエッチバッ
クする（図示省略）。これにより側壁酸化膜８が形成さ
れる。その後、フォトレジスト１６をマスクとして、加
速電圧４０ＫＶ、ドーズ１〜５Ｅ１５ｃｍ-2の範囲で再
度ヒ素をイオン注入する。このとき、ＮＭＯＳトランジ
スタ部の多結晶シリコン膜７がＮ+ 多結晶シリコン膜１
０となる（図２（ｃ））。
を利用して、ＮＭＯＳトランジスタのソース・ドレイン
領域をＬＤＤ構造で形成する。まず、ＰＭＯＳトランジ
スタ領域にフォトレジストを形成し、ＮＭＯＳトランジ
スタ領域にヒ素を加速電圧２０ＫＶ、ドーズ２Ｅ１３ｃ
ｍ-2の条件でイオン注入した後、フォトレジストを除去
して全面に６０ｎｍ程度の酸化膜を成長してエッチバッ
クする（図示省略）。これにより側壁酸化膜８が形成さ
れる。その後、フォトレジスト１６をマスクとして、加
速電圧４０ＫＶ、ドーズ１〜５Ｅ１５ｃｍ-2の範囲で再
度ヒ素をイオン注入する。このとき、ＮＭＯＳトランジ
スタ部の多結晶シリコン膜７がＮ+ 多結晶シリコン膜１
０となる（図２（ｃ））。
【００２２】次に、フォトレジスト１７をマスクとした
ボロンのイオン注入により、ＰＭＯＳトランジスタのソ
ース・ドレイン領域を形成する。イオン注入は、加速電
圧１０ＫＶ程度、ドーズ１〜５Ｅ１５ｃｍ-2の範囲で行
う。このとき、ＰＭＯＳトランジスタ領域の多結晶シリ
コン膜７がＰ+ 多結晶シリコン膜１２となる（図２
（ｄ））。本実施の形態では、ＰＭＯＳトランジスタに
関してはＬＤＤ構造をとっていないが、適宜形成すれば
よい。
ボロンのイオン注入により、ＰＭＯＳトランジスタのソ
ース・ドレイン領域を形成する。イオン注入は、加速電
圧１０ＫＶ程度、ドーズ１〜５Ｅ１５ｃｍ-2の範囲で行
う。このとき、ＰＭＯＳトランジスタ領域の多結晶シリ
コン膜７がＰ+ 多結晶シリコン膜１２となる（図２
（ｄ））。本実施の形態では、ＰＭＯＳトランジスタに
関してはＬＤＤ構造をとっていないが、適宜形成すれば
よい。
【００２３】そして、１０００℃程度のランプアニール
を行い、結晶性の回復と不純物の再分布を施す。このラ
ンプアニールにより、Ｎ+ 多結晶シリコン膜１０とＰ+
多結晶シリコン膜１２の、ゲート酸化膜６に接する領域
における電気的に活性化した不純物濃度が十分に上が
る。その後、公知の技術を用いてシリコンの表面に厚さ
２０ｎｍ程度のＣｏシリサイド層１３を形成し、図１の
構造が完成する。その後、公知の技術により下地層間膜
の形成、コンタクトの開孔、電極の形成等を行い、ＣＭ
ＯＳＬＳＩが完成する。
を行い、結晶性の回復と不純物の再分布を施す。このラ
ンプアニールにより、Ｎ+ 多結晶シリコン膜１０とＰ+
多結晶シリコン膜１２の、ゲート酸化膜６に接する領域
における電気的に活性化した不純物濃度が十分に上が
る。その後、公知の技術を用いてシリコンの表面に厚さ
２０ｎｍ程度のＣｏシリサイド層１３を形成し、図１の
構造が完成する。その後、公知の技術により下地層間膜
の形成、コンタクトの開孔、電極の形成等を行い、ＣＭ
ＯＳＬＳＩが完成する。
【００２４】以上の説明から明らかなように、本実施の
形態ではＮＭＯＳトランジスタのゲート電極１０がＰＭ
ＯＳトランジスタのゲート電極１２と異なるため、ゲー
ト電極に対するイオン注入をソース・ドレイン領域を形
成するためのイオン注入と兼用しても、所望のソース・
ドレイン領域の形状と良好なゲート電極が同時に得られ
ることとなる。さらに、図５の従来技術と比較した場合
は、ゲート電極の厚さを変更する工程を追加するだけで
良い。
形態ではＮＭＯＳトランジスタのゲート電極１０がＰＭ
ＯＳトランジスタのゲート電極１２と異なるため、ゲー
ト電極に対するイオン注入をソース・ドレイン領域を形
成するためのイオン注入と兼用しても、所望のソース・
ドレイン領域の形状と良好なゲート電極が同時に得られ
ることとなる。さらに、図５の従来技術と比較した場合
は、ゲート電極の厚さを変更する工程を追加するだけで
良い。
【００２５】第１の実施の形態においては、Ｐ型ウェル
３をＮ+ 拡散層領域９を含む領域に設けている。このＣ
ＭＯＳトランジスタに対して、さらにドレイン容量を低
くするものとして、本発明の第２の実施の形態を、図３
に示す。本実施の形態においては、Ｐ+ 型シリコン基板
２０上のＰ- 型シリコン層２１にＮＭＯＳトランジスタ
が形成されており、Ｐ型ウェル３は、ＮＭＯＳトランジ
スタのソース・ドレイン領域の外周部より内側に設けら
れる。かかる構造は、第１の実施の形態の図２（ｂ）に
示すフォトレジスト１５のパターニング領域を、ゲート
電極のまわりに限定することにより実現する。
３をＮ+ 拡散層領域９を含む領域に設けている。このＣ
ＭＯＳトランジスタに対して、さらにドレイン容量を低
くするものとして、本発明の第２の実施の形態を、図３
に示す。本実施の形態においては、Ｐ+ 型シリコン基板
２０上のＰ- 型シリコン層２１にＮＭＯＳトランジスタ
が形成されており、Ｐ型ウェル３は、ＮＭＯＳトランジ
スタのソース・ドレイン領域の外周部より内側に設けら
れる。かかる構造は、第１の実施の形態の図２（ｂ）に
示すフォトレジスト１５のパターニング領域を、ゲート
電極のまわりに限定することにより実現する。
【００２６】次に、本発明の第３の実施の形態を、図４
（ａ）〜（ｄ）を用いて詳細に説明する。本実施の形態
は、第１の実施の形態に対してＰＭＯＳトランジスタ領
域の多結晶シリコン膜７にリンを添加し、かかる多結晶
シリコン膜のエッチングレートを上げるものである。
（ａ）〜（ｄ）を用いて詳細に説明する。本実施の形態
は、第１の実施の形態に対してＰＭＯＳトランジスタ領
域の多結晶シリコン膜７にリンを添加し、かかる多結晶
シリコン膜のエッチングレートを上げるものである。
【００２７】はじめに、第１の実施の形態と同様にし
て、ボロンを１０15〜１０16ｃｍ-3含んだＰ型シリコン
基板１に、厚さ４００ｎｍ程度のシリコン酸化膜から成
る素子分離酸化膜５と、厚さ５ｎｍ程度のゲート酸化膜
６と、多結晶シリコン膜７とを形成する（図４
（ａ））。さらに、第１の実施の形態と同様の条件でボ
ロンを３回イオン注入してＰ型ウェル３を形成し、フォ
トレジスト１５をマスクとして多結晶シリコン膜７を５
０ｎｍ程度エッチングする（図４（ｂ））。次に、フォ
トレジスト２２をマスクとするリンのイオン注入により
Ｎ型ウェル４を形成する。このイオン注入は、加速電圧
１ＭＶ，ドーズ２Ｅ１３ｃｍ-2と、加速電圧３５０Ｋ
Ｖ，ドーズ５Ｅ１２ｃｍ-2と、加速電圧２２０ＫＶ，ド
ーズ７Ｅ１２ｃｍ-2の条件で３回行う。その後、多結晶
シリコン膜７の表面をＮ型化するために、加速電圧３０
ＫＶ，ドーズ５Ｅ１４ｃｍ-2程度で再度リンのイオン注
入を行う（図４（ｃ））。次に、フォトレジスト２２を
除去後、１０００℃程度のランプアニールを行って、イ
オン注入した不純物を活性化する。その後、ゲート電極
のパターニングを行う。例えば、反射防止膜とフォトレ
ジストから成るマスク材２３をマスクとするエッチング
により、多結晶シリコン膜７を加工する（図４
（ｄ））。その後は第１の実施の形態と同様な工程を経
てＣＭＯＳトランジスタが完成する。
て、ボロンを１０15〜１０16ｃｍ-3含んだＰ型シリコン
基板１に、厚さ４００ｎｍ程度のシリコン酸化膜から成
る素子分離酸化膜５と、厚さ５ｎｍ程度のゲート酸化膜
６と、多結晶シリコン膜７とを形成する（図４
（ａ））。さらに、第１の実施の形態と同様の条件でボ
ロンを３回イオン注入してＰ型ウェル３を形成し、フォ
トレジスト１５をマスクとして多結晶シリコン膜７を５
０ｎｍ程度エッチングする（図４（ｂ））。次に、フォ
トレジスト２２をマスクとするリンのイオン注入により
Ｎ型ウェル４を形成する。このイオン注入は、加速電圧
１ＭＶ，ドーズ２Ｅ１３ｃｍ-2と、加速電圧３５０Ｋ
Ｖ，ドーズ５Ｅ１２ｃｍ-2と、加速電圧２２０ＫＶ，ド
ーズ７Ｅ１２ｃｍ-2の条件で３回行う。その後、多結晶
シリコン膜７の表面をＮ型化するために、加速電圧３０
ＫＶ，ドーズ５Ｅ１４ｃｍ-2程度で再度リンのイオン注
入を行う（図４（ｃ））。次に、フォトレジスト２２を
除去後、１０００℃程度のランプアニールを行って、イ
オン注入した不純物を活性化する。その後、ゲート電極
のパターニングを行う。例えば、反射防止膜とフォトレ
ジストから成るマスク材２３をマスクとするエッチング
により、多結晶シリコン膜７を加工する（図４
（ｄ））。その後は第１の実施の形態と同様な工程を経
てＣＭＯＳトランジスタが完成する。
【００２８】本実施の形態においては、ゲート電極の加
工が容易になるという利点がある。ＮＭＯＳトランジス
タ領域とＰＭＯＳトランジスタ領域とで多結晶シリコン
膜の膜厚差が５０ｎｍ程度あるが、膜厚の厚いＰＭＯＳ
トランジスタ領域の多結晶シリコン膜の表面をＮ型化し
てエッチングレートを大きくすることにより、ＮＭＯＳ
トランジスタ領域とＰＭＯＳトランジスタ領域とで多結
晶シリコン膜のジャストエッチング時間をほぼ等しく設
定できるようになる。表面がＮ型化されたＰＭＯＳトラ
ンジスタのゲート電極は、後のＰ+ 拡散層領域形成のた
めのイオン注入時（図２（ｄ）参照）に、より多くのボ
ロンが添加されてＰ+ 型化する。従って、エッチング時
に多結晶シリコン膜の表面をＮ型化しても問題点はな
い。
工が容易になるという利点がある。ＮＭＯＳトランジス
タ領域とＰＭＯＳトランジスタ領域とで多結晶シリコン
膜の膜厚差が５０ｎｍ程度あるが、膜厚の厚いＰＭＯＳ
トランジスタ領域の多結晶シリコン膜の表面をＮ型化し
てエッチングレートを大きくすることにより、ＮＭＯＳ
トランジスタ領域とＰＭＯＳトランジスタ領域とで多結
晶シリコン膜のジャストエッチング時間をほぼ等しく設
定できるようになる。表面がＮ型化されたＰＭＯＳトラ
ンジスタのゲート電極は、後のＰ+ 拡散層領域形成のた
めのイオン注入時（図２（ｄ）参照）に、より多くのボ
ロンが添加されてＰ+ 型化する。従って、エッチング時
に多結晶シリコン膜の表面をＮ型化しても問題点はな
い。
【００２９】
【発明の効果】本発明の効果は、微細化したＣＭＯＳＬ
ＳＩにおいて、ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタの双方に対して、トランジスタの信頼性を確保し
つつトランジスタ性能の向上を図ることができる点にあ
る。
ＳＩにおいて、ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタの双方に対して、トランジスタの信頼性を確保し
つつトランジスタ性能の向上を図ることができる点にあ
る。
【００３０】本発明ではゲート電極の厚さをＮＭＯＳト
ランジスタは薄く、ＰＭＯＳトランジスタは厚く設定す
ることにより、ＮＭＯＳトランジスタにおいてはゲート
電極中に空乏層が形成されないようにして性能向上を図
ることが容易となり、一方、ＰＭＯＳトランジスタにお
いてはボロンのゲート酸化膜への突き抜けを防止できる
ため、性能を劣化させずに特性ばらつきの低減や信頼性
の確保が容易となる。例えば、ゲート長が０．１８μｍ
程度のＣＭＯＳＬＳＩにおいては、実施の形態に示した
ようにＮＭＯＳトランジスタに対して１５０ｎｍのゲー
ト電極、ＰＭＯＳトランジスタに対して２００ｎｍのゲ
ート電極を設定する。これにより、ＮＭＯＳトランジス
タ、ＰＭＯＳトランジスタの双方に２００ｎｍのゲート
電極を用いていた従来技術に比較すると、ＰＭＯＳトラ
ンジスタの性能や信頼性を維持したまま、ＮＭＯＳトラ
ンジスタの駆動能力を１５％程度向上させることができ
る。
ランジスタは薄く、ＰＭＯＳトランジスタは厚く設定す
ることにより、ＮＭＯＳトランジスタにおいてはゲート
電極中に空乏層が形成されないようにして性能向上を図
ることが容易となり、一方、ＰＭＯＳトランジスタにお
いてはボロンのゲート酸化膜への突き抜けを防止できる
ため、性能を劣化させずに特性ばらつきの低減や信頼性
の確保が容易となる。例えば、ゲート長が０．１８μｍ
程度のＣＭＯＳＬＳＩにおいては、実施の形態に示した
ようにＮＭＯＳトランジスタに対して１５０ｎｍのゲー
ト電極、ＰＭＯＳトランジスタに対して２００ｎｍのゲ
ート電極を設定する。これにより、ＮＭＯＳトランジス
タ、ＰＭＯＳトランジスタの双方に２００ｎｍのゲート
電極を用いていた従来技術に比較すると、ＰＭＯＳトラ
ンジスタの性能や信頼性を維持したまま、ＮＭＯＳトラ
ンジスタの駆動能力を１５％程度向上させることができ
る。
【００３１】さらに、本発明は、ウェルの形成時に用い
るフォトレジストをマスクとしてゲート電極を削ること
により、図５および図６に示した従来技術に対しては１
工程の追加により実現が可能となる。また、図７および
図８に示した従来技術と比較すると、フォトマスク１枚
分のマスキング工程を削減しながら、図５および図６の
従来技術の課題を解決でき、オーバーエッチングの問題
も生じない。ここで、従来技術にウェルを構成すること
を考慮した場合は、相対的に、本願発明はさらに工程が
削減されることとなる。
るフォトレジストをマスクとしてゲート電極を削ること
により、図５および図６に示した従来技術に対しては１
工程の追加により実現が可能となる。また、図７および
図８に示した従来技術と比較すると、フォトマスク１枚
分のマスキング工程を削減しながら、図５および図６の
従来技術の課題を解決でき、オーバーエッチングの問題
も生じない。ここで、従来技術にウェルを構成すること
を考慮した場合は、相対的に、本願発明はさらに工程が
削減されることとなる。
【００３２】なお、上述した実施の形態は、本願発明を
制限するものではなく、本願発明の要旨を変更しない範
囲で種々の変化が考えられる。例えば、ＮＭＯＳトラン
ジスタ領域の多結晶シリコンをエッチングする代わり
に、ＰＭＯＳトランジスタ領域の多結晶シリコンをさら
に厚く形成してもよい。また、半導体基板と同じ導電型
のウェルやＬＤＤ構造の不純物拡散層領域などは、必要
に応じて設ければよく、Ｎ型およびＰ型不純物拡散層を
形成するためのイオン種に関しても、適宜適当なものを
使用すればよい。
制限するものではなく、本願発明の要旨を変更しない範
囲で種々の変化が考えられる。例えば、ＮＭＯＳトラン
ジスタ領域の多結晶シリコンをエッチングする代わり
に、ＰＭＯＳトランジスタ領域の多結晶シリコンをさら
に厚く形成してもよい。また、半導体基板と同じ導電型
のウェルやＬＤＤ構造の不純物拡散層領域などは、必要
に応じて設ければよく、Ｎ型およびＰ型不純物拡散層を
形成するためのイオン種に関しても、適宜適当なものを
使用すればよい。
【図１】本発明の第１の実施の形態の半導体装置の断面
構造図。
構造図。
【図２】本発明の第１の実施の形態の半導体装置の製造
工程断面図。
工程断面図。
【図３】本発明の第２の実施の形態の半導体装置の断面
構造図。
構造図。
【図４】本発明の第３の実施の形態の半導体装置の製造
工程断面図。
工程断面図。
【図５】従来の半導体装置の構造断面図。
【図６】従来の半導体装置の製造工程断面図。
【図７】従来の半導体装置の製造工程断面図。
【図８】図７に続く製造工程断面図。
１ Ｐ型シリコン基板 ２ Ｎ型シリコン基板 ３ Ｐ型ウェル ４ Ｎ型ウェル ５ 素子分離酸化膜 ６ ゲート酸化膜 ７ 多結晶シリコン膜 ８ 側壁酸化膜 ９ Ｎ+ 拡散層領域 １０ Ｎ+ 多結晶シリコン膜 １１ Ｐ+ 拡散層領域 １２ Ｐ+ 多結晶シリコン膜 １３ 金属シリサイド層 １５〜１７ フォトレジスト ２０ Ｐ+ 型シリコン層 ２１ Ｐ- 型シリコン層 ２３ マスク材 ２５ Ｔｉ膜 ２２，２６〜３０ フォトレジスト
Claims (8)
- 【請求項１】 ＮＭＯＳトランジスタとＰＭＯＳトラン
ジスタとを有する半導体装置において、前記ＮＭＯＳト
ランジスタのゲート電極と前記ＰＭＯＳトランジスタの
ゲート電極との厚さが異なることを特徴とする半導体装
置。 - 【請求項２】 前記ＮＭＯＳトランジスタのゲート電極
の厚さが、前記ＰＭＯＳトランジスタのゲート電極の厚
さよりも薄いことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記ＮＭＯＳトランジスタのゲート電極
がＮ+ 型の多結晶シリコン膜で形成され、前記ＰＭＯＳ
トランジスタのゲート電極がＰ+ 型の多結晶シリコン膜
で形成されていることを特徴とする請求項１または２記
載の半導体装置。 - 【請求項４】 前記ＮＭＯＳトランジスタのゲート電極
がＮ+ 型のアモルファスシリコン膜で形成され、前記Ｐ
ＭＯＳトランジスタのゲート電極がＰ+ 型のアモルファ
シリコン膜で形成されていることを特徴とする請求項１
または２記載の半導体装置。 - 【請求項５】 第１導電型のゲート電極をもつ第１のト
ランジスタと第２導電型のゲート電極をもつ第２のトラ
ンジスタのゲート電極を形成するにあたって、前記第１
のトランジスタが半導体基板の第１の領域に形成され、
前記第２のトランジスタが前記半導体基板の第２の領域
に形成される場合に、前記半導体基板上に前記第１およ
び第２のトランジスタのゲート電極を形成するための半
導体膜を形成し、当該半導体膜上の前記第２の領域に対
応する部分にマスク層を設けて前記第１の領域を形成
し、同じマスク層を用いて前記半導体膜の前記第１の領
域に対応する部分を削って薄くすることを特徴とする半
導体装置の製造方法。 - 【請求項６】 ＰＭＯＳトランジスタまたはＮＭＯＳト
ランジスタを形成する第１および第２のトランジスタ領
域を有する半導体基板上の全面にゲート酸化膜とシリコ
ン膜を形成する工程と、前記第１および第２のトランジ
スタ領域のうち一方のトランジスタ領域の前記シリコン
膜の膜厚を変える工程と、前記シリコン膜をパターニン
グしてゲート電極を形成する工程と、前記第１のトラン
ジスタ領域において前記ゲート電極および前記半導体基
板の表面に対し同時にイオン注入する工程と、前記第２
のトランジスタ領域において前記ゲート電極および前記
半導体基板の表面に対し同時にイオン注入する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 第１のトランジスタ領域および第２のト
ランジスタ領域を有する半導体基板上にゲート酸化膜を
形成する工程と、前記ゲート酸化膜上にシリコン膜を形
成する工程と、前記第２のトランジスタ領域上に第１の
マスク層を形成して、当該マスク層をマスクとして前記
第１のトランジスタ領域の前記半導体基板中にイオン注
入により第１導電型のウェルを形成する工程と、前記第
１のマスク層をマスクとして前記第１のトランジスタ領
域上の前記シリコン膜を削り薄くする工程と、前記第１
のトランジスタ領域上に第２のレジスト膜を形成する工
程と、前記第２のレジスト膜をマスクとして前記第２の
トランジスタ領域の前記半導体基板中にイオン注入によ
り第２導電型のウェルを形成する工程と、前記第１およ
び第２のトランジスタ領域上の前記シリコン膜をパター
ニングしてゲート電極を形成する工程と、前記第１のト
ランジスタ領域の前記ゲート電極および前記半導体基板
の表面に対し同時にイオン注入して前記第２導電型のソ
ース領域とドレイン領域を形成するとともに当該ゲート
電極を高濃度の第２導電型にドーピングする工程と、前
記第２のトランジスタ領域の前記ゲート電極および前記
半導体基板の表面に対し同時にイオン注入して前記第１
導電型のソース領域とドレイン領域を形成するとともに
当該ゲート電極を高濃度の第１導電型にドーピングする
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記シリコン膜をパターニングしてゲー
ト電極を形成する工程の前に、前記第１および第２のト
ランジスタ領域のうち一方のトランジスタ領域の前記シ
リコン膜の表面に不純物をイオン注入する工程をさらに
含むことを特徴とする請求項６または７記載の半導体装
置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09148015A JP3077630B2 (ja) | 1997-06-05 | 1997-06-05 | 半導体装置およびその製造方法 |
| US09/092,076 US6033944A (en) | 1997-06-05 | 1998-06-05 | Semiconductor device and semiconductor device manufacturing method |
| US09/199,390 US6049113A (en) | 1997-06-05 | 1998-11-25 | Semiconductor device and semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09148015A JP3077630B2 (ja) | 1997-06-05 | 1997-06-05 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335480A true JPH10335480A (ja) | 1998-12-18 |
| JP3077630B2 JP3077630B2 (ja) | 2000-08-14 |
Family
ID=15443205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09148015A Expired - Fee Related JP3077630B2 (ja) | 1997-06-05 | 1997-06-05 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6033944A (ja) |
| JP (1) | JP3077630B2 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| US6049113A (en) | 2000-04-11 |
| US6033944A (en) | 2000-03-07 |
| JP3077630B2 (ja) | 2000-08-14 |
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| Date | Code | Title | Description |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |