JPH10340592A - 電流制御回路及びこれを有する不揮発性半導体記憶装置 - Google Patents
電流制御回路及びこれを有する不揮発性半導体記憶装置Info
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- JPH10340592A JPH10340592A JP14764197A JP14764197A JPH10340592A JP H10340592 A JPH10340592 A JP H10340592A JP 14764197 A JP14764197 A JP 14764197A JP 14764197 A JP14764197 A JP 14764197A JP H10340592 A JPH10340592 A JP H10340592A
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Abstract
(57)【要約】
【課題】 各メモリ・セルに流れるソース電流を適切に
制御することで、各メモリ・セルの消去条件が実質的に
同一となり、消去動作及び半導体装置の信頼性を向上さ
せることを目的とする。 【解決手段】 不揮発性半導体記憶装置のメモリ・セル
に流す電流を制御する電流制御回路１２において、メモ
リ・セルの消去動作時に各メモリ・セルに流す電流の値
を許容範囲内に制御する回路（ＲＭ）を有する電流制御
回路。
制御することで、各メモリ・セルの消去条件が実質的に
同一となり、消去動作及び半導体装置の信頼性を向上さ
せることを目的とする。 【解決手段】 不揮発性半導体記憶装置のメモリ・セル
に流す電流を制御する電流制御回路１２において、メモ
リ・セルの消去動作時に各メモリ・セルに流す電流の値
を許容範囲内に制御する回路（ＲＭ）を有する電流制御
回路。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書換え可
能な不揮発性半導体記憶装置に関し、特に、フラッシュ
メモリのように複数のメモリ・セルを一括で消去する一
括消去型不揮発性半導体記憶装置に関する。より特定す
れば、本発明は、複数のメモリ・セルを一括で消去する
ための回路構成の改善に関する。
能な不揮発性半導体記憶装置に関し、特に、フラッシュ
メモリのように複数のメモリ・セルを一括で消去する一
括消去型不揮発性半導体記憶装置に関する。より特定す
れば、本発明は、複数のメモリ・セルを一括で消去する
ための回路構成の改善に関する。
【０００２】フラッシュメモリは、集積化が容易で、電
気的に書換えが可能であり、しかも不揮発性であること
から、外部記憶装置、携帯電話機等、幅広い応用が考え
られ、将来的に有望なデバイスとして位置付けられてい
る。
気的に書換えが可能であり、しかも不揮発性であること
から、外部記憶装置、携帯電話機等、幅広い応用が考え
られ、将来的に有望なデバイスとして位置付けられてい
る。
【０００３】
【従来の技術】図５は、フラッシュメモリのメモリ・セ
ル構造とその動作を示す図である。フラッシュメモリの
構造は次の通りである。Ｐ型半導体基板はソース及びド
レインとして機能するＮ+ 型拡散層を有し、この間にチ
ャネルが形成される。チャネルの上部には、図示を省略
する絶縁膜が設けられ、この上にフローティング・ゲー
トＦＧが設けられている。フローティング・ゲートＦＧ
上には、図示を省略する絶縁膜を介してコントロール・
ゲートＣＧが設けられている。図５中の記号Ｖｄ、Ｖｓ
及びＶｇはそれぞれ、ドレイン電圧、ソース電圧及びゲ
ート電圧である。
ル構造とその動作を示す図である。フラッシュメモリの
構造は次の通りである。Ｐ型半導体基板はソース及びド
レインとして機能するＮ+ 型拡散層を有し、この間にチ
ャネルが形成される。チャネルの上部には、図示を省略
する絶縁膜が設けられ、この上にフローティング・ゲー
トＦＧが設けられている。フローティング・ゲートＦＧ
上には、図示を省略する絶縁膜を介してコントロール・
ゲートＣＧが設けられている。図５中の記号Ｖｄ、Ｖｓ
及びＶｇはそれぞれ、ドレイン電圧、ソース電圧及びゲ
ート電圧である。
【０００４】データの書込み時は、ドレイン電圧Ｖｄを
第１の電圧Ｖｐに設定し（Ｖｄ＝Ｖｐ＝〜６Ｖ）、ゲー
ト電圧Ｖｇを第２の電圧Ｖｐｐ（＞Ｖｐ）に設定し（Ｖ
ｇ＝Ｖｐｐ＝〜１２Ｖ）、ソース電圧Ｖｓを０Ｖ（各電
源電圧の基準電位）に設定する。これにより、図５の＊
１で示すように、ドレインからフローティング・ゲート
ＦＧに電子を注入する。また、データの消去時は、ソー
ス電圧Ｖｓを第３の電圧Ｖｃｃ（＜Ｖｐで例えば〜５
Ｖ）に設定し、ゲート電圧Ｖｇを負電圧（＜０Ｖ）に設
定し、ドレインをオープンにする。これにより、図５の
＊２で示すように、フローティング・ゲートＦＧからソ
ースに電子を引き抜く。また、データの読出し時は、ゲ
ート電圧Ｖｇを第３の電圧Ｖｃｃ（＝〜５Ｖ）に設定
し、ドレイン電圧Ｖｄを１Ｖ以下に設定し（Ｖｄ＝〜１
Ｖ）、ドレインに電流が流れるか否かでデータが”１”
か”０”かを判定する。なお、Ｖｐｐを書込み／消去電
圧と呼び、Ｖｃｃを読出し電圧ということもある。
第１の電圧Ｖｐに設定し（Ｖｄ＝Ｖｐ＝〜６Ｖ）、ゲー
ト電圧Ｖｇを第２の電圧Ｖｐｐ（＞Ｖｐ）に設定し（Ｖ
ｇ＝Ｖｐｐ＝〜１２Ｖ）、ソース電圧Ｖｓを０Ｖ（各電
源電圧の基準電位）に設定する。これにより、図５の＊
１で示すように、ドレインからフローティング・ゲート
ＦＧに電子を注入する。また、データの消去時は、ソー
ス電圧Ｖｓを第３の電圧Ｖｃｃ（＜Ｖｐで例えば〜５
Ｖ）に設定し、ゲート電圧Ｖｇを負電圧（＜０Ｖ）に設
定し、ドレインをオープンにする。これにより、図５の
＊２で示すように、フローティング・ゲートＦＧからソ
ースに電子を引き抜く。また、データの読出し時は、ゲ
ート電圧Ｖｇを第３の電圧Ｖｃｃ（＝〜５Ｖ）に設定
し、ドレイン電圧Ｖｄを１Ｖ以下に設定し（Ｖｄ＝〜１
Ｖ）、ドレインに電流が流れるか否かでデータが”１”
か”０”かを判定する。なお、Ｖｐｐを書込み／消去電
圧と呼び、Ｖｃｃを読出し電圧ということもある。
【０００５】フラッシュメモリの消去は一般に、メモリ
・セル毎には行わず、グループ単位（例えば６４Ｋバイ
ト単位で、通常グループをセクタと呼ぶ）で行われる。
これにより、各セクタ毎に電流制御回路を要する。デー
タの消去はメモリ・セルにソース電流を流すことで行う
ので、上記電流制御回路は特にソース電流制御回路と呼
ばれる。
・セル毎には行わず、グループ単位（例えば６４Ｋバイ
ト単位で、通常グループをセクタと呼ぶ）で行われる。
これにより、各セクタ毎に電流制御回路を要する。デー
タの消去はメモリ・セルにソース電流を流すことで行う
ので、上記電流制御回路は特にソース電流制御回路と呼
ばれる。
【０００６】図６に、セクタ単位の消去を採用した従来
のフラッシュメモリの構成を示す図である。複数のセク
タ１０1 〜１０n にはそれぞれ、セル・アレイ１４1 〜
１４ n 及びソース電流制御回路１２1 〜１２n が設けら
れている。ソース電流制御回路１２1 〜１２n は、配線
１６を介して第３の電圧の電源Ｖｃｃに接続された電流
源に接続されている。なお、Ｒ１〜Ｒｎはそれぞれ、配
線１６の対応する区間の配線抵抗を示す。
のフラッシュメモリの構成を示す図である。複数のセク
タ１０1 〜１０n にはそれぞれ、セル・アレイ１４1 〜
１４ n 及びソース電流制御回路１２1 〜１２n が設けら
れている。ソース電流制御回路１２1 〜１２n は、配線
１６を介して第３の電圧の電源Ｖｃｃに接続された電流
源に接続されている。なお、Ｒ１〜Ｒｎはそれぞれ、配
線１６の対応する区間の配線抵抗を示す。
【０００７】図７は、ソース電流制御回路１２1 の構成
例を示す回路図である。なお、他のソース電流制御回路
１２2 〜１２n は図７と同一構成である。ソース電流制
御回路１２1 はＰチャネル電界効果トランジスタ（例え
ば、ＭＯＳトランジスタ）ＭＰ１、ＭＰ２とＮチャネル
電界効果トランジスタＭＮ１、ＭＮ２とを有する。セク
タ１０1 に対する消去信号ＥＲ１はトランジスタＭＰ１
とＭＮ１のゲートに与えられ、消去動作中はハイレベル
となる。図６に示す電流源はトランジスタＭＰ２のソー
スに接続され、トランジスタＭＰ２とＭＮ２のドレイン
が共通に接続され、更にセル・アレイ１４1 に接続され
ている。
例を示す回路図である。なお、他のソース電流制御回路
１２2 〜１２n は図７と同一構成である。ソース電流制
御回路１２1 はＰチャネル電界効果トランジスタ（例え
ば、ＭＯＳトランジスタ）ＭＰ１、ＭＰ２とＮチャネル
電界効果トランジスタＭＮ１、ＭＮ２とを有する。セク
タ１０1 に対する消去信号ＥＲ１はトランジスタＭＰ１
とＭＮ１のゲートに与えられ、消去動作中はハイレベル
となる。図６に示す電流源はトランジスタＭＰ２のソー
スに接続され、トランジスタＭＰ２とＭＮ２のドレイン
が共通に接続され、更にセル・アレイ１４1 に接続され
ている。
【０００８】セクタ１０1 のセル・アレイ１４1 を一括
消去する場合には、セクタ１０1 に対する消去信号ＥＲ
をハイレベルに設定する。トランジスタＭＮ１はオン
し、トランジスタＭＰ２がオンする。よって、図７の太
い実線で示すように、電流源からトランジスタＭＰ２を
介して電流Ｉ１がセル・アレイ１４1 に供給される。
消去する場合には、セクタ１０1 に対する消去信号ＥＲ
をハイレベルに設定する。トランジスタＭＮ１はオン
し、トランジスタＭＰ２がオンする。よって、図７の太
い実線で示すように、電流源からトランジスタＭＰ２を
介して電流Ｉ１がセル・アレイ１４1 に供給される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の技術は以下の問題点を有する。前述したように、配
線１６には配線抵抗Ｒ１〜Ｒｎがある。各ソース電流制
御回路１２1 〜１２n は同一回路構成なので、セル・ア
レイ１４1 〜１４n に流れるソース電流Ｉ１〜Ｉｎの電
流値は、配線の配線抵抗Ｒ１〜Ｒｎの抵抗値に依存して
異なる。すなわち、セクタ１０1 は配線抵抗Ｒ１を介し
て電流源と接続されているので、ソース電流Ｉ１は最も
大きい値となる。これに対し、セクタ１０nは抵抗Ｒ１
〜Ｒｎを介して電流源と接続されているため、ソース電
流Ｉｎは最も小さい値となる。すなわち、図８に示すよ
うに、ソース電流Ｉ１、Ｉ２、Ｉ３の順にその値が小さ
くなる。なお、図８はソース電流制御回路１２1 、１２
2 、１２3 のＶｓ−Ｉｓ特性を示し、その横軸はソース
電圧Ｖｓを示し、縦軸はソース電流Ｉｓを示す。
来の技術は以下の問題点を有する。前述したように、配
線１６には配線抵抗Ｒ１〜Ｒｎがある。各ソース電流制
御回路１２1 〜１２n は同一回路構成なので、セル・ア
レイ１４1 〜１４n に流れるソース電流Ｉ１〜Ｉｎの電
流値は、配線の配線抵抗Ｒ１〜Ｒｎの抵抗値に依存して
異なる。すなわち、セクタ１０1 は配線抵抗Ｒ１を介し
て電流源と接続されているので、ソース電流Ｉ１は最も
大きい値となる。これに対し、セクタ１０nは抵抗Ｒ１
〜Ｒｎを介して電流源と接続されているため、ソース電
流Ｉｎは最も小さい値となる。すなわち、図８に示すよ
うに、ソース電流Ｉ１、Ｉ２、Ｉ３の順にその値が小さ
くなる。なお、図８はソース電流制御回路１２1 、１２
2 、１２3 のＶｓ−Ｉｓ特性を示し、その横軸はソース
電圧Ｖｓを示し、縦軸はソース電流Ｉｓを示す。
【００１０】セクタ１０1 〜１０n のソース電流Ｉｓが
異なるので、セル・アレイ１４1 〜１４n の各メモリ・
セルにかかるストレスが異なり、以下の問題点を引き起
こす。例えば、ソース電流Ｉ１が適切な消去動作を保証
する値である場合には、同一消去時間でソース電流Ｉｎ
をメモリ・セルに流しても、その消去は不十分である可
能性がある。また、ソース電流Ｉｎが適切な消去動作を
保証する場合には、同一消去時間でソース電流Ｉ１をメ
モリ・セルに流すと、過度に消去される（フローティン
グ・ゲートＦＧ内の電子が過度に減少する）可能性があ
る。このような可能性を排除するためには、ソース電流
値に応じて消去時間を変化させる必要がある。
異なるので、セル・アレイ１４1 〜１４n の各メモリ・
セルにかかるストレスが異なり、以下の問題点を引き起
こす。例えば、ソース電流Ｉ１が適切な消去動作を保証
する値である場合には、同一消去時間でソース電流Ｉｎ
をメモリ・セルに流しても、その消去は不十分である可
能性がある。また、ソース電流Ｉｎが適切な消去動作を
保証する場合には、同一消去時間でソース電流Ｉ１をメ
モリ・セルに流すと、過度に消去される（フローティン
グ・ゲートＦＧ内の電子が過度に減少する）可能性があ
る。このような可能性を排除するためには、ソース電流
値に応じて消去時間を変化させる必要がある。
【００１１】しかしながら、複数のセクタを同時に消去
する場合は上記可能性を排除できない。例えば、デバイ
スの出荷前の試験では試験時間を短縮するために、複数
のセクタをまとめて同時に消去する場合がある。複数の
セクタに同じ時間だけソース電流を供給しても、ソース
電流値が各セクタで異なるため、各セクタの消去状態は
異なる。仮に、これを考慮して、同時に消去すべきセク
タのうち最小ソース電流で所定の消去状態を得るために
必要な時間を共通の消去時間とすると、同時に消去すべ
きセクタのうち比較的大きなソース電流が流れるセクタ
は過度に消去されてしまう（過剰消去）。逆に、同時に
消去すべきセクタのうち最大ソース電流で所定の消去状
態を得るために必要な時間を共通の消去時間とすると、
同時に消去すべきセクタのうち比較的小さいソース電流
が流れるセクタは消去が不十分となってしまう。この結
果、デバイスの信頼性は低下してしまう。
する場合は上記可能性を排除できない。例えば、デバイ
スの出荷前の試験では試験時間を短縮するために、複数
のセクタをまとめて同時に消去する場合がある。複数の
セクタに同じ時間だけソース電流を供給しても、ソース
電流値が各セクタで異なるため、各セクタの消去状態は
異なる。仮に、これを考慮して、同時に消去すべきセク
タのうち最小ソース電流で所定の消去状態を得るために
必要な時間を共通の消去時間とすると、同時に消去すべ
きセクタのうち比較的大きなソース電流が流れるセクタ
は過度に消去されてしまう（過剰消去）。逆に、同時に
消去すべきセクタのうち最大ソース電流で所定の消去状
態を得るために必要な時間を共通の消去時間とすると、
同時に消去すべきセクタのうち比較的小さいソース電流
が流れるセクタは消去が不十分となってしまう。この結
果、デバイスの信頼性は低下してしまう。
【００１２】従って、本発明は上記従来技術の問題点を
解決し、各メモリ・セルに流れるソース電流を適切に制
御することで、各メモリ・セルの消去条件が実質的に同
一となり、消去動作及び半導体装置の信頼性を向上させ
ることを目的とする。
解決し、各メモリ・セルに流れるソース電流を適切に制
御することで、各メモリ・セルの消去条件が実質的に同
一となり、消去動作及び半導体装置の信頼性を向上させ
ることを目的とする。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、不揮発性半導体記憶装置のメモリ・セルに流す電流
を制御する電流制御回路（実施の形態のソース電流制御
回路１２、４６に相当）において、メモリ・セルの消去
動作時に各メモリ・セルに流す電流の電流値を許容範囲
内に制御する回路（実施の形態のプルダウン抵抗ＲＭに
相当）を有することを特徴とする電流制御回路である。
各メモリ・セルに流す電流、すなわちソース電流の値を
許容範囲内に制御することで、消去条件は実質的に同一
となり、消去後のメモリ・セルの状態も実質的に同一と
なる。従って、従来の問題点は解消される。
は、不揮発性半導体記憶装置のメモリ・セルに流す電流
を制御する電流制御回路（実施の形態のソース電流制御
回路１２、４６に相当）において、メモリ・セルの消去
動作時に各メモリ・セルに流す電流の電流値を許容範囲
内に制御する回路（実施の形態のプルダウン抵抗ＲＭに
相当）を有することを特徴とする電流制御回路である。
各メモリ・セルに流す電流、すなわちソース電流の値を
許容範囲内に制御することで、消去条件は実質的に同一
となり、消去後のメモリ・セルの状態も実質的に同一と
なる。従って、従来の問題点は解消される。
【００１４】ここで、各メモリ・セルに流すソース電流
の値が等しければ、消去条件は完全に等しく、よって消
去後のメモリ・セルの状態も完全に等しくなる。しかし
ながら、この条件はあくまでも理想的なもので、実際に
は、ソース電流値のばらつきがある許容範囲にあれば、
上記問題点は実質的に発生しない。請求項２に記載の発
明は、請求項１の前記制御する回路が、メモリ・セルの
消去動作時に各メモリ・セルに流す電流がほぼ等しくな
るように制御することを特徴とする構成である。上記許
容範囲のうちの理想的な場合を規定したものである。
の値が等しければ、消去条件は完全に等しく、よって消
去後のメモリ・セルの状態も完全に等しくなる。しかし
ながら、この条件はあくまでも理想的なもので、実際に
は、ソース電流値のばらつきがある許容範囲にあれば、
上記問題点は実質的に発生しない。請求項２に記載の発
明は、請求項１の前記制御する回路が、メモリ・セルの
消去動作時に各メモリ・セルに流す電流がほぼ等しくな
るように制御することを特徴とする構成である。上記許
容範囲のうちの理想的な場合を規定したものである。
【００１５】請求項３に記載の発明は、請求項１のメモ
リ・セルを複数個ごとにグループ（実施の形態のセクタ
１４1 〜１４n に相当）化し、各グループ毎にメモリ・
セルの消去動作を行うことができる場合に、前記制御す
る回路が、消去動作時にメモリ・セルに流す電流を各グ
ループ間でほぼ等しくなる（実施の形態のＩconst に相
当）ように制御することを特徴とする構成である。メモ
リ・セル・アレイをセクタ化した場合を規定するもので
あり、この制御により、セクタ間でのソース電流のばら
つきが無くなり、各セクタを単独で、または複数を同時
に消去する場合でも、ソース電流を好適に制御でき、従
来の問題点は解消できる。
リ・セルを複数個ごとにグループ（実施の形態のセクタ
１４1 〜１４n に相当）化し、各グループ毎にメモリ・
セルの消去動作を行うことができる場合に、前記制御す
る回路が、消去動作時にメモリ・セルに流す電流を各グ
ループ間でほぼ等しくなる（実施の形態のＩconst に相
当）ように制御することを特徴とする構成である。メモ
リ・セル・アレイをセクタ化した場合を規定するもので
あり、この制御により、セクタ間でのソース電流のばら
つきが無くなり、各セクタを単独で、または複数を同時
に消去する場合でも、ソース電流を好適に制御でき、従
来の問題点は解消できる。
【００１６】請求項４に記載の発明は、請求項１ないし
３のいずれか一項において、前記制御する回路は、消去
動作時メモリ・セルに流す電流を供給するためのトラン
ジスタ（実施の形態のトランジスタＭＰ２に相当）のゲ
ート電圧を制御する回路（実施の形態のプル・ダウン抵
抗ＲＭに相当）であることを特徴とする構成である。上
記回路の一構成例を規定したものである。
３のいずれか一項において、前記制御する回路は、消去
動作時メモリ・セルに流す電流を供給するためのトラン
ジスタ（実施の形態のトランジスタＭＰ２に相当）のゲ
ート電圧を制御する回路（実施の形態のプル・ダウン抵
抗ＲＭに相当）であることを特徴とする構成である。上
記回路の一構成例を規定したものである。
【００１７】請求項５に記載の発明は、請求項４におい
て、前記ゲート電圧を制御する回路は、ゲート電圧を設
定するための電流路（実施の形態のトランジスタＭＰ
１、ＭＮ１、ＭＮ３を含む電流路に相当）に設けられた
抵抗（実施の形態のプル・ダウン抵抗ＲＭに相当）であ
ることを特徴とする構成である。抵抗で電流路に流れる
電流を制御することでゲート電圧を制御し、ソース電流
を許容範囲内に設定する。
て、前記ゲート電圧を制御する回路は、ゲート電圧を設
定するための電流路（実施の形態のトランジスタＭＰ
１、ＭＮ１、ＭＮ３を含む電流路に相当）に設けられた
抵抗（実施の形態のプル・ダウン抵抗ＲＭに相当）であ
ることを特徴とする構成である。抵抗で電流路に流れる
電流を制御することでゲート電圧を制御し、ソース電流
を許容範囲内に設定する。
【００１８】請求項６に記載の発明は、請求項１ないし
５のいずれか一項において、前記ゲート電圧を制御する
回路は、ゲート電圧を設定するための電流路に設けられ
る抵抗（実施の形態のプル・ダウン抵抗ＲＭに相当）
と、この抵抗を消去すべきグループを示す信号（実施の
形態の複数セクタ同時消去信号ＭＵＬＴＩに相当）及び
消去を指示する信号（実施の形態の消去信号ＥＲに相
当）とに基づき、選択的に前記電流路に接続する回路
（実施の形態のナンド・ゲートＮＡＮＤ、インバータＩ
ＮＶ２、トランジスタＭＮ３に相当）とを有することを
特徴とする構成である。必要に応じて、抵抗を電流路内
に接続することができる。
５のいずれか一項において、前記ゲート電圧を制御する
回路は、ゲート電圧を設定するための電流路に設けられ
る抵抗（実施の形態のプル・ダウン抵抗ＲＭに相当）
と、この抵抗を消去すべきグループを示す信号（実施の
形態の複数セクタ同時消去信号ＭＵＬＴＩに相当）及び
消去を指示する信号（実施の形態の消去信号ＥＲに相
当）とに基づき、選択的に前記電流路に接続する回路
（実施の形態のナンド・ゲートＮＡＮＤ、インバータＩ
ＮＶ２、トランジスタＭＮ３に相当）とを有することを
特徴とする構成である。必要に応じて、抵抗を電流路内
に接続することができる。
【００１９】請求項７に記載の発明は、請求項１ないし
６のいずれか一項において、前記制御する回路は、電流
源から各メモリ・セルまでの配線抵抗（実施の形態の配
線抵抗Ｒ１〜Ｒｎに相当）に基づき各メモリ・セルのソ
ース電流を許容範囲内に制御することを特徴とする構成
である。消去時にメモリ・セルのソース電流の値のばら
つきは、電流源から各メモリ・セルまでの配線（実施の
形態の配線１６に相当）の配線抵抗の差に起因するた
め、この配線抵抗の差を補正するようにソース電流値を
許容範囲内に設定する。
６のいずれか一項において、前記制御する回路は、電流
源から各メモリ・セルまでの配線抵抗（実施の形態の配
線抵抗Ｒ１〜Ｒｎに相当）に基づき各メモリ・セルのソ
ース電流を許容範囲内に制御することを特徴とする構成
である。消去時にメモリ・セルのソース電流の値のばら
つきは、電流源から各メモリ・セルまでの配線（実施の
形態の配線１６に相当）の配線抵抗の差に起因するた
め、この配線抵抗の差を補正するようにソース電流値を
許容範囲内に設定する。
【００２０】請求項８に記載の発明は、請求項１ないし
７のいずれか一項記載の電流制御回路を具備することを
特徴とする不揮発性半導体記憶装置（図４に示す装置に
相当）である。上記電流制御回路の作用、効果を具備し
た信頼性のあるデバイスが提供できる。
７のいずれか一項記載の電流制御回路を具備することを
特徴とする不揮発性半導体記憶装置（図４に示す装置に
相当）である。上記電流制御回路の作用、効果を具備し
た信頼性のあるデバイスが提供できる。
【００２１】
【発明の実施の形態】図１は、本発明の一実施の形態を
示す回路図である。図１中、前述した図に示す構成要素
と同一のものには同一の参照番号を付けてある。消去
時、セル・アレイ１４のメモリ・セルのソースに流すソ
ース電流を制御する本発明の一実施の形態による電流制
御回路、すなわちソース電流制御回路１２は、前述した
トランジスタＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２に加
え、Ｎチャネル電界効果トランジスタＭＮ３及びＭＮ
４、プル・ダウン抵抗ＲＭ、ナンド・ゲートＮＡＮＤ、
並びにインバータＩＮＶ１及びＩＮＶ２を有する。ソー
ス電流制御回路１２とセル・アレイ１４とで、１つのセ
クタを構成する。本発明の不揮発性半導体記憶装置で
は、図１に示すソース電流制御回路１２が図６の各ソー
ス電流制御回路１２1 〜１２n に置き換えられて用いら
れている。以下の説明では、図６において、各ソース電
流制御回路１２1 〜１２n が図１に示すソース電流制御
回路１２の回路構成を有するものとする。
示す回路図である。図１中、前述した図に示す構成要素
と同一のものには同一の参照番号を付けてある。消去
時、セル・アレイ１４のメモリ・セルのソースに流すソ
ース電流を制御する本発明の一実施の形態による電流制
御回路、すなわちソース電流制御回路１２は、前述した
トランジスタＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２に加
え、Ｎチャネル電界効果トランジスタＭＮ３及びＭＮ
４、プル・ダウン抵抗ＲＭ、ナンド・ゲートＮＡＮＤ、
並びにインバータＩＮＶ１及びＩＮＶ２を有する。ソー
ス電流制御回路１２とセル・アレイ１４とで、１つのセ
クタを構成する。本発明の不揮発性半導体記憶装置で
は、図１に示すソース電流制御回路１２が図６の各ソー
ス電流制御回路１２1 〜１２n に置き換えられて用いら
れている。以下の説明では、図６において、各ソース電
流制御回路１２1 〜１２n が図１に示すソース電流制御
回路１２の回路構成を有するものとする。
【００２２】ナンド・ゲートＮＡＮＤは、消去信号ＥＲ
と複数セクタ同時消去信号ＭＵＬＴＩとのナンド演算を
行い、演算結果をインバータＩＮＶ２とトランジスタＭ
Ｎ４のゲートに出力する。インバータＩＮＶ２の出力信
号は、トランジスタＭＮ３のゲートに与えられる。消去
信号ＥＲは、トランジスタＭＮ１のゲート及びインバー
タＩＮＶ１に与えられる。インバータＩＮＶ１の信号出
力は、トランジスタＭＰ１とＭＮ２のゲートに与えられ
る。
と複数セクタ同時消去信号ＭＵＬＴＩとのナンド演算を
行い、演算結果をインバータＩＮＶ２とトランジスタＭ
Ｎ４のゲートに出力する。インバータＩＮＶ２の出力信
号は、トランジスタＭＮ３のゲートに与えられる。消去
信号ＥＲは、トランジスタＭＮ１のゲート及びインバー
タＩＮＶ１に与えられる。インバータＩＮＶ１の信号出
力は、トランジスタＭＰ１とＭＮ２のゲートに与えられ
る。
【００２３】消去信号ＥＲは、セル・アレイ１４の消去
動作中はハイレベルに設定される信号である。本実施の
形態では、各セクタ１０1 〜１０n の消去動作時間は同
一に設定されている。すなわち、各セクタ１０n 〜１０
n に与えられる消去信号ＥＲは、同一時間だけハイレベ
ルに設定される。複数セクタ同時消去信号ＭＵＬＴＩ
は、各セクタ１０1 〜１０n にそれぞれ与えられ、複数
のセクタを同時消去する時には対応するセクタに与えら
れる複数のセクタ選択信号ＭＵＬＴＩがハイレベルに設
定される。
動作中はハイレベルに設定される信号である。本実施の
形態では、各セクタ１０1 〜１０n の消去動作時間は同
一に設定されている。すなわち、各セクタ１０n 〜１０
n に与えられる消去信号ＥＲは、同一時間だけハイレベ
ルに設定される。複数セクタ同時消去信号ＭＵＬＴＩ
は、各セクタ１０1 〜１０n にそれぞれ与えられ、複数
のセクタを同時消去する時には対応するセクタに与えら
れる複数のセクタ選択信号ＭＵＬＴＩがハイレベルに設
定される。
【００２４】プル・ダウン抵抗ＲＭは、電源Ｖｃｃから
トランジスタＭＰ１、ＭＮ１、ＭＮ３を介しグランドに
至る電流路内に設けられている。トランジスタＭＰ１、
ＭＮ１、ＭＮ３がオンの時、電流がＶｃｃからこれらの
トランジスタを通り、グランドに流れる。トランジスタ
ＭＰ１のドレインとトランジスタＭＮ１のドレインとは
共通に接続され、トランジスタＭＰ２のゲートに接続さ
れている。プル・ダウン抵抗ＲＭは、トランジスタＭＰ
２のゲート電圧を下げ、トランジスタＭＰ２のゲート・
ソース間電圧Ｖｇｓを各セクタに共通の一定レベルに設
定する機能を有する。すなわち、図６に示すソース電流
Ｉ１、Ｉ２、Ｉ３・・・、Ｉｎが一定値Ｉconst 、すな
わちＩ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ＝Ｉconst となる
ようにするために、プル・ダウン抵抗ＲＭが設けられて
いる。プル・ダウン抵抗ＲＭの抵抗値は、電流源からト
ランジスタＭＰ２までの配線抵抗の抵抗値を考慮して決
める。例えば、図６に示すソース電流制御回路１２1 の
場合には配線抵抗はＲ１のみであり、Ｉ１は他の電流Ｉ
２・・・Ｉｎよりも大きい。また、ソース電流制御回路
１２n の場合にはＲ１〜Ｒｎの合計値であり、Ｉｎは他
の電流Ｉ１〜Ｉｎ−１よりも小さい。従って、ソース電
流制御回路１２1 のトランジスタＭＰ２のソース電位は
比較的高く、ソース電流制御回路１２n のトランジスタ
ＭＰ２のソース電位は比較的低い。
トランジスタＭＰ１、ＭＮ１、ＭＮ３を介しグランドに
至る電流路内に設けられている。トランジスタＭＰ１、
ＭＮ１、ＭＮ３がオンの時、電流がＶｃｃからこれらの
トランジスタを通り、グランドに流れる。トランジスタ
ＭＰ１のドレインとトランジスタＭＮ１のドレインとは
共通に接続され、トランジスタＭＰ２のゲートに接続さ
れている。プル・ダウン抵抗ＲＭは、トランジスタＭＰ
２のゲート電圧を下げ、トランジスタＭＰ２のゲート・
ソース間電圧Ｖｇｓを各セクタに共通の一定レベルに設
定する機能を有する。すなわち、図６に示すソース電流
Ｉ１、Ｉ２、Ｉ３・・・、Ｉｎが一定値Ｉconst 、すな
わちＩ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ＝Ｉconst となる
ようにするために、プル・ダウン抵抗ＲＭが設けられて
いる。プル・ダウン抵抗ＲＭの抵抗値は、電流源からト
ランジスタＭＰ２までの配線抵抗の抵抗値を考慮して決
める。例えば、図６に示すソース電流制御回路１２1 の
場合には配線抵抗はＲ１のみであり、Ｉ１は他の電流Ｉ
２・・・Ｉｎよりも大きい。また、ソース電流制御回路
１２n の場合にはＲ１〜Ｒｎの合計値であり、Ｉｎは他
の電流Ｉ１〜Ｉｎ−１よりも小さい。従って、ソース電
流制御回路１２1 のトランジスタＭＰ２のソース電位は
比較的高く、ソース電流制御回路１２n のトランジスタ
ＭＰ２のソース電位は比較的低い。
【００２５】よって、ソース電流制御回路１２1 のプル
・ダウン抵抗ＲＭの抵抗値を比較的大きな値に設定して
トランジスタＭＰ２のゲート電位を上げ、ソース電流制
御回路１２2 のプル・ダウン抵抗ＲＭの抵抗値を比較的
小さな値に設定してトランジスタＭＰｎのゲート電位を
下げ、各セクタ１０1 〜１０n の各セル・アレイのメモ
リ・セルのソースに接続されるソース電流制御回路のト
ランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓを一定
にして、Ｉ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ＝Ｉ const 又
はＩ１≒Ｉ２≒Ｉ３≒・・・≒Ｉｎ≒Ｉconst となるよ
うにする。
・ダウン抵抗ＲＭの抵抗値を比較的大きな値に設定して
トランジスタＭＰ２のゲート電位を上げ、ソース電流制
御回路１２2 のプル・ダウン抵抗ＲＭの抵抗値を比較的
小さな値に設定してトランジスタＭＰｎのゲート電位を
下げ、各セクタ１０1 〜１０n の各セル・アレイのメモ
リ・セルのソースに接続されるソース電流制御回路のト
ランジスタＭＰ２のゲート・ソース間電圧Ｖｇｓを一定
にして、Ｉ１＝Ｉ２＝Ｉ３＝・・・＝Ｉｎ＝Ｉ const 又
はＩ１≒Ｉ２≒Ｉ３≒・・・≒Ｉｎ≒Ｉconst となるよ
うにする。
【００２６】この結果、各セクタ１０1 〜１０n に流れ
るソース電流は図２に示すようになる。図２では、図８
と対比させるためにソース電流Ｉ１、Ｉ２及びＩ３のみ
を示している。また、図２と図８の縦軸及び横軸のスケ
ールは同一である。ソース電流Ｉ１、Ｉ２及びＩ３はほ
ぼ等しい値となっている。図２ではセクタ１０n のソー
ス電流Ｉｎを図示していないが、上記許容範囲内にあ
る。
るソース電流は図２に示すようになる。図２では、図８
と対比させるためにソース電流Ｉ１、Ｉ２及びＩ３のみ
を示している。また、図２と図８の縦軸及び横軸のスケ
ールは同一である。ソース電流Ｉ１、Ｉ２及びＩ３はほ
ぼ等しい値となっている。図２ではセクタ１０n のソー
ス電流Ｉｎを図示していないが、上記許容範囲内にあ
る。
【００２７】図３は、セル・アレイ１４の一部を示すブ
ロック図である。ビット線とワード線の交点にメモリ・
セルが設けられ、アレイを構成している。ワード線は各
メモリ・セルのコントロール・ゲートＣＧに接続され、
ビット線は各メモリ・セルのドレインに接続されてい
る。また、各メモリ・セルのソースは、図１に示すソー
ス電流制御回路１２のトランジスタＭＰ２とＭＮ２のド
レインに接続されている。
ロック図である。ビット線とワード線の交点にメモリ・
セルが設けられ、アレイを構成している。ワード線は各
メモリ・セルのコントロール・ゲートＣＧに接続され、
ビット線は各メモリ・セルのドレインに接続されてい
る。また、各メモリ・セルのソースは、図１に示すソー
ス電流制御回路１２のトランジスタＭＰ２とＭＮ２のド
レインに接続されている。
【００２８】次に動作を説明する。セル・アレイ１４を
他のセクタのセル・アレイと同時に消去する場合、複数
セクタ同時消去信号ＭＵＬＴＩがハイレベルになり、消
去信号ＥＲもハイレベルになる。消去信号ＥＲがハイレ
ベルになるとトランジスタＭＮ１、ＭＰ１はオンする。
また、消去信号ＥＲ及び複数セクタ同時消去信号ＭＵＬ
ＴＩかハイレベルになるとナンド・ゲートＮＡＮＤの出
力はローレベルになり、トランジスタＭＮ４はオフす
る。また、ナンド・ゲートＮＡＮＤの出力を反転するイ
ンバータＩＮＶ２の出力でトランジスタＭＮ３はオンす
る。この結果、電源Ｖｃｃからグランドにつながる電流
路が形成され、トランジスタＭＰ２のゲート電圧は、ト
ランジスタＭＮ１のドレイン電圧となる。このトランジ
スタのドレイン電圧は、プル・ダウン抵抗ＲＭの抵抗値
に依存する。これにより、トランジスタＭＰ２のゲート
・ソース間電圧Ｖｇｓに応じたソース電流Ｉconst がセ
ル・アレイ１４に流れる。すなわち、各メモリ・セルの
フローティング・ゲートＦＧに蓄積された電子は、ソー
スから図１のトランジスタＭＰ２を通り、電流源に流れ
込む。これにより、メモリ・セルのデータは消去され
る。
他のセクタのセル・アレイと同時に消去する場合、複数
セクタ同時消去信号ＭＵＬＴＩがハイレベルになり、消
去信号ＥＲもハイレベルになる。消去信号ＥＲがハイレ
ベルになるとトランジスタＭＮ１、ＭＰ１はオンする。
また、消去信号ＥＲ及び複数セクタ同時消去信号ＭＵＬ
ＴＩかハイレベルになるとナンド・ゲートＮＡＮＤの出
力はローレベルになり、トランジスタＭＮ４はオフす
る。また、ナンド・ゲートＮＡＮＤの出力を反転するイ
ンバータＩＮＶ２の出力でトランジスタＭＮ３はオンす
る。この結果、電源Ｖｃｃからグランドにつながる電流
路が形成され、トランジスタＭＰ２のゲート電圧は、ト
ランジスタＭＮ１のドレイン電圧となる。このトランジ
スタのドレイン電圧は、プル・ダウン抵抗ＲＭの抵抗値
に依存する。これにより、トランジスタＭＰ２のゲート
・ソース間電圧Ｖｇｓに応じたソース電流Ｉconst がセ
ル・アレイ１４に流れる。すなわち、各メモリ・セルの
フローティング・ゲートＦＧに蓄積された電子は、ソー
スから図１のトランジスタＭＰ２を通り、電流源に流れ
込む。これにより、メモリ・セルのデータは消去され
る。
【００２９】個々のセクタを単独で消去する場合には、
複数セクタ同時消去信号ＭＵＬＴＩがローレベルにな
る。よって、ナンド・ゲートＮＡＮＤの出力はハイレベ
ルになり、トランジスタＭＮ４はオンし、トランジスタ
ＭＮ３はオフする。これにより、プル・ダウン抵抗ＲＭ
は電流路から切り離され、従来と同様に動作する。ただ
し、各セクタの消去時間を同一に設定した場合や、配線
抵抗が大きいような場合には、個々のセクタを単独で消
去する場合でも、複数セクタ同時消去信号ＭＵＬＴＩを
オンにし、複数セクタを同時に消去する場合と同じ動作
をさせることが好ましい。
複数セクタ同時消去信号ＭＵＬＴＩがローレベルにな
る。よって、ナンド・ゲートＮＡＮＤの出力はハイレベ
ルになり、トランジスタＭＮ４はオンし、トランジスタ
ＭＮ３はオフする。これにより、プル・ダウン抵抗ＲＭ
は電流路から切り離され、従来と同様に動作する。ただ
し、各セクタの消去時間を同一に設定した場合や、配線
抵抗が大きいような場合には、個々のセクタを単独で消
去する場合でも、複数セクタ同時消去信号ＭＵＬＴＩを
オンにし、複数セクタを同時に消去する場合と同じ動作
をさせることが好ましい。
【００３０】図４は、本発明のソース電流制御回路１２
を具備する不揮発性半導体記憶装置の一構成例（フラッ
シュメモリ装置）を示すブロック図である。図示する不
揮発性半導体記憶装置は、コマンド・レジスタを有する
制御回路２０、書込み／消去パルス・タイマ２２、書込
み回路２４、チップ・イネーブル／出力イネーブル回路
２６、アドレス・ラッチ２８、Ｙデコーダ３０、Ｘデコ
ーダ３２、セル・アレイ３４、Ｙゲート３６、データ・
ラッチ３８、入出力バッファ４０、消去回路４２、試験
回路４４及びソース電流制御回路４６とを有する。
を具備する不揮発性半導体記憶装置の一構成例（フラッ
シュメモリ装置）を示すブロック図である。図示する不
揮発性半導体記憶装置は、コマンド・レジスタを有する
制御回路２０、書込み／消去パルス・タイマ２２、書込
み回路２４、チップ・イネーブル／出力イネーブル回路
２６、アドレス・ラッチ２８、Ｙデコーダ３０、Ｘデコ
ーダ３２、セル・アレイ３４、Ｙゲート３６、データ・
ラッチ３８、入出力バッファ４０、消去回路４２、試験
回路４４及びソース電流制御回路４６とを有する。
【００３１】セル・アレイ３４は、図６に示すように、
複数のセクタ１０1 〜１０n に分割されたセル・アレイ
１４1 〜１４n を具備する。ソース電流制御回路４６
は、複数のセクタ毎に図１に示すソース電流制御回路１
２を具備してなる。図１に示す電流源及び配線１６の図
示は、図４では省略してある。試験回路４４は、制御回
路２０からの指示に基づき、複数セクタ同時消去信号Ｍ
ＵＬＴＩを生成して、ソース電流制御回路４６に出力す
る。例えば、試験回路４４から各セクタに対しそれぞれ
信号線が延びており、この信号線を通して複数セクタ同
時消去信号ＭＵＬＴＩがソース電流制御回路４６に出力
される。消去回路４２は、制御回路２０からの指示を受
け、書込み／消去パルス・タイマ２２からのタイミング
信号に基づき、消去信号ＥＲを発生して、ソース電流制
御回路４６及びＸデコーダ３２に出力する。
複数のセクタ１０1 〜１０n に分割されたセル・アレイ
１４1 〜１４n を具備する。ソース電流制御回路４６
は、複数のセクタ毎に図１に示すソース電流制御回路１
２を具備してなる。図１に示す電流源及び配線１６の図
示は、図４では省略してある。試験回路４４は、制御回
路２０からの指示に基づき、複数セクタ同時消去信号Ｍ
ＵＬＴＩを生成して、ソース電流制御回路４６に出力す
る。例えば、試験回路４４から各セクタに対しそれぞれ
信号線が延びており、この信号線を通して複数セクタ同
時消去信号ＭＵＬＴＩがソース電流制御回路４６に出力
される。消去回路４２は、制御回路２０からの指示を受
け、書込み／消去パルス・タイマ２２からのタイミング
信号に基づき、消去信号ＥＲを発生して、ソース電流制
御回路４６及びＸデコーダ３２に出力する。
【００３２】制御回路２０は、ライト・イネーブル信号
／ＷＥ、リセット信号／ＲＥＳＥＴ、チップ・イネーブ
ル信号／ＣＥ、入出力バッファ４０が出力する入力デー
タ等を受け、これらをデコードすることで装置動作に関
する種々の指示信号（コマンド信号）を生成し、各部に
出力する。書込み回路２４は、制御回路２０からデータ
の書込みを指示されると、書込み／消去パルス・タイマ
２２からのタイミング信号に従い、アドレス・ラッチ２
８及びＹデコーダ３０を駆動する。チップ・イネーブル
／出力イネーブル回路２６は、チップ・イネーブル信号
／ＣＥ及び出力イネーブル信号／ＯＥを受け、Ｙデコー
ダ３０及び入出力バッファ４０を駆動する。アドレス信
号は制御回路２０で駆動されるアドレス・ラッチ２８に
ラッチされ、Ｘデコーダ３２及びＹデコーダ３０に出力
される。Ｘデコーダ３２はアドレス信号に応じて、セル
・アレイ３４内の対応するワード線を駆動する。Ｙデコ
ーダ３０は、アドレス信号に応じて、Ｙゲート３６内の
対応するゲートを駆動する。データ・ラッチ３８は、制
御回路２０からの指示に基づき入力データ及び出力デー
タをラッチする。入出力バッファ４０は、チップ・イネ
ーブル／出力イネーブル回路２６で駆動され、入出力デ
ータをバッファリングする。
／ＷＥ、リセット信号／ＲＥＳＥＴ、チップ・イネーブ
ル信号／ＣＥ、入出力バッファ４０が出力する入力デー
タ等を受け、これらをデコードすることで装置動作に関
する種々の指示信号（コマンド信号）を生成し、各部に
出力する。書込み回路２４は、制御回路２０からデータ
の書込みを指示されると、書込み／消去パルス・タイマ
２２からのタイミング信号に従い、アドレス・ラッチ２
８及びＹデコーダ３０を駆動する。チップ・イネーブル
／出力イネーブル回路２６は、チップ・イネーブル信号
／ＣＥ及び出力イネーブル信号／ＯＥを受け、Ｙデコー
ダ３０及び入出力バッファ４０を駆動する。アドレス信
号は制御回路２０で駆動されるアドレス・ラッチ２８に
ラッチされ、Ｘデコーダ３２及びＹデコーダ３０に出力
される。Ｘデコーダ３２はアドレス信号に応じて、セル
・アレイ３４内の対応するワード線を駆動する。Ｙデコ
ーダ３０は、アドレス信号に応じて、Ｙゲート３６内の
対応するゲートを駆動する。データ・ラッチ３８は、制
御回路２０からの指示に基づき入力データ及び出力デー
タをラッチする。入出力バッファ４０は、チップ・イネ
ーブル／出力イネーブル回路２６で駆動され、入出力デ
ータをバッファリングする。
【００３３】セル・アレイ３４内の複数のセクタを一括
消去する場合の動作について説明する。制御回路２０は
入出力バッファ４０から入力するデータをデコードし、
複数セクタ一括消去を認識すると、試験回路４４に対象
とするセクタを指示するとともに、消去回路４２に消去
動作を要求する。消去回路４２は、書込み／消去パルス
・タイマ２２からのタイミング信号に基づき、消去信号
ＥＲをソース電流制御回路４６及びＸデコーダ３２に出
力する。消去信号ＥＲを受け、Ｘデコーダ３２は例えば
全てのワード線を駆動し、メモリセルを選択状態とす
る。試験回路４４は、対応するセクタに複数セクタ同時
消去信号ＭＵＬＴＩを出力する。ソース電流制御回路４
６内の対応するソース電流制御回路は、前述したように
動作し、ソース電流を対応するセル・アレイに供給す
る。
消去する場合の動作について説明する。制御回路２０は
入出力バッファ４０から入力するデータをデコードし、
複数セクタ一括消去を認識すると、試験回路４４に対象
とするセクタを指示するとともに、消去回路４２に消去
動作を要求する。消去回路４２は、書込み／消去パルス
・タイマ２２からのタイミング信号に基づき、消去信号
ＥＲをソース電流制御回路４６及びＸデコーダ３２に出
力する。消去信号ＥＲを受け、Ｘデコーダ３２は例えば
全てのワード線を駆動し、メモリセルを選択状態とす
る。試験回路４４は、対応するセクタに複数セクタ同時
消去信号ＭＵＬＴＩを出力する。ソース電流制御回路４
６内の対応するソース電流制御回路は、前述したように
動作し、ソース電流を対応するセル・アレイに供給す
る。
【００３４】なお、図４の装置の読出し動作や書込み動
作は従来と同一なので、ここでの説明は省略する。以
上、本発明の一実施の形態を説明した。本発明の不揮発
性半導体記憶装置は、フラッシュメモリ装置のみなら
ず、ＥＥＰＲＯＭ装置等種々のタイプの不揮発性半導体
記憶装置を含むものである。
作は従来と同一なので、ここでの説明は省略する。以
上、本発明の一実施の形態を説明した。本発明の不揮発
性半導体記憶装置は、フラッシュメモリ装置のみなら
ず、ＥＥＰＲＯＭ装置等種々のタイプの不揮発性半導体
記憶装置を含むものである。
【００３５】
【発明の効果】以上説明したように、本発明は以下の効
果を有する。請求項１〜７に記載の発明によれば、各メ
モリ・セルに流す電流、すなわちソース電流の値を許容
範囲内に制御することで、消去条件は実質的に同一とな
り、消去後のメモリ・セルの状態も実質的に同一とな
り、従って、従来の問題点は解消される。
果を有する。請求項１〜７に記載の発明によれば、各メ
モリ・セルに流す電流、すなわちソース電流の値を許容
範囲内に制御することで、消去条件は実質的に同一とな
り、消去後のメモリ・セルの状態も実質的に同一とな
り、従って、従来の問題点は解消される。
【００３６】また、請求項８に記載の発明によれば、上
記電流制御回路の作用、効果を具備した信頼性のあるデ
バイスが提供できる。
記電流制御回路の作用、効果を具備した信頼性のあるデ
バイスが提供できる。
【図１】本発明の電流制御回路の一実施の形態を示す回
路図である。
路図である。
【図２】図１に示す回路動作を示すグラフである。
【図３】セル・アレイの一例を示す回路図である。
【図４】本発明の不揮発性半導体記憶回路の一実施の形
態を示す回路図である。
態を示す回路図である。
【図５】フラッシュ・メモリの構成及びその動作を示す
図である。
図である。
【図６】複数セクタの構成を示す図である。
【図７】従来のソース電流制御回路を示す回路図であ
る。
る。
【図８】図７に示すソース電流制御回路の動作を示すグ
ラフである。
ラフである。
１２ ソース電流制御回路 １４ セル・アレイ
Claims (8)
- 【請求項１】 不揮発性半導体記憶装置のメモリ・セル
に流す電流を制御する電流制御回路において、 メモリ・セルの消去動作時に各メモリ・セルに流す電流
の値を許容範囲内に制御する回路を有することを特徴と
する電流制御回路。 - 【請求項２】 前記制御する回路は、メモリ・セルの消
去動作時に各メモリ・セルに流す電流がほぼ等しくなる
ように制御することを特徴とする請求項１記載の電流制
限回路。 - 【請求項３】 前記メモリ・セルは複数個ごとにグルー
プ化され、各グループ毎にメモリ・セルの消去動作を行
うことができ、前記制御する回路は、消去動作時にメモ
リ・セルに流す電流を各グループ間でほぼ等しくなるよ
うに制御することを特徴とする請求項１記載の電流制御
回路。 - 【請求項４】 前記制御する回路は、消去動作時メモリ
・セルに流す電流を供給するためのトランジスタのゲー
ト電圧を制御する回路であることを特徴とする請求項１
ないし３のいずれか一項記載の電流制御回路。 - 【請求項５】 前記ゲート電圧を制御する回路は、ゲー
ト電圧を設定するための電流路に設けられた抵抗である
ことを特徴とする請求項４記載の電流制御回路。 - 【請求項６】 前記ゲート電圧を制御する回路は、ゲー
ト電圧を設定するための電流路に設けられる抵抗と、こ
の抵抗を消去すべきグループを示す信号及び消去を指示
する信号とに基づき、選択的に前記電流路に接続する回
路とを有することを特徴とする請求項１ないし５のいず
れか一項記載の電流制御回路。 - 【請求項７】 前記制御する回路は、電流源から各メモ
リ・セルまでの配線抵抗に基づき各メモリ・セルに流す
電流を許容範囲内に制御することを特徴とする請求項１
ないし６に記載の電流制御回路。 - 【請求項８】 請求項１ないし７のいずれか一項記載の
電流制御回路を具備することを特徴とする不揮発性半導
体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14764197A JP3993665B2 (ja) | 1997-06-05 | 1997-06-05 | 不揮発性半導体記憶装置 |
| US08/976,575 US5896319A (en) | 1997-06-05 | 1997-11-24 | Current control circuit and non-volatile semiconductor memory device having the same |
| KR1019970065524A KR100276947B1 (ko) | 1997-06-05 | 1997-12-03 | 전류제어회로및이것을갖는비휘발성반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14764197A JP3993665B2 (ja) | 1997-06-05 | 1997-06-05 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340592A true JPH10340592A (ja) | 1998-12-22 |
| JP3993665B2 JP3993665B2 (ja) | 2007-10-17 |
Family
ID=15434936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14764197A Expired - Lifetime JP3993665B2 (ja) | 1997-06-05 | 1997-06-05 | 不揮発性半導体記憶装置 |
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| Country | Link |
|---|---|
| US (1) | US5896319A (ja) |
| JP (1) | JP3993665B2 (ja) |
| KR (1) | KR100276947B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073431A1 (en) * | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
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|---|---|---|---|---|
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US6134149A (en) * | 1999-03-01 | 2000-10-17 | Integrated Memory Technologies, Inc. | Method and apparatus for reducing high current during chip erase in flash memories |
| KR20120126435A (ko) * | 2011-05-11 | 2012-11-21 | 에스케이하이닉스 주식회사 | 전류 제어 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629893A (en) * | 1995-05-12 | 1997-05-13 | Advanced Micro Devices, Inc. | System for constant field erasure in a flash EPROM |
| US5680348A (en) * | 1995-12-01 | 1997-10-21 | Advanced Micro Devices, Inc. | Power supply independent current source for FLASH EPROM erasure |
-
1997
- 1997-06-05 JP JP14764197A patent/JP3993665B2/ja not_active Expired - Lifetime
- 1997-11-24 US US08/976,575 patent/US5896319A/en not_active Expired - Lifetime
- 1997-12-03 KR KR1019970065524A patent/KR100276947B1/ko not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003073431A1 (en) * | 2002-02-28 | 2003-09-04 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| US6958940B2 (en) | 2002-02-28 | 2005-10-25 | Renesas Technology Corp. | Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array |
| US7095657B2 (en) | 2002-02-28 | 2006-08-22 | Renesas Technology Corp. | Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array |
| JP2010079977A (ja) * | 2008-09-25 | 2010-04-08 | Toppan Printing Co Ltd | 定電流型電源回路を有する不揮発性半導体メモリ装置 |
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