JPH08236622A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08236622A JPH08236622A JP7064905A JP6490595A JPH08236622A JP H08236622 A JPH08236622 A JP H08236622A JP 7064905 A JP7064905 A JP 7064905A JP 6490595 A JP6490595 A JP 6490595A JP H08236622 A JPH08236622 A JP H08236622A
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- insulating layer
- conductive region
- wiring
- forming
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 第１及び第２の導電領域（ソース領域３及び
ゲート電極10と、ドレイン領域４）がそれぞれ、これら
の導電領域上に設けられた絶縁層７に各接続孔33〜37、
39を介して下部配線38及び上部配線42に接続されている
構造を有し、前記第１及び第２の導電領域上の前記各接
続孔が共通の絶縁層７から開口されている半導体装置。 【効果】 各接続孔を工程数少なくして形成することが
でき、コストダウンやサイクルタイムを低減できると共
に、各接続孔を位置ずれが少なく、可能な限り小さくで
きる点でもサイズの縮小化にも有利である。
ゲート電極10と、ドレイン領域４）がそれぞれ、これら
の導電領域上に設けられた絶縁層７に各接続孔33〜37、
39を介して下部配線38及び上部配線42に接続されている
構造を有し、前記第１及び第２の導電領域上の前記各接
続孔が共通の絶縁層７から開口されている半導体装置。 【効果】 各接続孔を工程数少なくして形成することが
でき、コストダウンやサイクルタイムを低減できると共
に、各接続孔を位置ずれが少なく、可能な限り小さくで
きる点でもサイズの縮小化にも有利である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置（特に、多
層配線構造を有するトランジスタからなるＩＣ）及びそ
の製造方法に関するものである。
層配線構造を有するトランジスタからなるＩＣ）及びそ
の製造方法に関するものである。
【０００２】
【従来の技術】従来、多層配線構造はＭＯＳ（Ｍetal
Ｏxide Ｓemiconductor）トランジスタからなるＩＣに
おいて多用され、デバイスに不可欠なものである。
Ｏxide Ｓemiconductor）トランジスタからなるＩＣに
おいて多用され、デバイスに不可欠なものである。
【０００３】図20〜図25には、その一例が製造プロセス
に従って示されている。
に従って示されている。
【０００４】まず、図20に示すように、Ｐ- 型シリコン
基板１の一主面にゲート酸化膜５を介してポリシリコン
ゲート電極10を形成し、このゲート電極の両側にＮ+ 型
ソース領域３及びドレイン領域４を不純物拡散によって
それぞれ形成し、更にゲート電極10の側面には酸化膜
（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等のサイドウォ
ール11を形成する。
基板１の一主面にゲート酸化膜５を介してポリシリコン
ゲート電極10を形成し、このゲート電極の両側にＮ+ 型
ソース領域３及びドレイン領域４を不純物拡散によって
それぞれ形成し、更にゲート電極10の側面には酸化膜
（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等のサイドウォ
ール11を形成する。
【０００５】そして、全面にＣＶＤ（Ｃhemical Ｖapor
Ｄeposition)で形成したＳｉＯ2等の絶縁層７上に、
コンタクトホール形成用のマスク12（例えばフォトレジ
スト）を所定パターンに設け、これを用いて図21に示す
ように、絶縁層７をエッチングして各コンタクトホール
13、14、15をそれぞれ形成する。
Ｄeposition)で形成したＳｉＯ2等の絶縁層７上に、
コンタクトホール形成用のマスク12（例えばフォトレジ
スト）を所定パターンに設け、これを用いて図21に示す
ように、絶縁層７をエッチングして各コンタクトホール
13、14、15をそれぞれ形成する。
【０００６】次いで、図22に示すように、各コンタクト
ホールに導電材料であるアルミニウム16を充填し（この
とき、絶縁層７上に付着したアルミニウムをエッチング
により取り除く）、更に全面に下部電極材料であるアル
ミニウム17をスパッタリング等によって被着する。
ホールに導電材料であるアルミニウム16を充填し（この
とき、絶縁層７上に付着したアルミニウムをエッチング
により取り除く）、更に全面に下部電極材料であるアル
ミニウム17をスパッタリング等によって被着する。
【０００７】なお、ここでは、Ｎ+ 型拡散領域３、４及
びポリシリコンゲート電極10に対してアルミニウム等の
金属を直接に接続するように記述しているが、拡散領域
３、４及びポリシリコンゲート電極10に対してアルミニ
ウム等の金属を接続する場合には、拡散領域３、４又は
ポリシリコンゲート電極10上にチタンナイトライド（Ｔ
ｉ／ＴｉＮ）等のバリヤメタル又はチタンシリサイド
（ＴｉＳｉ2 ）を被着した後に上記金属を接続する。
びポリシリコンゲート電極10に対してアルミニウム等の
金属を直接に接続するように記述しているが、拡散領域
３、４及びポリシリコンゲート電極10に対してアルミニ
ウム等の金属を接続する場合には、拡散領域３、４又は
ポリシリコンゲート電極10上にチタンナイトライド（Ｔ
ｉ／ＴｉＮ）等のバリヤメタル又はチタンシリサイド
（ＴｉＳｉ2 ）を被着した後に上記金属を接続する。
【０００８】次いで、図23に示すように、下部電極材料
をフォトリソグラフィによってパターニングして下部電
極18と19とをそれぞれ、ゲート電極10及びソース領域３
とドレイン領域４とに接続した構成とする。
をフォトリソグラフィによってパターニングして下部電
極18と19とをそれぞれ、ゲート電極10及びソース領域３
とドレイン領域４とに接続した構成とする。
【０００９】次いで、図24に示すように、全面にＣＶＤ
によって被着したＳｉＯ2 等の絶縁層20においてドレイ
ン領域４上の電極19が部分的に露出するようにスルーホ
ール21を形成する。
によって被着したＳｉＯ2 等の絶縁層20においてドレイ
ン領域４上の電極19が部分的に露出するようにスルーホ
ール21を形成する。
【００１０】次いで、図25に示すように、スルーホール
21を含めて上部電極材料であるアルミニウムをスパッタ
リング等によって被着し、これをパターニングして上部
電極22を形成する。
21を含めて上部電極材料であるアルミニウムをスパッタ
リング等によって被着し、これをパターニングして上部
電極22を形成する。
【００１１】こうして、下部電極18によってゲート電極
10及びソース領域３が、上部電極22及び下部電極19によ
ってドレイン領域４がそれぞれ取り出された多層配線構
造を作製する。
10及びソース領域３が、上部電極22及び下部電極19によ
ってドレイン領域４がそれぞれ取り出された多層配線構
造を作製する。
【００１２】しかしながら、この多層配線構造では、絶
縁層７には１層目の配線用のコンタクトホール13〜15
を、絶縁層20には２層目の配線用のスルーホール21をそ
れぞれ開ける必要があるため、これらの各ホールの形成
に、２回も高精度なパターニング、更にはエッチングを
必要とし、コストアップ、サイクルタイム増加の一因と
なっている。近年、配線層が２層から３層、４層へと増
加し、更にこの傾向に拍車をかけている。
縁層７には１層目の配線用のコンタクトホール13〜15
を、絶縁層20には２層目の配線用のスルーホール21をそ
れぞれ開ける必要があるため、これらの各ホールの形成
に、２回も高精度なパターニング、更にはエッチングを
必要とし、コストアップ、サイクルタイム増加の一因と
なっている。近年、配線層が２層から３層、４層へと増
加し、更にこの傾向に拍車をかけている。
【００１３】
【発明が解決しようとする課題】本発明の目的は、工程
数を減らして或いはその増加を伴うことなしに高精度の
接続が可能となる多層配線構造を有する半導体装置と、
その製造方法を提供することにある。
数を減らして或いはその増加を伴うことなしに高精度の
接続が可能となる多層配線構造を有する半導体装置と、
その製造方法を提供することにある。
【００１４】
【課題を解決するための手段】即ち、本発明は、第１及
び第２の導電領域がそれぞれ、これらの導電領域上に設
けられた絶縁層に各接続孔を介して下部配線及び上部配
線に接続されている構造を有し、前記第１及び第２の導
電領域上の前記各接続孔が共通の絶縁層から開口される
半導体装置に係るものである。
び第２の導電領域がそれぞれ、これらの導電領域上に設
けられた絶縁層に各接続孔を介して下部配線及び上部配
線に接続されている構造を有し、前記第１及び第２の導
電領域上の前記各接続孔が共通の絶縁層から開口される
半導体装置に係るものである。
【００１５】本発明の半導体装置においては、前記第１
及び第２の導電領域上の接続孔に下部配線材料がそれぞ
れ充填されていてよい。
及び第２の導電領域上の接続孔に下部配線材料がそれぞ
れ充填されていてよい。
【００１６】また、前記上部配線と前記下部配線とが前
記第１又は第２の導電領域を介して電気的に接続されて
よい。
記第１又は第２の導電領域を介して電気的に接続されて
よい。
【００１７】本発明はまた、第１の導電領域と、前記第
１の導電領域の上方に第１の絶縁層を介して形成された
第２の導電領域と、前記第２の導電領域の上方に第２の
絶縁層を介して形成された第３及び第４の導電領域と、
前記第２及び第１の絶縁層を介して前記第１の導電領域
に達する第１の接続孔と、前記第２の絶縁層を介して前
記第２の導電領域に達する第２の接続孔とを含み、前記
第１の導電領域と前記第３の導電領域とが前記第１の接
続孔を介して接続されており、前記第２の導電領域と前
記第４の導電領域とが前記第２の接続孔を介して接続さ
れている半導体装置にも係るものである。
１の導電領域の上方に第１の絶縁層を介して形成された
第２の導電領域と、前記第２の導電領域の上方に第２の
絶縁層を介して形成された第３及び第４の導電領域と、
前記第２及び第１の絶縁層を介して前記第１の導電領域
に達する第１の接続孔と、前記第２の絶縁層を介して前
記第２の導電領域に達する第２の接続孔とを含み、前記
第１の導電領域と前記第３の導電領域とが前記第１の接
続孔を介して接続されており、前記第２の導電領域と前
記第４の導電領域とが前記第２の接続孔を介して接続さ
れている半導体装置にも係るものである。
【００１８】この場合、前記第１の導電領域が半導体基
体の一主面に形成された導電領域であり、前記第２、第
３及び第４の導電領域が配線層であってよい。
体の一主面に形成された導電領域であり、前記第２、第
３及び第４の導電領域が配線層であってよい。
【００１９】本発明はまた、本発明の半導体装置を製造
する方法として、第１及び第２の導電領域の上方に第１
の絶縁層を形成する工程と、前記第１の絶縁層を介して
前記第１及び第２の導電領域にそれぞれ達する第１及び
第２の接続孔を形成する工程と、前記第１の絶縁層上に
第１の導電材料を堆積することにより前記第１の導電材
料が充填された第１の接続孔を介して前記第１の導電領
域に接続される第２の導電材料（これは第１の導電材料
とは別であってよいし、同じであってもよい。）でなる
第１の配線と前記第１の導電材料が充填された第２の接
続孔とを形成する工程と、前記第１の配線の上方に第２
の絶縁層を形成する工程と、前記第１の導電材料が充填
された第２の接続孔を介して前記第２の導電領域に電気
的に接続される第３の導電材料でなる第２の配線を前記
第２の絶縁層上に形成する工程とを有する、半導体装置
の製造方法も提供するものである。
する方法として、第１及び第２の導電領域の上方に第１
の絶縁層を形成する工程と、前記第１の絶縁層を介して
前記第１及び第２の導電領域にそれぞれ達する第１及び
第２の接続孔を形成する工程と、前記第１の絶縁層上に
第１の導電材料を堆積することにより前記第１の導電材
料が充填された第１の接続孔を介して前記第１の導電領
域に接続される第２の導電材料（これは第１の導電材料
とは別であってよいし、同じであってもよい。）でなる
第１の配線と前記第１の導電材料が充填された第２の接
続孔とを形成する工程と、前記第１の配線の上方に第２
の絶縁層を形成する工程と、前記第１の導電材料が充填
された第２の接続孔を介して前記第２の導電領域に電気
的に接続される第３の導電材料でなる第２の配線を前記
第２の絶縁層上に形成する工程とを有する、半導体装置
の製造方法も提供するものである。
【００２０】また、本発明は、第１の導電領域の上方に
第１の絶縁層を形成する工程と、前記第１の絶縁層上に
第２の導電領域を形成する工程と、前記第２の導電領域
の上方に第２の絶縁層を形成する工程と、前記第２及び
第１の絶縁層を介して前記第１の導電領域に達する第１
の接続孔と前記第２の絶縁層を介して前記第２の導電領
域に達する第２の接続孔とを形成する工程と、前記第１
及び第２の接続孔を導電材料により充填すると共に前記
第１及び第２の接続孔にそれぞれ接続される第３及び第
４の導電領域を形成する工程とを有する、半導体装置の
製造方法も提供するものである。
第１の絶縁層を形成する工程と、前記第１の絶縁層上に
第２の導電領域を形成する工程と、前記第２の導電領域
の上方に第２の絶縁層を形成する工程と、前記第２及び
第１の絶縁層を介して前記第１の導電領域に達する第１
の接続孔と前記第２の絶縁層を介して前記第２の導電領
域に達する第２の接続孔とを形成する工程と、前記第１
及び第２の接続孔を導電材料により充填すると共に前記
第１及び第２の接続孔にそれぞれ接続される第３及び第
４の導電領域を形成する工程とを有する、半導体装置の
製造方法も提供するものである。
【００２１】この場合、前記第３及び第４の導電領域の
上方に第３の絶縁層を形成する工程と、前記第３及び第
２の絶縁層を介して前記第２の導電領域に達する第３の
接続孔を形成する工程と、前記第３の接続孔を導電材料
により充填すると共に前記第３の接続孔を介して前記第
２の導電領域に接続される第５の導電領域を形成する工
程とを有してよい。
上方に第３の絶縁層を形成する工程と、前記第３及び第
２の絶縁層を介して前記第２の導電領域に達する第３の
接続孔を形成する工程と、前記第３の接続孔を導電材料
により充填すると共に前記第３の接続孔を介して前記第
２の導電領域に接続される第５の導電領域を形成する工
程とを有してよい。
【００２２】
【実施例】以下、本発明の実施例を説明する。
【００２３】図１〜図８は、本発明をＭＯＳデバイスに
適用した第１の実施例を示すものである。
適用した第１の実施例を示すものである。
【００２４】本実施例によるデバイス構造をその製造プ
ロセスと共に説明すると、まず、図１に示すように、フ
ィールドＳｉＯ2 膜２で区画された素子領域において、
Ｐ-型シリコン基板１の一主面にゲート酸化膜５を介し
てポリシリコンゲート電極10を形成し、このゲート電極
の両側にＮ+ 型ソース領域３及びドレイン領域４を不純
物拡散によってそれぞれ形成し、更にゲート電極10の側
面には酸化膜（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等
のサイドウォール11を形成する。なお、フィールドＳｉ
Ｏ2 膜２上には、サイドウォール11を有するゲート電極
10が配線の一部として存在している。
ロセスと共に説明すると、まず、図１に示すように、フ
ィールドＳｉＯ2 膜２で区画された素子領域において、
Ｐ-型シリコン基板１の一主面にゲート酸化膜５を介し
てポリシリコンゲート電極10を形成し、このゲート電極
の両側にＮ+ 型ソース領域３及びドレイン領域４を不純
物拡散によってそれぞれ形成し、更にゲート電極10の側
面には酸化膜（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等
のサイドウォール11を形成する。なお、フィールドＳｉ
Ｏ2 膜２上には、サイドウォール11を有するゲート電極
10が配線の一部として存在している。
【００２５】そして、全面にＣＶＤ（Ｃhemical Ｖapor
Ｄeposition)で形成したＳｉＯ2等の絶縁層７に、コ
ンタクトホール形成用のマスク32（例えばフォトレジス
ト）を所定パターンに設け、これを用いて図２に示すよ
うに、絶縁層７をエッチングして各コンタクトホール3
3、34、35、37、39をそれぞれ形成する。
Ｄeposition)で形成したＳｉＯ2等の絶縁層７に、コ
ンタクトホール形成用のマスク32（例えばフォトレジス
ト）を所定パターンに設け、これを用いて図２に示すよ
うに、絶縁層７をエッチングして各コンタクトホール3
3、34、35、37、39をそれぞれ形成する。
【００２６】次いで、図３に示すように、マスク32を除
去した後、各コンタクトホールを含む全面に導電材料で
あるポリシリコン36を堆積させる。
去した後、各コンタクトホールを含む全面に導電材料で
あるポリシリコン36を堆積させる。
【００２７】次いで、図４に示すように、エッチバック
して表面上の導電材料を除去し、コンタクトホール33〜
37、39にのみ導電材料36を充填して（プラグとして）残
し、更に、下部配線材料であるアルミニウム38をスパッ
タリングで、ＳｉＯ2 絶縁層60をＣＶＤで順次積層す
る。
して表面上の導電材料を除去し、コンタクトホール33〜
37、39にのみ導電材料36を充填して（プラグとして）残
し、更に、下部配線材料であるアルミニウム38をスパッ
タリングで、ＳｉＯ2 絶縁層60をＣＶＤで順次積層す
る。
【００２８】次いで、図５に示すように、下部配線を形
成するためにマスク59（例えばフォトレジスト）を所定
パターンに形成した後、これを用いてエッチングし、上
部にＳｉＯ2 層60を有する下部電極38を形成し、かつコ
ンタクトホール35と37にも導電材料36をコンタクトホー
ルプラグとして残す。
成するためにマスク59（例えばフォトレジスト）を所定
パターンに形成した後、これを用いてエッチングし、上
部にＳｉＯ2 層60を有する下部電極38を形成し、かつコ
ンタクトホール35と37にも導電材料36をコンタクトホー
ルプラグとして残す。
【００２９】次いで、図６に示すように、下部配線38と
プラグとしての導電材料36とを分離するＳｉＯ2 等の層
間絶縁膜40を形成した後、図７に示すように、エッチバ
ックによって下部配線38の側方をサイドウォール54で被
覆すると共に、サイドウォール54のないスルーホール50
においてコンタクトホール35及び37内の導電材料36を露
出させる。
プラグとしての導電材料36とを分離するＳｉＯ2 等の層
間絶縁膜40を形成した後、図７に示すように、エッチバ
ックによって下部配線38の側方をサイドウォール54で被
覆すると共に、サイドウォール54のないスルーホール50
においてコンタクトホール35及び37内の導電材料36を露
出させる。
【００３０】次いで、図８に示すように、上部配線材料
であるアルミニウム42を付着する。この後は、上部配線
材料のパターニングや表面絶縁層の被着工程等を経てデ
バイスを完成する。
であるアルミニウム42を付着する。この後は、上部配線
材料のパターニングや表面絶縁層の被着工程等を経てデ
バイスを完成する。
【００３１】こうして、ゲート電極10及びソース領域３
に接続された下部配線38と、ドレイン領域４に接続され
た上部配線42とが絶縁層60及び54で絶縁分離された多層
配線構造を作製できるが、このプロセスは次の如き顕著
な特徴を有している。
に接続された下部配線38と、ドレイン領域４に接続され
た上部配線42とが絶縁層60及び54で絶縁分離された多層
配線構造を作製できるが、このプロセスは次の如き顕著
な特徴を有している。
【００３２】（１）下部配線38と上部配線42のための各
接続孔を共通の絶縁層７にコンタクトホール33、34及び
39、35及び37としてそれぞれ形成する際、これらを共通
のマスク32（図２参照）を用いて形成すると共に、下部
配線38のパターニング時に下部配線用の導電材料36をプ
ラグとして残し（図５参照）、更にサイドウォール技術
を用いて形成されたスルーホール50に上部配線42を被着
しているので、各コンタクトホールを１回のマスク及び
パターニング、エッチングで形成でき、上部配線用のス
ルーホールもマスクなしで形成でき、工程数を少なくと
も２工程減少できると同時に、コストダウン、サイクル
タイムの減少も実現することができる。
接続孔を共通の絶縁層７にコンタクトホール33、34及び
39、35及び37としてそれぞれ形成する際、これらを共通
のマスク32（図２参照）を用いて形成すると共に、下部
配線38のパターニング時に下部配線用の導電材料36をプ
ラグとして残し（図５参照）、更にサイドウォール技術
を用いて形成されたスルーホール50に上部配線42を被着
しているので、各コンタクトホールを１回のマスク及び
パターニング、エッチングで形成でき、上部配線用のス
ルーホールもマスクなしで形成でき、工程数を少なくと
も２工程減少できると同時に、コストダウン、サイクル
タイムの減少も実現することができる。
【００３３】（２）各コンタクトホール及びスルーホー
ルを位置ずれなしに高精度に形成できることから、各ホ
ールを可能な限り小さく、しかも狭い間隔で形成できる
ことになり、チップ又は素子サイズの縮小化にも有利で
ある。
ルを位置ずれなしに高精度に形成できることから、各ホ
ールを可能な限り小さく、しかも狭い間隔で形成できる
ことになり、チップ又は素子サイズの縮小化にも有利で
ある。
【００３４】（３）上部配線（２層目の配線）とシリコ
ン基板に形成したトランジスタ等とを下部配線（１層目
の配線）を介することなく直接に接続することができる
ので、その分、半導体装置の配線におけるレイアウトル
ールが緩和される。
ン基板に形成したトランジスタ等とを下部配線（１層目
の配線）を介することなく直接に接続することができる
ので、その分、半導体装置の配線におけるレイアウトル
ールが緩和される。
【００３５】（４）上部配線（２層目の配線）と下部配
線（１層目の配線）とをそれら配線よりも下層の配線に
より接続することができるので、従来、配線が形成され
ておらず空き領域となっていたフィールドＳｉＯ2 膜上
や層間絶縁膜上を配線形成領域として利用でき、レイア
ウトルールの緩和、チップ面積の縮小化が図れる。
線（１層目の配線）とをそれら配線よりも下層の配線に
より接続することができるので、従来、配線が形成され
ておらず空き領域となっていたフィールドＳｉＯ2 膜上
や層間絶縁膜上を配線形成領域として利用でき、レイア
ウトルールの緩和、チップ面積の縮小化が図れる。
【００３６】なお、本実施例では、フィールドＳｉＯ2
膜上の配線を介して上部配線と下部配線とを接続してい
るが、ダイナミック型ＤＲＡＭにおけるビットライン、
ストレージノード、プレート電極等と同じ層に形成した
配線を介して上記上部配線と上記下部配線とを接続して
もよい。
膜上の配線を介して上部配線と下部配線とを接続してい
るが、ダイナミック型ＤＲＡＭにおけるビットライン、
ストレージノード、プレート電極等と同じ層に形成した
配線を介して上記上部配線と上記下部配線とを接続して
もよい。
【００３７】図９及び図10は、本発明をＭＯＳデバイス
に適用した第２の実施例を示すものである。
に適用した第２の実施例を示すものである。
【００３８】この実施例では、上述の第１の実施例に比
べて、コンタクトホールのプラグ材料として配線材料自
体を用いている点が異なっている。
べて、コンタクトホールのプラグ材料として配線材料自
体を用いている点が異なっている。
【００３９】即ち、図９に示すように、上述の第１の実
施例での図３及び図４の工程に対応する工程において、
絶縁層７に形成した各コンタクトホール33〜37にはアル
ミニウム等の下部配線材料38の堆積時にその下部配線材
料自体をプラグとして充填する。
施例での図３及び図４の工程に対応する工程において、
絶縁層７に形成した各コンタクトホール33〜37にはアル
ミニウム等の下部配線材料38の堆積時にその下部配線材
料自体をプラグとして充填する。
【００４０】従って、最終的に作製される多層配線構造
において、図10に示すように、下部配線材料38がコンタ
クトホール35及び37に残され、これを通してアルミニウ
ム等の上部配線42が被着され、接続されることになる。
において、図10に示すように、下部配線材料38がコンタ
クトホール35及び37に残され、これを通してアルミニウ
ム等の上部配線42が被着され、接続されることになる。
【００４１】このように、下部配線材料自体をプラグ材
として用いるため、上述した第１の実施例に比べて更に
プラグ材の充填に必要な工程数が減るという効果を付加
的に得ることができる。
として用いるため、上述した第１の実施例に比べて更に
プラグ材の充填に必要な工程数が減るという効果を付加
的に得ることができる。
【００４２】図11〜図16は、本発明をＭＯＳデバイスに
適用した第３の実施例を示すものである。
適用した第３の実施例を示すものである。
【００４３】本実施例によるデバイス構造をその製造プ
ロセスと共に説明すると、まず、図11に示すように、Ｐ
- 型シリコン基板１の一主面にゲート酸化膜５を介して
ポリシリコンゲート電極10を形成し、このゲート電極の
両側にＮ+ 型ソース領域３及びドレイン領域４を不純物
拡散によってそれぞれ形成し、更にゲート電極10の側面
には酸化膜（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等の
サイドウォール11を形成する。
ロセスと共に説明すると、まず、図11に示すように、Ｐ
- 型シリコン基板１の一主面にゲート酸化膜５を介して
ポリシリコンゲート電極10を形成し、このゲート電極の
両側にＮ+ 型ソース領域３及びドレイン領域４を不純物
拡散によってそれぞれ形成し、更にゲート電極10の側面
には酸化膜（ＳｉＯ2 ）又は窒化膜（Ｓｉ3 Ｎ4 ）等の
サイドウォール11を形成する。
【００４４】そして、図12に示すように、全面にＣＶＤ
（Ｃhemical Ｖapor Ｄeposition)で形成したＳｉＯ2
等の絶縁層57上に、アルミニウム等の下部配線38を所定
パターンに形成する。この下部配線は通常のフォトリソ
グラフィによって形成可能である。
（Ｃhemical Ｖapor Ｄeposition)で形成したＳｉＯ2
等の絶縁層57上に、アルミニウム等の下部配線38を所定
パターンに形成する。この下部配線は通常のフォトリソ
グラフィによって形成可能である。
【００４５】次いで、図13に示すように、全面にＣＶＤ
によってＳｉＯ2 等の絶縁層67を形成する。
によってＳｉＯ2 等の絶縁層67を形成する。
【００４６】次いで、図14に示すように、コンタクトホ
ール形成用のマスク72を所定パターンに設け、これを用
いて、絶縁層67及び／又は57をエッチングして各コンタ
クトホール73、74、75及びスルーホール76をそれぞれ形
成する。
ール形成用のマスク72を所定パターンに設け、これを用
いて、絶縁層67及び／又は57をエッチングして各コンタ
クトホール73、74、75及びスルーホール76をそれぞれ形
成する。
【００４７】次いで、図15に示すように、マスク72を除
去した後、各コンタクトホールを含む全面にアルミニウ
ム等の導電材料86を堆積させ、これをエッチバックして
各ホールにプラグとして充填し、更に全面に上部配線材
料であるアルミニウム42をスパッタリングで堆積させ
る。このとき、上部配線材料42は各プラグ材86によって
基板１上の導電領域や下部配線38に接続される。
去した後、各コンタクトホールを含む全面にアルミニウ
ム等の導電材料86を堆積させ、これをエッチバックして
各ホールにプラグとして充填し、更に全面に上部配線材
料であるアルミニウム42をスパッタリングで堆積させ
る。このとき、上部配線材料42は各プラグ材86によって
基板１上の導電領域や下部配線38に接続される。
【００４８】次いで、図16に示すように、上部配線材料
を上部配線42にパターニングする。これによって、ゲー
ト電極10及びソース領域３がプラグ材86及び上部配線を
介して下部配線38に、ドレイン領域４がプラグ材86を介
して上部配線42に接続された多層配線構造を作製でき
る。
を上部配線42にパターニングする。これによって、ゲー
ト電極10及びソース領域３がプラグ材86及び上部配線を
介して下部配線38に、ドレイン領域４がプラグ材86を介
して上部配線42に接続された多層配線構造を作製でき
る。
【００４９】この例によれば、上、下の各配線用のコン
タクトホール73〜75を共通の絶縁層67及び57に同時に形
成している（スルーホール76も同時に形成している）の
で、上述した第１の実施例で述べたと同様の効果が得ら
れる。そして、上部配線を介して下部配線に接続すると
いった多様な構造が可能となる。
タクトホール73〜75を共通の絶縁層67及び57に同時に形
成している（スルーホール76も同時に形成している）の
で、上述した第１の実施例で述べたと同様の効果が得ら
れる。そして、上部配線を介して下部配線に接続すると
いった多様な構造が可能となる。
【００５０】但し、図15に示したように、コンタクトホ
ール73〜75はかなり深いためにプラグ材86（アルミニウ
ム）を良好に充填するには、リフローＡｌ等の技術を採
用することが有利である。
ール73〜75はかなり深いためにプラグ材86（アルミニウ
ム）を良好に充填するには、リフローＡｌ等の技術を採
用することが有利である。
【００５１】即ち、一般的にアルミニウムを深いコンタ
クトホール又はスルーホールに充填することは難しい
が、リフローＡｌ｛ＥＴＭ（Ｅnhanced Ｔransfer Ｍob
ility)｝によれば、深いコンタクトホール又はスルーホ
ールにアルミニウムを完全に充填することができる。ま
ず、アルミニウムを被着し、アルゴン等の雰囲気中で55
〜65ＭPaの圧力及び 350〜450 ℃の温度の条件下の処理
を行うことにより、アスペクト比（ホールの口径と深さ
の比）が３又はそれ以上である口径 0.5μｍ又はそれ以
下（更には0.25μｍ又はそれ以下）のコンタクトホール
又はスルーホールにアルミニウムを完全に充填すること
ができる。
クトホール又はスルーホールに充填することは難しい
が、リフローＡｌ｛ＥＴＭ（Ｅnhanced Ｔransfer Ｍob
ility)｝によれば、深いコンタクトホール又はスルーホ
ールにアルミニウムを完全に充填することができる。ま
ず、アルミニウムを被着し、アルゴン等の雰囲気中で55
〜65ＭPaの圧力及び 350〜450 ℃の温度の条件下の処理
を行うことにより、アスペクト比（ホールの口径と深さ
の比）が３又はそれ以上である口径 0.5μｍ又はそれ以
下（更には0.25μｍ又はそれ以下）のコンタクトホール
又はスルーホールにアルミニウムを完全に充填すること
ができる。
【００５２】図17は、本発明をＭＯＳデバイスに適用し
た第４の実施例を示すものである。
た第４の実施例を示すものである。
【００５３】この実施例によれば、絶縁層７にコンタク
トホール33、34、35を同時に形成し、各コンタクトホー
ルに導電材料36を充填するまでの工程は、上述した第１
の実施例での図１〜図４の工程と同様であってよい。
トホール33、34、35を同時に形成し、各コンタクトホー
ルに導電材料36を充填するまでの工程は、上述した第１
の実施例での図１〜図４の工程と同様であってよい。
【００５４】そして、絶縁層７上には、まず、下部配線
38をプラグ材36に接続するように所定パターンに形成
し、更にＣＶＤによって形成した絶縁層67上に上部配線
42を所定パターンに形成する。しかる後、絶縁層67上に
ＣＶＤで形成した絶縁層77及び／又は絶縁層67にスルー
ホール80、81、82をそれぞれ形成し、これらの各スルー
ホールに導電材料96をそれぞれ充填し、絶縁層77上に３
層目の配線83を所定パターンに形成する。
38をプラグ材36に接続するように所定パターンに形成
し、更にＣＶＤによって形成した絶縁層67上に上部配線
42を所定パターンに形成する。しかる後、絶縁層67上に
ＣＶＤで形成した絶縁層77及び／又は絶縁層67にスルー
ホール80、81、82をそれぞれ形成し、これらの各スルー
ホールに導電材料96をそれぞれ充填し、絶縁層77上に３
層目の配線83を所定パターンに形成する。
【００５５】こうして、下部配線38又は42と上部配線42
又は83とが絶縁層を介して絶縁分離された多層配線構造
を作製できるが、ここでは、各配線用のコンタクトホー
ル33〜35又はスルーホール80〜82は共通の絶縁層７又は
66及び77にそれぞれ同時に形成することになる。このた
め、２層以上（この例では３層）の配線でも、そのコン
タクトを工程数少なくして高精度に得ることができる。
又は83とが絶縁層を介して絶縁分離された多層配線構造
を作製できるが、ここでは、各配線用のコンタクトホー
ル33〜35又はスルーホール80〜82は共通の絶縁層７又は
66及び77にそれぞれ同時に形成することになる。このた
め、２層以上（この例では３層）の配線でも、そのコン
タクトを工程数少なくして高精度に得ることができる。
【００５６】図18及び図19は、本発明をＭＯＳデバイス
に適用した他の実施例を示すものである。
に適用した他の実施例を示すものである。
【００５７】図８に示した実施例では、ゲート電極10と
ソース領域３とを下部配線38で接続し、下部配線38と上
部配線42とをフィールドＳｉＯ2 膜２上のゲート電極10
で接続する配線構造としているが、図18に示すように、
ゲート電極10用及びソース領域３用の各下部配線38を分
割し、これらをサイドウォール54で互いに分離した配線
構造とすることもできる。また、図16に示した実施例で
も、ゲート電極10とソース領域３とを上部配線42で接続
する配線構造としているが、図19に示すように、それら
を分離した配線構造とすることもできる。
ソース領域３とを下部配線38で接続し、下部配線38と上
部配線42とをフィールドＳｉＯ2 膜２上のゲート電極10
で接続する配線構造としているが、図18に示すように、
ゲート電極10用及びソース領域３用の各下部配線38を分
割し、これらをサイドウォール54で互いに分離した配線
構造とすることもできる。また、図16に示した実施例で
も、ゲート電極10とソース領域３とを上部配線42で接続
する配線構造としているが、図19に示すように、それら
を分離した配線構造とすることもできる。
【００５８】なお、上述した実施例においては、シリコ
ン基板における拡散領域３、４及びポリシリコンゲート
電極10にアルミニウム等の金属導電材料を直接に接続す
るように記述しているが、これら拡散領域又はポリシリ
コンゲート電極にアルミニウム等の金属を接続する場合
には、上記拡散領域又はポリシリコン上にチタンナイト
ライド（Ｔｉ／ＴｉＮ）等のバリヤメタル又はチタンシ
リサイド（ＴｉＳｉ2）を被着した後に上記金属を接続
することは当業者には明らかであろう。また、異なる金
属の接続においても上述のようなバリヤメタルを介在さ
せることも当業者には明らかであろう。
ン基板における拡散領域３、４及びポリシリコンゲート
電極10にアルミニウム等の金属導電材料を直接に接続す
るように記述しているが、これら拡散領域又はポリシリ
コンゲート電極にアルミニウム等の金属を接続する場合
には、上記拡散領域又はポリシリコン上にチタンナイト
ライド（Ｔｉ／ＴｉＮ）等のバリヤメタル又はチタンシ
リサイド（ＴｉＳｉ2）を被着した後に上記金属を接続
することは当業者には明らかであろう。また、異なる金
属の接続においても上述のようなバリヤメタルを介在さ
せることも当業者には明らかであろう。
【００５９】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【００６０】例えば、上述した工程の順序や組み合わせ
は種々に変化させてよく、また、使用する材質やパター
ン等も変更することができる。上、下の各配線のための
接続孔（コンタクトホール又はスルーホール）を共通の
マスクで形成する限り、種々の構造及びレイアウトの多
層配線を作製できる。
は種々に変化させてよく、また、使用する材質やパター
ン等も変更することができる。上、下の各配線のための
接続孔（コンタクトホール又はスルーホール）を共通の
マスクで形成する限り、種々の構造及びレイアウトの多
層配線を作製できる。
【００６１】また、上述した実施例においては、各配線
の材料をアルミニウムを例に説明したが、これらの配線
の材料は導電性のものであればよく、ポリシリコン、Ａ
ｌ、Ｔｉ、Ｗ等から任意に選択されたものでよい。更に
は、上述した絶縁層も酸化膜（ＳｉＯ2 ）に限定される
ものではなく、例えば窒化膜等であってもよい。
の材料をアルミニウムを例に説明したが、これらの配線
の材料は導電性のものであればよく、ポリシリコン、Ａ
ｌ、Ｔｉ、Ｗ等から任意に選択されたものでよい。更に
は、上述した絶縁層も酸化膜（ＳｉＯ2 ）に限定される
ものではなく、例えば窒化膜等であってもよい。
【００６２】上、下の各配線のための接続孔は、共通の
マスクを用いて形成することが望ましいが、共通の絶縁
層に形成する限りでは、接続孔の形成に順序をつけても
よい。また、上、下の配線間の接続を行うときは、図８
に示したようにゲート電極を通して行う他、シリコン基
板１を通して各配線の間の接続を行ってもよいし、それ
以外の導電層を介して行ってもよい。
マスクを用いて形成することが望ましいが、共通の絶縁
層に形成する限りでは、接続孔の形成に順序をつけても
よい。また、上、下の配線間の接続を行うときは、図８
に示したようにゲート電極を通して行う他、シリコン基
板１を通して各配線の間の接続を行ってもよいし、それ
以外の導電層を介して行ってもよい。
【００６３】なお、上述の半導体領域の導電型を変えた
り、或いは本発明を上述したＭＯＳデバイス以外の素子
構造を有するＩＣやＬＳＩ、半導体メモリその他のデバ
イスにも適用することもできる。
り、或いは本発明を上述したＭＯＳデバイス以外の素子
構造を有するＩＣやＬＳＩ、半導体メモリその他のデバ
イスにも適用することもできる。
【００６４】
【発明の作用効果】本発明は上述した如く、第１及び第
２の導電領域がそれぞれ、これらの導電領域上に設けら
れた絶縁層に各接続孔を介して下部配線及び上部配線に
接続されている構造を有し、前記第１及び第２の導電領
域上の前記各接続孔が共通の絶縁層から開口されている
ので、各接続孔を工程数少なくして形成することがで
き、コストダウンやサイクルタイムを低減できると共
に、各接続孔を位置ずれが少なく、可能な限り小さくで
きる点でもサイズの縮小化にも有利である。
２の導電領域がそれぞれ、これらの導電領域上に設けら
れた絶縁層に各接続孔を介して下部配線及び上部配線に
接続されている構造を有し、前記第１及び第２の導電領
域上の前記各接続孔が共通の絶縁層から開口されている
ので、各接続孔を工程数少なくして形成することがで
き、コストダウンやサイクルタイムを低減できると共
に、各接続孔を位置ずれが少なく、可能な限り小さくで
きる点でもサイズの縮小化にも有利である。
【図１】本発明の実施例によるＭＯＳデバイスの製造方
法の一工程段階の拡大断面図である。
法の一工程段階の拡大断面図である。
【図２】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図３】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図４】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図５】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図６】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図７】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図８】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
【図９】本発明の他の実施例によるＭＯＳデバイスの製
造方法の一工程段階の拡大断面図である。
造方法の一工程段階の拡大断面図である。
【図10】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図11】本発明の他の実施例によるＭＯＳデバイスの製
造方法の一工程段階の拡大断面図である。
造方法の一工程段階の拡大断面図である。
【図12】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図13】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図14】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図15】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図16】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
【図17】本発明の他の実施例によるＭＯＳデバイスの拡
大断面図である。
大断面図である。
【図18】本発明の他の実施例によるＭＯＳデバイスの拡
大断面図である。
大断面図である。
【図19】本発明の更に他の実施例によるＭＯＳデバイス
の拡大断面図である。
の拡大断面図である。
【図20】従来例によるＭＯＳデバイスの製造方法の一工
程段階の拡大断面図である。
程段階の拡大断面図である。
【図21】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図22】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図23】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図24】同製造方法の他の一工程段階の拡大断面図であ
る。
る。
【図25】同製造方法の更に他の一工程段階の拡大断面図
である。
である。
１・・・シリコン基板 ３・・・Ｎ+ 型ドレイン領域 ４・・・Ｎ+ 型ソース領域 ７、40、57、60、67・・・絶縁層 10・・・ゲート電極 11、54・・・サイドウォール 32、59、72・・・マスク 33、34、35、36、37、39、73、74、75・・・コンタクト
ホール 36、86・・・導電材料 38・・・下部配線 42・・・上部配線 50、76・・・スルーホール
ホール 36、86・・・導電材料 38・・・下部配線 42・・・上部配線 50、76・・・スルーホール
Claims (8)
- 【請求項１】 第１及び第２の導電領域がそれぞれ、こ
れらの導電領域上に設けられた絶縁層に各接続孔を介し
て下部配線及び上部配線に接続されている構造を有し、
前記第１及び第２の導電領域上の前記各接続孔が共通の
絶縁層から開口される半導体装置。 - 【請求項２】 前記第１及び第２の導電領域上の接続孔
に下部配線材料がそれぞれ充填されている、請求項１に
記載した半導体装置。 - 【請求項３】 前記上部配線と前記下部配線とが前記第
１又は第２の導電領域を介して電気的に接続されてい
る、請求項１又は２に記載した半導体装置。 - 【請求項４】 第１の導電領域と、前記第１の導電領域
の上方に第１の絶縁層を介して形成された第２の導電領
域と、前記第２の導電領域の上方に第２の絶縁層を介し
て形成された第３及び第４の導電領域と、前記第２及び
第１の絶縁層を介して前記第１の導電領域に達する第１
の接続孔と、前記第２の絶縁層を介して前記第２の導電
領域に達する第２の接続孔とを含み、前記第１の導電領
域と前記第３の導電領域とが前記第１の接続孔を介して
接続されており、前記第２の導電領域と前記第４の導電
領域とが前記第２の接続孔を介して接続されている半導
体装置。 - 【請求項５】 前記第１の導電領域が半導体基体の一主
面に形成された導電領域であり、前記第２、第３及び第
４の導電領域が配線層である、請求項４に記載した半導
体装置。 - 【請求項６】 第１及び第２の導電領域の上方に第１の
絶縁層を形成する工程と、前記第１の絶縁層を介して前
記第１及び第２の導電領域にそれぞれ達する第１及び第
２の接続孔を形成する工程と、前記第１の絶縁層上に第
１の導電材料を堆積することにより前記第１の導電材料
が充填された第１の接続孔を介して前記第１の導電領域
に接続される第２の導電材料でなる第１の配線と前記第
１の導電材料が充填された第２の接続孔とを形成する工
程と、前記第１の配線の上方に第２の絶縁層を形成する
工程と、前記第１の導電材料が充填された第２の接続孔
を介して前記第２の導電領域に電気的に接続される第３
の導電材料でなる第２の配線を前記第２の絶縁層上に形
成する工程とを有する、半導体装置の製造方法。 - 【請求項７】 第１の導電領域の上方に第１の絶縁層を
形成する工程と、前記第１の絶縁層上に第２の導電領域
を形成する工程と、前記第２の導電領域の上方に第２の
絶縁層を形成する工程と、前記第２及び第１の絶縁層を
介して前記第１の導電領域に達する第１の接続孔と前記
第２の絶縁層を介して前記第２の導電領域に達する第２
の接続孔とを形成する工程と、前記第１及び第２の接続
孔を導電材料により充填すると共に前記第１及び第２の
接続孔にそれぞれ接続される第３及び第４の導電領域を
形成する工程とを有する、半導体装置の製造方法。 - 【請求項８】 前記第３及び第４の導電領域の上方に第
３の絶縁層を形成する工程と、前記第３及び第２の絶縁
層を介して前記第２の導電領域に達する第３の接続孔を
形成する工程と、前記第３の接続孔を導電材料により充
填すると共に前記第３の接続孔を介して前記第２の導電
領域に接続される第５の導電領域を形成する工程とを有
する、請求項７に記載した半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064905A JPH08236622A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置及びその製造方法 |
| KR1019960005070A KR100474953B1 (ko) | 1995-02-28 | 1996-02-28 | 반도체장치및그제조방법 |
| TW085104321A TW308736B (ja) | 1995-02-28 | 1996-04-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064905A JPH08236622A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236622A true JPH08236622A (ja) | 1996-09-13 |
Family
ID=13271550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064905A Pending JPH08236622A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH08236622A (ja) |
| KR (1) | KR100474953B1 (ja) |
| TW (1) | TW308736B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578117B1 (ko) * | 1998-12-21 | 2006-09-27 | 삼성전자주식회사 | 반도체 장치의 배선 형성 방법 |
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