JPH1041579A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH1041579A
JPH1041579A JP8324118A JP32411896A JPH1041579A JP H1041579 A JPH1041579 A JP H1041579A JP 8324118 A JP8324118 A JP 8324118A JP 32411896 A JP32411896 A JP 32411896A JP H1041579 A JPH1041579 A JP H1041579A
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Junichi Kinoshita
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Abstract

(57)【要約】 【課題】 コンストリクテッドメサ構造の埋込型半導体
レーザにおいて、高電圧を加えると漏れ電流が大きくな
る。また、機械的強度が弱い。 【解決手段】 活性領域７３の上下に中空層８５、８６
を設けて電流を狭窄することにより漏れ電流を小さくす
る。さらに、中空層８５を貫通する柱８９と中空層８６
を貫通する柱８４を交互に配置することで漏れ電流の増
加を抑えつつ、機械的強度を増大させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ある機能を有する
半導体デバイスとその周囲の構造との電気的絶縁構造と
その製造方法に関する。特に、活性層ストライプの周囲
がクラッド層で囲まれた埋込型半導体レーザなどの半導
体装置とその製造方法に関し、その応用のひとつとして
セルフアラインド・コンストリクテッドメサ（Self-ali
gned constricted mesa ）構造を改良することに係わ
る。
【０００２】
【従来の技術】従来のＩｎＧａＡｓＰ／ＩｎＰ系の埋込
型半導体レーザの構造と製造方法を以下に説明する。図
１３は、ＭＯＣＶＤ（metal organic chemical vapor d
eposition ）結晶成長法により形成されるＩｎＧａＡｓ
Ｐ／ＩｎＰ構造の埋込型ヘテロ構造半導体レーザ（buri
ed-heterostructure laser diode）の製造工程を示す。
以下、同一の構成要素には同一の符号を付し、説明を省
略する。
【０００３】まず、（１００）ｎ型ＩｎＰ基板１上に、
ＭＯＣＶＤ法により、ｎ型ＩｎＰバッファ層２、アンド
ープＩｎＧａＡｓＰ活性層３、ｐ型ＩｎＰクラッド層４
を連続して成長し、ｎ型ＩｎＰ層２とＩｎＧａＡｓＰ層
３とｐ型ＩｎＰ層４よりなるダブルヘテロ構造を形成す
る。図１３（ａ）は、この段階の斜視図を示す。
【０００４】次に、ＣＶＤ法によりＳｉＯ2 膜をｐ型Ｉ
ｎＰ層４上に堆積し、これをストライプ状にパターニン
グする。このＳｉＯ2 膜１０をマスクとして、ｐ型Ｉｎ
Ｐ層４、ＩｎＧａＡｓＰ活性層３、及びｎ型ＩｎＰバッ
ファ層２をエッチングし、メサを形成する。これによ
り、図１３（ｂ）に示すように活性層３はストライブ状
に加工される。
【０００５】さらに、このＳｉＯ2 膜１０を残したま
ま、ストライプ状の活性層３の両脇に、ＭＯＣＶＤ法に
よりｐ型ＩｎＰ埋込層５とｎ型ＩｎＰ埋込層６を順次成
長する。図１３（ｃ）は、この段階の斜視図を示す。
【０００６】最後に、ＳｉＯ2 マスク１０を除去し、全
面にｐ型ＩｎＰ層７とｐ+ 型ＩｎＧａＡｓＰオーミック
コンタクト層８を順次成長する。図１３（ｄ）は、この
段階の斜視図を示す。
【０００７】この構造において、レーザを発振させるた
めに例えば基板１を接地させ、オーミックコンタクト電
極８に正の電圧を印加する。この場合、オーミックコン
タクト電極８から注入される電流は、ｐ型ＩｎＰ埋込層
５とｎ型ＩｎＰ埋込層６の境界に形成される逆バイアス
接合においてブロックされ、第１段の電流狭窄が行われ
る。この第１段の狭窄から漏れた電流は、ｐ型ＩｎＰ埋
込層５とｎ型ＩｎＰバッファ層２で形成されるＩｎＰ順
接合でブロックされ、電流のほとんどはＩｎＧａＡｓＰ
層３に流れ込む。このブロックは、ＩｎＧａＡｓＰのビ
ルトインポテンシャルがＩｎＰのビルトインポテンシャ
ルよりも低いことから、ＩｎＧａＡｓＰ順接合がＩｎＰ
順接合より電流が流れやすいために生じる。このビルト
インポテンシャルの差はそれほど大きくないので、高い
電圧が加わる高出力時には漏れ電流が大きくなり、電流
狭窄が有効に作用しなくなる。また、このｐ型ＩｎＰ層
５からｎ型ＩｎＰバッファ層２に流れる漏れ電流がゲー
ト電流として働き、埋込層側のｐ型ＩｎＰ層７、ｎ型Ｉ
ｎＰ層６、ｐ型ＩｎＰ層５及びｎ型ＩｎＰバッファ層２
より構成されるｐｎｐｎサイリスタがオン状態となる
と、漏れ電流は非常に大きくなる。
【０００８】また、ｎ型ＩｎＰ層６とｐ型ＩｎＰ層５間
の逆バイアス接合の容量Ｃが高速応答を阻害するため、
このような構造の半導体レーザを１ＧＨｚ以上の光通信
へ応用することが難しくなる。そこで、逆バイアス容量
Ｃを小さくするため、埋込層における接合面積を小さく
する必要がある。このため、活性層周辺のみメサ状に残
すことにより、接合面積を小さくする工夫をする。
【０００９】また、この構造では、活性層３近辺でのｐ
型ＩｎＰ埋込層５やｎ型ＩｎＰ埋込層６の厚さやキャリ
ア濃度、形状等が、電流の漏れ特性に微妙に影響を与え
ている。その結果、レーザの特性に大きなばらつきが生
じることになる。
【００１０】図１４は、ＩｎＧａＡｓＰ／ＩｎＰ型セル
フアラインド・コンストリクテッドメサ構造（例えば、
特公平７−１０５５５６、ＵＳＰ４８７０４６８号、Ｕ
ＳＰ４９５８２０２号、あるいは、Y.Hirayama et al,"
High-speed 1.5um self-aligned constricted mesa DFB
lasers grown entirely by MOCVD," IEEE Journal of
Quantum Electronics, Vol.25, pp.1320-1323, 1989 に
示されている）の製造方法を示す。
【００１１】まず、図１４（ａ）に示すように、（１０
０）ｎ型ＩｎＰ基板１１上に、ＭＯＣＶＤ法により、ｎ
型ＩｎＰバッファ層１２、アンドープＩｎＧａＡｓＰ活
性層１３、ｐ型ＩｎＰクラッド層１４を連続成長して、
ダブルヘテロ構造を形成する。
【００１２】次に、図示せぬレジストをＩｎＰ層１４上
に塗布し、ストライプ形状の活性層を形成すべき領域の
両脇の活性層１３を１μｍ程度の幅だけ除去するように
パターニングする。続いて、ｐ型ＩｎＰ層１４、ＩｎＧ
ａＡｓＰ活性層１３、ｎ型ＩｎＰ層１２を順次エッチン
グし、溝１５を形成する。図１４（ｂ）は、この段階の
斜視図を示す。
【００１３】続いて、図１４（ｃ）に示すように、全面
にｐ型ＩｎＰ層１７、ｐ+ 型ＩｎＧａＡｓＰオーミック
コンタクト層１８を順次成長する。この後、まず、ｐ+
型ＩｎＧａＡｓＰ層１８上に図示せぬレジストを塗布
し、フォトリソグラフィ技術を用いてパターニングし、
溝１５のさらに外部に溝１９を形成するようにＩｎＧａ
ＡｓＰ層１８をエッチングする。続いて、ＩｎＧａＡｓ
Ｐ層１８をマスクとして、ＨＣｌでｐ型ＩｎＰ層１７、
１４をエッチングする。ＨＣｌはＩｎＰをエッチング
し、ＩｎＧａＡｓＰをエッチングしない選択エッチャン
トであるので、ｐ型ＩｎＰ層１７、１４のみがエッチン
グされ、アンドープＩｎＧａＡｓＰ活性層３で自動的に
エッチングが停止する。図１４（ｄ）は、この時点での
半導体レーザの斜視図を示す。ストライプ状の活性層を
含み２つの溝１５より広い幅を有するメサ２０が形成さ
れている。
【００１４】次に、Ｈ2 ＳＯ4 系のエッチャントで溝１
５の外側に残したアンドープＩｎＧａＡｓＰ活性層１３
のみを除去する。Ｈ2 ＳＯ4 系のエッチャントは、Ｉｎ
Ｐに反応せず、ＩｎＧａＡｓＰのみに反応する選択エッ
チャントである。よって、溝１５に埋められたＩｎＰが
ストッパとなって自動的にエッチングが停止する。この
結果、溝１５の外側に中空層２１が形成される。図１４
（ｅ）は、この時点における半導体レーザの斜視図を示
す。最後に、図示せぬ絶縁膜を堆積し、図示せぬ電極を
作成する。
【００１５】このようにして、コンストリクテッド メ
サ（constricted mesa）が形成される。この構造におい
ては、漏れ電流はストライプ状の活性層１３の横に設け
られた接合面積が狭いＩｎＰ順接合２２においてのみ流
れる。
【００１６】また、このようにメサ部に中空層を形成す
るセルフアラインド・コンストリクテッドメサ構造の他
に、メサ部の周囲を半絶縁性結晶成長層で埋め込む方法
もある。
【００１７】図１５は、半絶縁性結晶成長層を用いた積
層構造の断面を示す。図１５（ａ）に示すように、ま
ず、例えばｎ型ＩｎＰ基板９０上にＦｅをドープした半
絶縁性ＩｎＰ層９５をＭＯＣＶＤ結晶成長法で成長す
る。この半絶縁性ＩｎＰ層９５は、半絶縁性であり高抵
抗を示す。次に、図１５（ｂ）に示すように、半絶縁性
ＩｎＰ層９５上にＺｎをドープしたｐ型ＩｎＰ層９７を
成長する。このとき、ＺｎとＦｅが相互拡散するため、
半絶縁性ＩｎＰ層９５の半絶縁性が壊される。これを防
ぐために、図１５（ｃ）に示すように、半絶縁性ＩｎＰ
層９５の上に薄いｎ型ＩｎＰ層９６を成長し、その後ｎ
型ＩｎＰ層９６上にｐ型ＩｎＰ層９７を成長する。
【００１８】しかし、実際の半導体デバイスでは、単に
基板の全面に結晶成長層を形成するのではなく、通常、
ｐｎ接合を含む層をメサ状に加工し、そのメサ状の部分
の周囲を半絶縁性層で選択的に埋め込む。すなわち、半
導体デバイスの主機能は、この埋め込まれたｐｎ接合で
実現される。一方、半絶縁性埋込層は、電気的アイソレ
ーション、寄生容量の低減、電流のｐｎ接合部への狭
窄、全体の平坦化等の役割を果たす。
【００１９】図１６は、このようなｐｎ接合がメサ状部
に形成され、メサ状部の周囲が半絶縁性埋込層で埋め込
まれた構造を示す。まず、（１００）ｎ型ＩｎＰ基板９
０上に、ｎ型ＩｎＰ層９１、アンドープＩｎＧａＡｓＰ
活性層９２、ｐ型ＩｎＰ層９３、ｐ+ 型ＩｎＧａＡｓＰ
オーミックコンタクト層９４を順次成長する。
【００２０】続いて、それらの層を選択的にｎ型ＩｎＰ
層に達するまでエッチングして、メサ状に加工する。図
１６（ａ）は、この段階における半導体装置の断面を示
す。図１６に示した例では、ＩｎＧａＡｓＰ／ＩｎＰ系
埋込型半導体レーザの断面と同様であり、ダブルヘテロ
構造となっている。
【００２１】次に、ＩｎＧａＡｓＰ活性層９２の真横の
領域を半絶縁性ＩｎＰ層９５で埋める。さらに、半絶縁
性ＩｎＰ埋込層９５の上にｎ型ＩｎＰ埋込層９６を形成
する。
【００２２】この際、図１６（ｂ）に示すように、半絶
縁性ＩｎＰ層９５とｐ型ＩｎＰ層９３とが接触するまで
半絶縁性ＩｎＰ層９５を厚く成長すると、上述のよう
に、半絶縁性ＩｎＰ層９５とｐ型ＩｎＰ層９３間で相互
拡散が生じ、半絶縁性ＩｎＰ層９５の絶縁性が破壊され
てしまう。
【００２３】また、図１６（ｃ）に示すように、半絶縁
性ＩｎＰ埋込層９５が薄く、半絶縁性ＩｎＰ埋込層９５
の上面がＩｎＧａＡｓＰ活性層９２の上面に達しない
と、ｎ型ＩｎＰ埋込層９６がｎ型ＩｎＰ基板９０または
ｎ型ＩｎＰバッファ層９１と接触する。その結果、ｎ型
ＩｎＰ層同士が直接接触した面９８が形成される。この
接触面９８では電流が流れやすいため、電流はＩｎＧａ
ＡｓＰ活性層９２をバイパスして接触面９８に流れてし
まい、ＩｎＧａＡｓＰ活性層９２に電流が狭窄されなく
なる。また、ｎ型ＩｎＰ埋込層９６とｐ型ＩｎＰ層９３
とが接触するｐｎ接合部９９は、活性層３より上にある
ため高い電圧がかかりやすい。そのため、レーザ発振後
接合が導通し、電流のバイパスができてしまう。また、
メサ側面のｐｎ接合部９９では面方位が異なるので欠陥
が生じやすく、電流リークが起こりやすい。
【００２４】図１６（ｄ）に示すように、ＩｎＧａＡｓ
Ｐ活性層９２とｐ型ＩｎＰ層９３との接合の位置と、半
絶縁性埋込層１０の上面の位置とが一致していれば、こ
のような問題は生じない。しかし、実際には、このよう
に位置を制御することは極めて困難である。また、例え
一致したとしても、メサ側面のｐｎ接合部９９で結晶欠
陥が生じやすく、電流がリークしやすいという欠点はど
うしても残る。
【００２５】このように、半絶縁性結晶成長層を用いて
ｐｎ接合を埋め込む半導体装置では、効果的に電流を狭
窄することができる配置が存在しない。この点からは、
半絶縁性結晶成長層を用いてメサ部の周囲を埋め込む方
法ではなく、上述のセルフアラインド・コンストリクテ
ッドメサ構造が有利である。
【００２６】
【発明が解決しようとする課題】このコンストリクテッ
ドメサ構造は、接合面積が狭く、しかも逆接合が存在し
ないため、容量が極めて小さく高速動作に向いている。
しかし、高い電圧が順接合に加わると漏れ電流が大きく
なる。また、縊れの部分にストレスが集中するため、機
械的強度が弱くなる。
【００２７】また、コンストリクテッドメサ構造におい
て、マッシュルーム型断面をもつメサストライプ上の電
極とメサ部以外に設けられるボンディングパッドとの間
の配線が必要である。しかし、両者は溝により隔てられ
ているため、その段差上に配線を形成したり、空中配線
を形成する等の工夫が必要となる。
【００２８】本発明は、上記の課題に鑑みてなされたも
ので、高い電圧を加えた場合でも漏れ電流が少なく、し
かも接合容量が小さく高速動作が可能で、機械的強度に
優れた、構造が簡単で電極を製作しやすく、しかも活性
層をバイパスする電流リークの少なく電気的アイソレー
ション効果の大きい半導体装置を提供することを目的と
する。
【００２９】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、第１導電型の半導体基板
と、半導体基板上に形成された第１導電型の第１のクラ
ッド層と、第１のクラッド層上に形成された活性層と、
活性層上に形成された第２導電型の第２のクラッド層
と、活性層の周囲を埋め込む埋込層と、埋込層の外側に
設けられ、かつ第１のクラッド層上に設けられた第１の
中空層と、第１の中空層上に形成された第１の半導体層
と、第１の半導体層上に設けられた第２の中空層と、第
２の中空層上に形成された第２の半導体層とを具備す
る。
【００３０】また、本発明の半導体装置は、半導体基板
と、半導体基板上に局所的に形成された活性層と、活性
層の周囲を埋め込む埋込層と、埋込層の外側に設けら
れ、かつ半導体基板上に設けられた第１の中空層と、第
１の中空層上に形成された半絶縁性半導体層と、埋込層
と半絶縁性半導体層間に設けられ、埋込層から半絶縁性
半導体層への不純物の拡散を防止する相互拡散防止層と
を具備する。
【００３１】さらに、本発明の半導体装置は、半導体基
板と、半導体基板上に局所的に形成された活性層と、活
性層と離隔して、半導体基板上に設けられた中空層と、
活性層の周囲を中空層の端部に至るまで埋め込み、かつ
中空層を覆う第１の半導体層と、各々は中空層上に形成
された第１の半導体層を貫通する複数の溝より構成さ
れ、活性層に沿って少なくとも二重に並べられた溝列と
を具備する。
【００３２】また、本発明の半導体装置は、半導体基板
と、半導体基板上に局所的に形成された活性層と、第１
の活性層と離隔して、半導体基板上に設けられた中空層
と、第１の活性層の周囲を中空層の端部に至るまで埋め
込み、かつ中空層を覆う第１導電型の第１の半導体層
と、中空層上の第１の半導体層に形成され、活性層に沿
って中空層上の第１の半導体層を分断する第２導電型の
第２の半導体領域とを具備する。
【００３３】さらに、上記課題を解決するため、本発明
の半導体装置の製造方法は、第１導電型の半導体基板上
に第１導電型の第１のクラッド層、活性層、第２導電型
の第２のクラッド層を順次結晶成長する工程と、第２の
クラッド層上に第１の半導体層を結晶成長する工程と、
第１の半導体層、第２のクラッド層、活性層を順次エッ
チングして、溝を形成し、ストライプ構造の活性領域を
形成する工程と、溝及び第１の半導体層上に第２の半導
体層を堆積する工程と、ストライプ構造の活性領域の両
脇の溝よりも幅が広いメサ構造を形成するために、第２
の半導体層をエッチングして第２の溝を形成する工程
と、第１の半導体層をエッチングし、第２の半導体層を
エッチングしない選択性エッチャントを用いて、第１の
半導体層をエッチングし、第１の中空層を形成する工程
と、第２の溝の第２のクラッド層をエッチングする工程
と、活性層をエッチングし、第２の半導体層をエッチン
グしない選択性エッチャントを用いて、活性層をエッチ
ングし、第２の中空層を形成する工程とを具備する。
【００３４】また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板上に第１導電型の第１のクラッ
ド層、活性層、及び第２導電型の第２のクラッド層を順
次結晶成長する工程と、第２のクラッド層、及び活性層
を順次エッチングして、ストライプ状の第１の活性領域
となる部分の両脇に溝を形成しかつ第１の活性領域の両
側に溝を隔ててストライプ状の第２の活性領域を形成す
る工程と、第１の活性領域上の第２のクラッド層、溝、
及び第２の活性領域上の第２のクラッド層の一部を覆う
絶縁膜を形成する工程と、絶縁膜に覆われていない第２
のクラッド層上に選択的に半絶縁性半導体層を結晶成長
し、さらに半絶縁性半導体層上に相互拡散防止層を結晶
成長する工程と、絶縁膜を除去する工程と、全面に第１
の半導体層を結晶成長し、溝内に埋込層を形成する工程
と、第２の活性領域に達する開孔を形成する工程と、活
性層をエッチングし、第１のクラッド層と第１の半導体
層をエッチングしない選択性エッチャントを開孔に注入
して、第２の活性領域をエッチングし、中空層を形成す
る工程とを具備する。
【００３５】また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板上に第１導電型の第１のクラッ
ド層、活性層、及び第２のクラッド層を順次結晶成長す
る工程と、第２のクラッド層、及び活性層を順次エッチ
ングして、ストライプ状の第１の活性領域となる部分の
両脇に溝を形成しかつ第１の活性領域の両側に溝を隔て
てストライプ状の第２の活性領域を形成する工程と、溝
内を埋め込み、第２の活性領域を覆うように第１の半導
体層を結晶成長する工程と、全面に絶縁膜を形成し、第
１の活性領域上の絶縁膜に開孔を形成し、第１の活性領
域上の第２のクラッド層に電気的に接続される電極を形
成する工程と、絶縁膜上に電極と接続する配線を形成す
る工程と、絶縁膜から第２の活性領域に達する複数の溝
よりなる溝列を、各々の第２の活性領域において第１の
活性領域に沿って少なくとも二重に並べ、かつ各々の溝
の間の領域に配線が設けられるように形成する工程と、
活性層をエッチングし、第１のクラッド層及び第１の半
導体層をエッチングしない選択性エッチャントを溝列に
注入して、第２の活性領域をエッチングし、中空層を形
成する工程とを具備する。
【００３６】さらに、本発明の半導体装置の製造方法
は、第１導電型の半導体基板上に第１導電型の第１のク
ラッド層、活性層、及び第２導電型の第２のクラッド層
を順次結晶成長する工程と、第２のクラッド層、及び活
性層を順次エッチングして、ストライプ状の第１の活性
領域となる部分の両脇に溝を形成しかつ第１の活性領域
の両側に溝を隔ててストライプ状の第２の活性領域を形
成する工程と、溝内を埋め込み、第２の活性領域を覆う
ように第２導電型の第１の半導体層を結晶成長する工程
と、全面に絶縁膜を形成し、第２の活性領域上の絶縁膜
にストライプ状の第１の開孔を形成する工程と、ストラ
イプ状の第１の開孔をマスクとして、第２の活性領域に
達するように不純物を拡散させ、第１導電型の第２の半
導体層を形成する工程と、第２の活性領域に達する第２
の開孔を形成する工程と、活性層をエッチングし、第１
のクラッド層、第１及び第２の半導体層をエッチングし
ない選択性エッチャントを第２の開孔に注入して、第２
の活性領域をエッチングし、中空層を形成する工程とを
具備する。
【００３７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図２は、本発明の第１の実施例を
示す断面図である。まず、（１００）ｎ型ＩｎＰ基板３
１上に、ＭＯＣＶＤ法により、ｎ型ＩｎＰバッファ層３
２、０．１乃至０．２μｍの厚さのアンドープＩｎＧａ
ＡｓＰ活性層３３、１μｍ程度の厚さのｐ型ＩｎＰクラ
ッド層３４、０．１乃至０．２μｍの厚さのｐ型ＩｎＧ
ａＡｓＰ層３９を連続成長して、ダブルヘテロ構造を形
成する。図２（ａ）は、この段階における半導体レーザ
の断面図を示す。ｐ型ＩｎＰクラッド層３４の膜厚は、
従来のセルフアラインド・コンストリクテッドメサ構造
の場合よりも厚い。
【００３８】次に、ｐ型ＩｎＧａＡｓＰ層３９上にレジ
ストを塗布し、フォトリソグラフィ技術を用いて、例え
ば互いに１μｍ離れ、幅が１μｍ程度のストライプ形状
の開口を形成する。続いて、ｐ型ＩｎＧａＡｓＰ層３９
をエッチングし、さらにＩｎＧａＡｓＰ層３９をマスク
にＨＣｌ系エッチャントでｐ型ＩｎＰクラッド層３４を
エッチングする。次に、ｐ型ＩｎＰ層３４をマスクにし
てＨ2 ＳＯ4 系のエッチャントでＩｎＧａＡｓＰ活性層
３３をエッチングする。この結果、図２（ｂ）に示すよ
うに、溝４１と溝４１間に設けられた幅が１μｍ程度の
ストライプ状の活性層が形成される。
【００３９】次に、ＭＯＣＶＤ法により、全面にｐ型Ｉ
ｎＰ層３７及びｐ+ 型ＩｎＧａＡｓＰオーミックコンタ
クト層３８を順次成長する。その結果、溝４１内に埋込
層４８が形成される。図２（ｃ）は、この段階における
半導体レーザの断面を示す。
【００４０】続いて、ストライプ状活性層の真上のｐ+
型ＩｎＧａＡｓＰ層３８上に、幅が５μｍ程度の電極４
０を形成する その後、ｐ+ 型ＩｎＧａＡｓＰ層３８上に図示せぬレジ
ストを塗布し、フォトリソグラフィ技術を用いて溝４１
及びストライプ状活性層がメサ内にあるような広い幅の
メサを形成する。これを行うためには、例えば２つの溝
４１からそれぞれ２０μｍ程度離れた場所にメサのエッ
ジを形成するためのパターニングを行う。その後、Ｉｎ
ＧａＡｓＰ層３８をエッチングし、さらにｐ+ 型ＩｎＧ
ａＡｓＰオーミックコンタクト層３８をマスクにしてＨ
Ｃｌを用いてｐ型ＩｎＰ層３７をエッチングする。次
に、Ｈ2 ＳＯ4 系のエッチャントを用いてＩｎＧａＡｓ
Ｐ層３９をエッチングする。次いで、ＨＣｌを用いてｐ
型ＩｎＰクラッド層３４を除去する。図２（ｄ）は、こ
の段階における半導体レーザの断面図を示す。
【００４１】次に、Ｈ2 ＳＯ4 系のエッチャントを用い
て、溝４１とメサ４７の側面との間に存在するｐ型Ｉｎ
ＧａＡｓＰ層３９とアンドープＩｎＧａＡｓＰ活性層３
３をメサの側面からエッチングして除去する。この際、
溝４１を埋めたＩｎＰがストッパとなって自動的に溝４
１でエッチングが停止し、中空層４３、４４が形成され
る。図２（ｅ）は、この段階における半導体レーザの断
面を示す。また、図２（ｆ）は、図２（ｅ）のＦＦ線に
おける断面図を示す。
【００４２】この結果、ストライプ状の活性層３３の横
に狭いＩｎＰ順接合４５が存在すると同時に、その上の
１μｍのところにも狭窄機構として隘路４６が形成され
る。このように、ダブルコンストリクテッドメサ（doub
le constricted mesa ）構造４７が形成される。
【００４３】本実施例において、隘路４６が形成される
ため抵抗が大きくなり、電極４０から基板３１に流れる
漏れ電流が小さくなる。しかし、本実施例では、図１４
に示したセルフアラインド・コンストリクテッドメサ構
造よりも強度に問題が生じる。
【００４４】図３は、本発明の第２の実施例を示す。本
実施例は、図２に示した実施例の強度を増すために中空
層を貫通する柱を設けるものである。まず、（１００）
ｎ型ＩｎＰ基板５１上に、ＭＯＣＶＤ法により、ｎ型Ｉ
ｎＰバッファ層５２、例えば膜厚が０．１乃至０．２μ
ｍのアンドープＩｎＧａＡｓＰ活性層５３、例えば膜厚
が１μｍのｐ型ＩｎＰクラッド層５４、例えば膜厚が
０．１乃至０．２μｍのｐ型ＩｎＧａＡｓＰ層５９を連
続成長して、ダブルヘテロ構造を形成する。図３（ａ）
は、この段階における半導体レーザの断面図を示す。
【００４５】次に、ｐ型ＩｎＧａＡｓＰ層５９上に図示
せぬレジストを塗布し、フォトリソグラフィ技術を用い
て、レジストに、例えば幅が１μｍのストライプ形状の
活性層５３を形成すべき領域の両脇の活性層５３を１μ
ｍ程度の幅だけ除去するためのストライプ状の開口とメ
サ６７のサイド付近に少なくとも１つの開口を設ける。
続いて、ｐ型ＩｎＧａＡｓＰ層５９をエッチングし、さ
らにＩｎＧａＡｓＰ層５９をマスクにＨＣｌ系エッチャ
ントでｐ型ＩｎＰクラッド層５４をエッチングする。次
に、ｐ型ＩｎＰ層５４をマスクにしてＨ2 ＳＯ4 系のエ
ッチャントでＩｎＧａＡｓＰ活性層５３をエッチングす
る。この結果、図３（ｂ）に示すように、溝６１と開口
部６２が形成される。
【００４６】次に、ＭＯＣＶＤ法により、全面にｐ型Ｉ
ｎＰ層５７及びｐ+ 型ＩｎＧａＡｓＰオーミックコンタ
クト層５８を順次成長する。その結果、ストライプ状の
活性層の両脇にｐ型ＩｎＰよりなるストライプ状の埋込
層６８が形成されると同時に、埋込層６８のさらに外部
にｐ型ＩｎＰよりなる柱６９が形成される。図３（ｃ）
は、この段階における半導体レーザの断面を示す。
【００４７】続いて、ストライプ状活性層の真上のｐ+
型ＩｎＧａＡｓＰ層５８上に、幅が５μｍ程度の電極６
０を形成する 続いて、ｐ+ 型ＩｎＧａＡｓＰ層５８上に図示せぬレジ
ストを塗布し、埋込層６８及び柱６９がメサ内にあるよ
うな広い幅のメサを形成する。このために、例えば２つ
の埋込層６８からそれぞれ２０μｍ程度離れた場所にメ
サのエッジを形成するためのパターニングを行う。その
後、ＩｎＧａＡｓＰ層５８をエッチングし、さらにｐ+
型ＩｎＧａＡｓＰオーミックコンタクト層５８をマスク
にしてＨＣｌを用いてｐ型ＩｎＰ層５７をエッチングす
る。次に、Ｈ2 ＳＯ4 系のエッチャントを用いてＩｎＧ
ａＡｓＰ層５９をエッチングする。次いで、ＨＣｌを用
いてｐ型ＩｎＰクラッド層５４を除去する。図３（ｄ）
は、この段階における半導体レーザの断面図を示す。
【００４８】次に、Ｈ2 ＳＯ4 系のエッチャントを用い
て、溝６１とメサ６７の側面との間に存在するｐ型Ｉｎ
ＧａＡｓＰ層５９とアンドープＩｎＧａＡｓＰ活性層５
３をメサの側面から順次除去し、中空層６３、６４を形
成する。溝６１を埋めたＩｎＰの埋込層６８と開口部６
２を埋めたＩｎＰの柱６９がこのエッチングのストッパ
となる。この結果、図２に示した実施例と同様に、スト
ライプ状の活性層５３の横に狭いＩｎＰ順接合６５が存
在すると同時に、その上の１μｍのところにも狭窄機構
として隘路６６が形成される。この構造はいわばダブル
コンストリクテッドメサ構造６７である。さらに、メサ
６７の側面付近に中空層６３、６４を貫通するＩｎＰよ
りなる柱６９が形成される。図３（ｅ）は、この段階に
おける半導体レーザの断面を示す。また、図３（ｆ）
は、図３（ｅ）のＦＦ線における断面図を示す。
【００４９】本実施例では、メサ６７の側面付近にＩｎ
Ｐよりなる柱６９が設けられているため、ダブルコンス
トリクテッドメサ構造６７の強度が補強される。また、
通常、メサ６７の幅が電極６０の幅よりも十分に広く、
電極６０がストライプ状の活性層及び埋込層の周辺の上
にのみ設けられ、柱６９の上に設けられていない。電極
６０と柱６９間のｐ型ＩｎＰ５７は薄くかつｐ型ＩｎＰ
の抵抗率が高いため、電極６０と柱６９間の抵抗は大き
く、電極６０から柱６９を介して基板５１に流れる漏れ
電流は小さい。しかし、その部分でのリークを完全には
防ぐことはできない。
【００５０】さらに、溝６９が深いので、ｐ型ＩｎＰ５
７を成長する際、溝６９は完全には埋まらず、表面に窪
み７０が生じる。電極６０の材料を堆積しその後選択的
に除去する際、窪み７０部分での除去が不完全になる場
合がある。
【００５１】図１は、本発明の第３の実施例を示す。本
実施例は、第２の実施例の上述の不都合点を改善するも
のである。まず、（１００）ｎ型ＩｎＰ基板７１上に、
ＭＯＣＶＤ法により、ｎ型ＩｎＰバッファ層７２、例え
ば膜厚が０．１乃至０．２μｍのアンドープＩｎＧａＡ
ｓＰ活性層７３、ｐ型ＩｎＰクラッド層７４を連続して
成長し、ダブルヘテロ構造を形成する。図１（ａ）は、
この段階における半導体レーザの断面を示す。ｐ型Ｉｎ
Ｐクラッド層７４の厚さは、０．５μｍ以下であり、従
来のセルフアラインド・コンストリクテッドメサ構造の
場合と同じとする。
【００５２】次に、ｐ型ＩｎＰクラッド層７４上に図示
せぬレジストを塗布し、フォトリソグラフィ技術を用い
て、レジストに、例えば幅が１μｍのストライプ形状の
活性層７３を形成すべき領域の両脇の活性層７３を１μ
ｍ程度の幅だけ除去するためのストライプ状の開口とメ
サ８７の側面となる部分の周辺部に少なくとも１つの開
口を形成する。その後、ＨＣｌ系のエッチャントでｐ型
ＩｎＰクラッド層７４を除去し、続いてＨ2 ＳＯ4 系の
エッチャントでＩｎＧａＡｓＰ活性層７３を除去して、
溝８１と開口８２を形成する。その結果、溝８１間にス
トライプ状の活性層が形成される。図１（ｂ）は、この
段階での半導体レーザの断面を示す。
【００５３】次に、ＭＯＣＶＤ法により、全面に１μｍ
程度の厚さの第２のｐ型ＩｎＰクラッド層７５と０．１
乃至０．２μｍの厚さのｐ型ＩｎＧａＡｓＰ層７９を順
次成長する。その結果、溝８１内にＩｎＰよりなる埋込
層８３が形成され、開口８２内にＩｎＰよりなる柱８４
が形成される。図１（ｃ）は、この段階における半導体
レーザの断面を示す。溝８１や開口８２は図２や図３に
示した実施例よりも浅いので、ＩｎＧａＡｓＰ層７９の
表面は比較的平坦になる。
【００５４】さらに、レジストを塗布し、フォトリソグ
ラフィ技術やエッチング技術を用いて、ストライプ状の
活性層７３の真上のｐ型ＩｎＧａＡｓＰ層７９に２μｍ
程度の幅のストライプ状の開口８０を形成し、同時に柱
８４の真上以外のｐ型ＩｎＧａＡｓＰ層７９に図示せぬ
開口を形成する。図１（ｄ）は、この段階における半導
体レーザの断面を示す。
【００５５】続いて、ＭＯＣＶＤ法により全面に１μｍ
程度の厚さのｐ型ＩｎＰ層７７とｐ+ 型ＩｎＧａＡｓＰ
オーミックコンタクト層７８を成長する。この結果、ｐ
型ＩｎＰ層７７は、ストライプ状の開口８０においてｐ
型ＩｎＰクラッド層７５に接続されるとともに、柱８４
の真上以外の図示せぬ場所で柱状のＩｎＰ８９が形成さ
れｐ型ＩｎＰクラッド層７５に接続される。
【００５６】続いて、ｐ+ 型ＩｎＧａＡｓＰ層７８上に
図示せぬレジストを塗布する。次いで、フォトリソグラ
フィ技術を用いて埋込層８３及び柱８４をメサ内に含む
ような広い幅のメサを形成する。これには、例えば２つ
の埋込層８３からそれぞれ２０μｍ程度離れた場所にメ
サのエッジを形成するためのパターニングを行う。その
後、Ｈ2 ＳＯ4 系のエッチャントを用いてＩｎＧａＡｓ
Ｐ層７８をエッチングし、さらにｐ+ 型ＩｎＧａＡｓＰ
オーミックコンタクト層７８をマスクにしてＨＣｌを用
いてｐ型ＩｎＰ層７７をエッチングする。その後、Ｈ2
ＳＯ4 系のエッチャントを用いてｐ型ＩｎＧａＡｓＰ層
７９を除去し、続いて、ＨＣｌを用いてｐ型ＩｎＰクラ
ッド層７５、７４をエッチングする。図１（ｅ）は、こ
の段階における半導体レーザの断面を示す。
【００５７】こうして形成されたメサの側面からＨ2 Ｓ
Ｏ4 系のエッチャントを用いて埋込層８３の外側にある
ｐ型ＩｎＧａＡｓＰ層７９とアンドープＩｎＧａＡｓＰ
活性層７３を除去する。上述のようにＨ2 ＳＯ4 系のエ
ッチャントは選択性を有するため、溝１１を埋めたＩｎ
Ｐ８３と活性層ストライプ真上の開口８０内に形成され
たＩｎＰがストッパとなって自動的にエッチングが停止
される。この結果、中空層８５、８６が形成される。図
１（ｆ）は、この段階における半導体レーザを示す。こ
のようにして、ストライプ状の活性層７３の横に狭いＩ
ｎＰ順接合８７が形成され、その上の１μｍのところに
電流狭窄機構として働く隘路８８が形成されたダブルコ
ンストリクテッドメサ構造（double constricted mesa
）が作成される。
【００５８】図１（ｇ）は、図１（ｆ）中のＧＧ線にお
ける断面図を示す。下の柱８４と上の柱８９は交互に配
置されている。本実施例では、下の柱８４と上の柱８９
の位置を互いに無関係に定めることができ、その結果上
の柱８９と下の柱８４間にｐ型ＩｎＰクラッド層７４が
介在するため、柱の抵抗が高くなる。よって、図３に示
した実施例よりも柱を流れる漏れ電流を小さくすること
ができる。
【００５９】また、溝８１が浅いので、溝８１を形成し
た後のＭＯＣＶＤ結晶成長により溝８１が埋まり、最終
的な表面を平坦にすることができる。また、図１や図２
に示した実施例において、中空部分を形成した後に、回
り込みの大きいプラズマＣＶＤ法によりメサの側面部か
ら中空部分にＳｉＮｘ等の絶縁物を充填させることも可
能である。この場合、機械的強度をさらに増やすことが
できる。
【００６０】図４は、本発明の第４の実施例を示す。本
実施例は、ｎ型ＩｎＰ基板上に形成されたＩｎＧａＡｓ
Ｐ／ＩｎＰ系のセルフアラインド・コンストリクテッド
メサ構造の半導体レーザに本発明を適用したものであ
る。
【００６１】まず、（１００）ｎ型ＩｎＰ基板１０１上
に、ＭＯＣＶＤ法により、ｎ型ＩｎＰバッファ層１０
２、アンドープＩｎＧａＡｓＰ活性層１０３、アンドー
プＩｎＧａＡｓＰ層１０４’を連続して成長し、ダブル
へテロ構造を形成する。図４（ａ）は、この段階におけ
る半導体装置の断面を示す。また、ＤＦＢレーザを作製
する場合は、図５に示すように、ＩｎＧａＡｓＰ層１０
４’に、ストライプ状の活性層が伸びる方向と直交する
方向に多数の精細な溝を設け、回折格子を形成する。
【００６２】次に、従来のセルフアラインド・コンスト
リクテッドメサ構造の場合と同様に、ストライプ状の活
性層となるべき領域１２１の両脇の活性層１０３を１μ
ｍ程度の幅だけ除去するようにパターニングする。ま
た、同時に、ストライプ状の活性層１２１の外側に幅が
約１０μｍの活性層領域が形成されるようにパターニン
グする。こうすることにより、後に説明するように中空
構造となる領域は開放空間ではなく半閉鎖空間となり、
中空構造の周囲を支持台のあるブリッジ構造にして強度
を保たせることが可能となる。その後、アンドープＩｎ
ＧａＡｓＰ層１０４及びアンドープＩｎＧａＡｓＰ活性
層１０３を選択的に除去し、ストライプ状の活性層１２
１と、その両側に幅約１０μｍの活性層領域１２２を形
成する。ストライプ状の活性層１２１と幅約１０μｍの
活性層領域１２２との間に溝部１０９が形成される。図
４（ｂ）は、この段階における半導体装置の断面を示
す。
【００６３】次に、ＳｉＯ2 薄膜１５０を全面に堆積さ
せる。続いて、ＳｉＯ2 膜１５０を選択的にエッチング
して、ストライプ状の活性層１２１及びその両脇の溝部
１０９を覆い、その外側の活性層領域１２２をわずかに
覆うようなストライプ状のＳｉＯ2 膜１５０を形成す
る。図４（ｃ）は、この段階における半導体装置の断面
を示す。
【００６４】その後、このストライプ状のＳｉＯ2 膜１
５０を選択成長のマスクとして、アンドープＩｎＧａＡ
ｓＰ層１０４及びｎ型ＩｎＰバッファ層１０２上に、半
絶縁性ＩｎＰ層１１０及びｎ型ＩｎＰ相互拡散防止膜１
１１を順次成長する。この際、結晶成長面の関係から、
ＩｎＰ層１１０及びｎ型ＩｎＰ膜１１１の側面は基板に
対して斜めになっている。図４（ｄ）は、この段階にお
ける半導体装置の断面を示す。
【００６５】次に、ストライプ状のＳｉＯ2 膜１５０を
除去し、全面にｐ型ＩｎＰ層１０７及びｐ+ 型ＩｎＧａ
ＡｓＰオーミックコンタクト層１０８を成長する。図４
（ｅ）は、この段階における半導体装置の断面を示す。
【００６６】その後、ｐ+ 型ＩｎＧａＡｓＰオーミック
コンタクト層１０８、ｐ型ＩｎＰ層１０７、ｎ型ＩｎＰ
相互拡散防止膜１１１、及び半絶縁性ＩｎＰ層１１０を
順次貫通して幅約１０μｍの活性層領域１２２に達する
貫通孔１６０を両側の活性層領域１２２の各々について
形成する。
【００６７】すなわち、まずｐ+ 型ＩｎＧａＡｓＰオー
ミックコンタクト層１０８上に貫通孔のパターンを形成
し、このパターンをマスクとして、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ
2 ＋Ｈ2 Ｏ系のエッチャントでｐ+ 型ＩｎＧａＡｓＰオ
ーミックコンタクト層１０８を除去する。このエッチャ
ントは、ＩｎＧａＡｓＰにのみ作用し、ＩｎＰはエッチ
ングしない選択エッチャントである。
【００６８】続いて、このＩｎＧａＡｓＰオーミックコ
ンタクト層１０８をマスクとして、ＨＣｌでエッチング
を行う。この際、ＩｎＧａＡｓＰ層はエッチングされ
ず、ＩｎＰ層１０７、１１１、１１０のみがエッチング
される。溝部１０９の外側に残したｎ型ＩｎＧａＡｓＰ
層１０４で自動的にエッチングが停止する。その結果、
アンドープＩｎＧａＡｓＰ層１０４まで貫通する孔１６
０が形成される。
【００６９】その後、貫通孔１６０から、ＩｎＧａＡｓ
Ｐの選択エッチャントであるＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ
2 Ｏ系のエッチャントを注入し、溝部９の外側のアンド
ープＩｎＧａＡｓＰ活性層１０３及びアンドープＩｎＧ
ａＡｓＰ層１０４を選択的に除去する。その結果、図４
（ｆ）に示すように、中空領域１７０が形成される。
【００７０】このエッチングの際、溝部１０９を埋めた
ｐ型ＩｎＰ層１０７がストッパとなって自動的にエッチ
ングが停止する。この結果、ストライプ状の活性層１２
１のの横に狭いＩｎＰ順接合１３０が設けられた構造が
形成される。この順接合１３０は、活性層１０３とほぼ
同一面すなわち（１００）面に形成されるため、リーク
電流が少なく信頼性が高い。
【００７１】また、図４（ｆ）に示した断面図から分か
るように、従来例と異なり、半絶縁性埋込層１１０がｐ
型ＩｎＰ層１０７と直接接触する箇所がない。また、ｎ
型ＩｎＰ層同士、ｐ型ＩｎＰ層同士が接触する箇所もな
い。また、もし中空層１７０がなければ、ｎ型ＩｎＰ層
１１１とアンドープあるいはｎ型のＩｎＧａＡｓＰ層１
０４とが接触するが、中空層１７０があるためそうした
接触は生じていない。
【００７２】このように、本実施例では、不純物の相互
拡散により半絶縁性埋込層１１０の絶縁性が失われるこ
とはない。また、ストライプ状の活性層１０３への電流
狭窄が困難となるような接合が形成されることもない。
【００７３】また、中空層１７０の外側で半絶縁性Ｉｎ
Ｐ層１１０がＩｎＰ基板１０１、１０２とつながってお
り、中空層１７０は開放空間ではなく半閉鎖空間となっ
ている。このように、中空層１７０の上の層の両端が支
持されたブリッジ構造が形成される。そのため、従来の
セルフアラインド・コンストリクテッドメサ構造よりも
機械的強度が大きくなる。
【００７４】さらに、本実施例では、溝１６０はストラ
イプ状の活性層１２１の長さ方向に連続して形成される
ことはないので、配線を容易に形成することができる。
また、中空層１７０の周囲のｐ型ＩｎＰ層１０７とコン
タクト層１０８を除去すれば、この基板上に集積された
他のデバイスとの間で電気的アイソレーションを取るこ
とが可能となる。
【００７５】図６は、本発明の第５の実施例を示す。こ
の実施例は、図４に示した実施例よりもさらに中空層を
増やしたものである。まず、図６に示した実施例におい
て、ストライプ状のＳｉＯ2 膜１５０を形成する工程ま
では、図４に示した実施例と同様である。すなわち、図
６（ａ）ないし図６（ｃ）に示した半導体装置の断面図
は、それぞれ図４（ａ）ないし図４（ｃ）に示した半導
体装置の断面図と一致する。
【００７６】次に、このストライプ状のＳｉＯ2 膜１５
０を選択成長のマスクとして、アンドープＩｎＧａＡｓ
Ｐ層１０４及びｎ型ＩｎＰバッファ層１０２上に、半絶
縁性ＩｎＰ層１１０及びｎ型ＩｎＰ相互拡散防止層１１
１を順次成長する。
【００７７】続いて、ｎ型ＩｎＰ相互拡散防止層１１１
の上にさらにＩｎＧａＡｓＰ層１１２を成長する。結晶
成長面の関係から、半絶縁性ＩｎＰ層１１０、ｎ型Ｉｎ
Ｐ層１１１、及びＩｎＧａＡｓＰ層１１２の側面は基板
に対して斜めになっている。その後、活性層１２２の上
部にあるＩｎＧａＡｓＰ層１１２を残して、ＩｎＧａＡ
ｓＰ層１１２を除去する。図６（ｄ）は、この段階にお
ける半導体装置の断面を示す。
【００７８】次に、ストライプ状のＳｉＯ2 膜１５０を
除去し、全面にｐ型ＩｎＰ層１０７及びｐ+ 型ＩｎＧａ
ＡｓＰオーミックコンタクト層１０８を成長する。図６
（ｅ）は、この段階における半導体装置の断面を示す。
【００７９】その後、図４に示した実施例と同様に、活
性層１２２に達する開口１６０を形成し、この開口１６
０に選択的にＩｎＧａＡｓＰをエッチングするエッチャ
ントを注入する。その結果、ＩｎＧａＡｓＰ活性層１２
２及びＩｎＧａＡｓＰ層１１２が選択的に除去され、中
空層１６０と中空層１８０が形成される。
【００８０】このように、本実施例では、図４に示した
実施例と同様の効果を得るとともに、中空層１７０の他
にも中空層１８０が設けられるため、電流リークパスは
より形成されにくくなる。
【００８１】図７及び図８は、本発明の第６の実施例を
示す。本実施例は、ｎ型ＩｎＰ基板上に形成されたセル
フアラインド・コンストリクテッドメサ構造のＩｎＧａ
ＡｓＰ／ＩｎＰ系半導体レーザに本発明を適用したもの
である。
【００８２】まず、（１００）ｎ型ＩｎＰ基板２０１上
に、ＭＯＣＶＤ法により、ｎ型ＩｎＰバッファ層２０
２、アンドープＩｎＧａＡｓＰ活性層２０３、ｐ型Ｉｎ
Ｐ層２０４を連続成長し、ダブルへテロ構造を形成す
る。図７（ａ）は、この段階における半導体装置の断面
を示す。
【００８３】次に、ストライプ状の活性層となる領域２
１０の両脇の活性層２０３を１μｍ程度の幅だけ除去
し、溝２０９を形成する。また、同時に、図４に示した
実施例と同様に、溝２０９の外側に幅が約１０μｍのス
トライプ状の活性層領域２１１を形成する。活性層領域
２１１を形成することで、中空構造となる領域は開放空
間ではなく半閉鎖空間となり、中空構造はブリッジ構造
となって機械的強度を保つことが可能となる。その後、
全面に、平坦にｐ型ＩｎＰ層２０５を成長し、溝２０９
を埋め込む。さらに、ｐ型ＩｎＰ層２０５上にｐ+ 型Ｉ
ｎＧａＡｓＰオーミックコンタクト層２０６を結晶成長
する。図７（ｂ）は、この段階における半導体装置の断
面を示す。
【００８４】次に、ＩｎＧａＡｓＰオーミックコンタク
ト層２０６上にＳｉＯ2 薄膜２２５を堆積する。その
後、全面にレジストを塗布し、ストライプ状の活性層２
１０及びその両横の溝部２０９の全体とその外側の活性
層領域２１１に僅かに届く部分を覆う幅のストライプ状
の開口を形成する。続いて、このレジストの開口をマス
クとしてＳｉＯ2 薄膜２５をエッチングし、さらにＡｕ
Ｚｎ膜を堆積し、レジストを除去する。この結果、Ｉｎ
ＧａＡｓＰオーミックコンタクト層２０６に接続された
ＡｕＺｎよりなるｐ側コンタクト電極２２０がリフトオ
フ法により形成される。その後、アニールすることで、
この電極２２０とＩｎＧａＡｓＰオーミックコンタクト
層２０６間の接合は、オーミックコンタクトとなる。
【００８５】さらに、全面にＴｉ／Ｐｔ／Ａｕの積層構
造を形成し、パターニング及びエッチングすることで、
ボンディングパッド２２１やボンディングパッド２２１
とＡｕＺｎコンタクト電極２２０とを接続する配線パタ
ーン２２３を形成する。積層構造の最上層のＡｕの膜厚
は、ワイヤボンディングを考慮して厚目にする。
【００８６】また、ｎ型ＩｎＰ基板１の裏面には、例え
ばＡｕＧｅ／Ｎｉ／Ａｕの積層構造よりなるｎ側コンタ
クト電極２２２が形成される。次いで、外側の活性層領
域２１１の各々の上のＳｉＯ2 膜２２５上に多重溝列パ
ターン２３０、２３０’を形成する。図７（ｃ）及び図
７（ｃ’）は、それぞれこの段階における半導体装置の
上面図と断面図を示す。この多重溝列パターンは、図７
（ｃ）に示すように、活性層領域２１１が伸びる方向に
伸びた例えば２列の溝パターンよりなる。各々の溝の幅
は約２μｍであり、長さは約１００μｍである。長さ方
向に隣り合った溝との間隔は約３μｍである。また、内
側の溝列２３０と外側の溝列２３０’との間隔は約２μ
ｍである。内側の溝列２３０を構成する溝と溝の間の分
断領域は、外側の溝列２３０’を構成する溝の長さ方向
に見た中央部に配置されている。同様に、外側の溝列２
３０’を構成する溝と溝の間の分断領域は、内側の溝列
２３０を構成する溝の中央部に配置されている。すなわ
ち、内側の溝列２３０と外側の溝列２３０’は互い違い
に配置されている。
【００８７】また、上述の配線パターン２２３と溝パタ
ーンとは重ならないように設けられている。すなわち、
配線パターン２２３の幅は、それが溝間の分断領域を通
るように２μｍ程度である。また、配線パターン２２３
は、図７（ｃ）に示すように、内側の溝列の分断領域と
外側の溝列の分断領域とを通過しなければならないた
め、５０μｍ程度長くなっている。
【００８８】この溝列パターンに合わせて、ＳｉＯ2 薄
膜２２５をエッチングする。その後、溝列パターン２３
０、２３０’に従ってＳｉＯ2 薄膜２５に形成された開
口をマスクとして、ｐ+ 型ＩｎＧａＡｓＰコンタクト層
６をエッチングする。このエッチングには、ＩｎＧａＡ
ｓＰにのみ作用してＩｎＰをエッチングしないＨ2 ＳＯ
4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系のエッチャントを用いる。続い
て、開口が形成されたＩｎＧａＡｓＰコンタクト層２０
６をマスクとして、ＨＣｌでエッチングを行う。この結
果、ｐ型ＩｎＰ層２０５のみがエッチングされ、ＩｎＧ
ａＡｓＰ活性層領域２１１でエッチングが自動的に停止
する。ＨＣｌはＩｎＰのみに作用し、ＩｎＧａＡｓＰに
は作用しない。こうして、ＩｎＧａＡｓＰ活性層１１に
達する溝孔列２４０、２４０’が形成される。
【００８９】次いで、溝孔列２４０、２４０’から、Ｉ
ｎＧａＡｓＰの選択エッチャントであるＨ2 ＳＯ4 ＋Ｈ
2 Ｏ2 ＋Ｈ2 Ｏ系のエッチャントを注入し、溝部２０９
の外側のＩｎＧａＡｓＰ活性層２１１のみを選択的に除
去する。このエッチングの際、セルフアラインド・コン
ストリクテッドメサ構造の場合と同様に、溝部２０９を
埋めたＩｎＰ層２０５がエッチングのストッパとなり、
自動的に溝部２０９でエッチングが停止する。その結
果、中空層領域２５０が形成され、またストライプ状の
活性層２１０の横に狭いＩｎＰ順接合２６０が形成され
る。図８（ａ）及び図８（ａ’）は、それぞれこの段階
における半導体装置の上面図と断面図を示す。
【００９０】このように、本実施例では、中空層２５０
は開放空間ではなく半閉鎖空間である。すなわち、中空
層２５０の両端でｐ型ＩｎＰ層２０５がＩｎＰ基板２０
２と結合しており、ブリッジ構造が形成されている。そ
のため、従来のセルフアラインド・コンストリクテッド
メサ構造よりも、機械的強度は強くなる。
【００９１】また、本実施例では、溝２４０、２４０’
はストライプ状の活性層の長さ方向に間隔をおいて形成
されるので、段差を避けて配線２２３を形成することが
できる。
【００９２】また、本実施例において、ｐ側コンタクト
電極２２０とｎ側コンタクト電極２２５間に順方向の電
圧を印加する場合、電流は、活性層２１０、ＩｎＰ順接
合２６０あるいは中空層２５０上のＩｎＰ層２０５を経
てＩｎＰ基板２０１に流れる。図８（ｄ’）に示した矢
印は、この中空層上のｐ型ＩｎＰ層２０５を流れる電流
パスを表す。この電流パスは、上下を中空領域２５０と
ＳｉＯ2 膜２２５に挟まれ、左右を中空の溝孔２４０、
２４０’で挟まれた狭くて長い紆余曲折したパスであ
る。
【００９３】この電流パスのボトルネックとなる部分
は、幅が２μｍで長さが５０μｍのｐ型ＩｎＰ領域であ
る。例えば、ｐ型ＩｎＰ層２０５のキャリア濃度を１Ｅ
１８ｃｍ-3とすると、このｐ型ＩｎＰ層の抵抗率は約９
Ｅ−２Ωｃｍとなる。また、ｐ型ＩｎＰ層２０５の厚さ
は１．５μｍであるとすると、このボトルネック部の抵
抗は、１つにつき、 ９Ｅ２Ω・μｍ×５０μｍ／（２μｍ×１．５μｍ）＝
１５ｋΩ となる。
【００９４】但し、図７及び図８に示した実施例では、
このボトルネック部は複数有り、それらが並列に接続さ
れているので、全抵抗は１ｋΩ程度まで落ちる。この抵
抗を大きくするには、単位パスの抵抗を大きくすればよ
い。すなわち、パスの幅を狭くしたり、二重列ではなく
さらに多重の迷路状にして距離を稼いだり、ｐ型ＩｎＰ
層のキャリア濃度を下げたりすればよい。また、抵抗を
大きくするために、溝を長くし、溝列を構成する溝の数
を減らして、単位パスの数を減らしてもよい。作製の容
易さや機械的強度等を考慮しながらこれらの方法を適切
に採用して、抵抗値を大きくする。
【００９５】このように、ｐ型ＩｎＰ層２０５における
電流パスの抵抗を十分に大きくすることにより、ストラ
イプ状の活性層２０３へ電流狭窄することが可能とな
る。図９ないし図１１は、本発明の第７の実施例を示
す。本実施例は、ｎ型ＩｎＰ基板上に形成されたＩｎＧ
ａＡｓＰ／ＩｎＰ系半導体レーザに本発明を適用したも
のである。
【００９６】まず、（１００）ｎ型ＩｎＰ基板３０１上
に、ＭＯＣＶＤ法により、ｎ型ＩｎＰパッファ層３０
２、アンドープＩｎＧａＡｓＰ活性層３０３、ｐ型Ｉｎ
Ｐ層３０４を連続成長し、ダブルへテロ構造を形成す
る。図９（ａ）は、この段階における半導体装置の断面
を示す。
【００９７】次に、ストライプ状の活性層３１０となる
べき領域の両脇の活性層３０３を１μｍ程度の幅だけ除
去して、溝３０９を形成する。さらに、同時に、溝３０
９の外側に幅が約５μｍの活性層領域３１１を形成す
る。図９（ｂ）は、この段階における半導体装置の断面
を示す。
【００９８】その後、全面に平坦にｐ型ＩｎＰ層３０５
を結晶成長し、溝３０９をｐ型ＩｎＰ層３０５で埋め込
む。続いて、ｐ型ＩｎＰ層３０５上にｐ+ 型ＩｎＧａＡ
ｓＰオーミックコンタクト層６を結晶成長する。図１０
（ａ）は、この段階における半導体装置の断面を示す。
【００９９】次に、ＳｉＯ2 薄膜３２４を全面に堆積
し、ＳｉＯ2 薄膜３２４を選択的にエッチングして、活
性層領域３１１上のＳｉＯ2 膜３２４に２列のストライ
プ状の開口を形成する。続いて、この開口をマスクにし
てｐ+ 型ＩｎＧａＡｓＰオーミックコンタクト層３０６
をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系のエッチャントでエ
ッチングする。さらに、ＨＣｌを用いてｐ型ＩｎＰ層３
０５をエッチングする。このエッチングは活性層領域３
１１で自動的に止まる。この結果、１つの活性層領域３
１１について例えば２本の溝３２６を形成する。溝３２
６は、例えば活性層領域３１１上に溝３２６の端部が活
性層領域３１１の端部の直上にあるかあるいは突出する
ように形成される。図１０（ｂ）は、この段階における
半導体装置の断面を示す。
【０１００】次に、ＳｉＯ2 膜３２４上以外の領域に選
択的にｎ型ＩｎＰ層３２７を成長し、溝３２６をｎ型Ｉ
ｎＰ層３２７で埋め込む。この結果、溝３２７のストラ
イプ状の活性層３１０と反対側の側壁において、ｎ型Ｉ
ｎＰ層３２７とｐ型ＩｎＰ層３０５が接合した逆バイア
ス接合３０７が形成される。図１０（ｃ）は、この段階
における半導体装置の断面を示す。
【０１０１】この後、ＳｉＯ2 膜３２４を除去し、Ｓｉ
Ｏ2 膜３２５を全面に堆積する。続いて、ストライプ状
の活性層３１０上のＳｉＯ2 膜３２５にストライプ状の
開口を設け、さらにリフトオフ法によりＡｕＺｎコンタ
クト電極３２０をストライプ状に形成する。このコンタ
クト電極３２０は、その開口においてＩｎＧａＡｓＰオ
ーミックコンタクト層３０６と接続される。アニールを
施すと、ＡｕＺｎ電極３２０とＩｎＧａＡｓＰ層３０６
間の接合は、オーミック性を示すようになる。さらに、
全面にＴｉ／Ｐｔ／Ａｕの積層構造を形成し、この積層
構造をフォトリソグラフィ技術を用いてエッチングし
て、図示せぬボンディングパッド及びそのボンディング
パッドとＡｕＺｎコンタクト電極３２０との間を接続す
る配線パターン３２１を形成する。Ｔｉ／Ｐｔ／Ａｕ積
層構造の最上層のＡｕは、ワイヤボンディングを考慮し
て厚目に形成する。
【０１０２】また、ｎ型ＩｎＰ基板３０１の裏面にＡｕ
Ｇｅ／Ｎｉ／Ａｕの積層構造よりなるｎ側コンタクト電
極３２２を形成する。次いで、ＳｉＯ2 膜３２５、Ｉｎ
ＧａＡｓＰ層３０６、及びｐ型ＩｎＰ層３０５を選択的
にエッチングして、あるいはＳｉＯ2 膜３２５及びｎ型
ＩｎＰ層３２７をエッチングして、ＩｎＧａＡｓＰ活性
層３１１に達する縦導通孔３３１を形成する。
【０１０３】あるいは、溝３０９のエッチングの際に形
成されるストライプ状の活性層３１１のパターンを、図
９（ｂ’）及び図９（ｂ’’）に断面図及び上面図を示
したように、活性層３１０の反対側に突出する突出部３
１１ａを有する形状にしておく。その後、同様の工程を
施してｐ側コンタクト電極３２０や配線パターン３２１
を形成した後、エッチングあるいは劈開により、ＩｎＧ
ａＡｓＰ活性層３１１の突出部３１１ａを露出させ、そ
の突出部３１１ａを選択的に除去して、横導通孔３３２
を形成する。
【０１０４】続いて、縦導通孔３３１あるいは横導通孔
３３２からＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ系のエッチャ
ントを注入し、溝部９の外側のＩｎＧａＡｓＰ活性層３
１１のみを選択的に除去する。セルフアラインド・コン
ストリクテッドメサ構造の場合と同様に、溝部３０９を
埋めたＩｎＰ３０７がストッパとなって自動的に溝部３
０９でエッチングが停止する。その結果、中空領域３５
０が形成される。また、ストライプ状の活性層３１０の
横に狭いＩｎＰ順接合３６０がある構造が形成される。
図１０（ｄ）及び図１１は、それぞれこの段階における
半導体装置の断面図及び上面図を示す。
【０１０５】このように、本実施例では、中空層３５０
は開放空間ではなく半閉鎖空間である。すなわち、中空
層３５０の両端でｐ型ＩｎＰ層３０５がＩｎＰ基板３０
２と結合しており、ブリッジ構造が形成されている。そ
の結果、従来のセルフアラインド・コンストリクテッド
メサ構造よりも、機械的強度は強くなる。
【０１０６】また、貫通孔３３１はストライプ状の活性
層３１０の長さ方向に間隔をおいて形成されているの
で、段差を通らないで配線３２１を設けることができ
る。さらに、図１１に示すように、中空層３５０上の領
域における電流パスは必ず逆バイアス接合３０７を通過
するようにパターンを設計しておく。また、逆バイアス
接合３０７の上下はＳｉＯ2 薄膜３２５と中空層３５０
に挟まれている。そのため、ｐ側コンタクト電極３２０
からｐ型ＩｎＰ層３０５を経てｎ側コンタクト電極３２
２に流れる電流は、中空層３５０上に基板と垂直に形成
される２段の逆バイアス接合３０７により完全にブロッ
クされる。その結果、ストライプ状の活性層領域３１０
に電流を狭窄することができる。
【０１０７】また、ｐ型ＩｎＰ層３０５の厚さは１μｍ
程度である。したがって、この逆バイアス接合３０７の
接合面積は非常に小さい。よって、逆バイアス接合３０
７に起因する寄生容量は小さく、高速に半導体装置を動
作させることが可能となる。
【０１０８】しかし、図９ないし図１１に示した実施例
では、ｎ型ＩｎＰ層３２７を選択的に成長する必要があ
るが、その上面が平らになりにくかったり、選択成長用
の装置が大型になりコストが上昇するなどの問題があ
る。しかも、逆バイアス接合３０７はエッチングして露
出された界面に形成されるため、電流がリークしやすい
など信頼性に不安がある。次に述べる実施例は、この問
題を解決するものである。
【０１０９】図１２は、本発明の第８の実施例を示す。
本実施例は、ｐ型ＩｎＰ基板上に形成されたＩｎＧａＡ
ｓＰ／ＩｎＰ系半導体レーザに本発明を適用したもので
ある。
【０１１０】本実施例では、逆バイアス接合を拡散によ
って形成する。この拡散は一般にｐ型ドーパントを用い
て行われるため、半導体レーザはｐ型ＩｎＰ基板上に作
製されることになる。したがって、本実施例では、図９
ないし図１１に示した実施例と比べｎ型とｐ型が逆にな
る。
【０１１１】まず、（１００）ｐ型ＩｎＰ基板３０１’
上に、ＭＯＣＶＤ法によりｐ型ＩｎＰバッファ層３０
２’、アンドープＩｎＧａＡｓＰ活性層３０３’、ｎ型
ＩｎＰ層３０４’を連続成長して、ダブルへテロ構造を
形成する。図１２（ａ）は、この段階における半導体装
置の断面を示す。
【０１１２】次に、ストライプ状の活性層３１０となる
べき領域の両脇の活性層３０３を１μｍ程度の幅だけ除
去して、溝３０９を形成する。さらに、溝３０９の形成
と同時に、溝３０９の外側に幅が約５μｍの活性層領域
３１１を形成する。図１２（ｂ）は、この段階における
半導体装置の断面を示す。
【０１１３】さらに、全面に平坦にｎ型ＩｎＰ層３０
５’とｎ型ＩｎＧａＡｓＰオーミックコンタクト層６’
を結晶成長する。この結果、溝３０９はｎ型ＩｎＰ層３
０５’で埋め込まれる。図１２（ｃ）は、この段階にお
ける半導体装置の断面を示す。
【０１１４】次に、ＳｉＯ2 薄膜３２４を全面に堆積
し、ＳｉＯ2 薄膜３２４を選択的にエッチングして、活
性層領域３１１上のＳｉＯ2 膜３２４に２列のストライ
プ状の開口を形成する。続いて、この開口をマスクにし
て、Ｚｎを拡散する。Ｚｎ拡散領域３２８は少なくとも
ＩｎＧａＡｓＰ活性層３１１の上面まで達するようにす
る。図１２（ｄ）は、この段階における半導体装置の断
面を示す。この結果、Ｚｎ拡散領域３２８とｎ型ＩｎＰ
層３０５’との間に接合３０７’が形成される。また、
活性層領域３１１上のＩｎＰ層３０５’を流れる電流は
必ず接合３０７’によりブロックされるようにする。例
えば、このＺｎ拡散領域３２８の長さを活性層領域３１
１の長さと同じかそれよりも長くする。あるいは、Ｚｎ
拡散領域３２８の両端は最終的に図示せぬ中空構造もし
くは絶縁層で終端されるようにする。
【０１１５】次に、ＳｉＯ2 薄膜３２４を除去し、Ｓｉ
Ｏ2 膜３２５を堆積する。その後、図９及び図１０に示
した実施例と同様にリフトオフ法を用いて、活性層３１
０上のｎ型ＩｎＧａＡｓＰオーミックコンタクト層３０
６’と接続されるストライプ状のＡｕＧｅコンタクト電
極３２２’を形成する。さらに、図示せぬボンディング
パッド及びこのボンディングパッドとＡｕＧｅコンタク
ト電極３２２’間を接続する配線パターン３２１を形成
する。このボンディングパッド及び配線パターン３２１
は、Ｔｉ／Ｐｔ／Ａｕの積層構造よりなり、最上層のＡ
ｕはワイヤボンディングを考慮して厚目になっている。
また、ＩｎＰ基板３０１’の裏面に、ＡｕＺｎよりなる
ｐ側コンタクト電極３２０’を形成する。図１２（ｅ）
は、この段階における半導体装置の断面を示す。
【０１１６】次いで、図９ないし図１１に示した実施例
と同様にして、ＩｎＧａＡｓＰ活性層領域３１１に達す
る導通孔３３１もしくは横導通孔３３２を形成する。そ
の後、この導通孔３３１あるいは横導通孔３３２にＩｎ
ＧａＡｓＰの選択エッチャントであるＨ2 ＳＯ4 ＋Ｈ2
Ｏ2 ＋Ｈ2 Ｏ系のエッチャントを注入し、溝部３０９の
外側のＩｎＧａＡｓＰ活性層３１１のみを選択的に除去
する。セルフアラインド・コンストリクテッドメサ構造
の場合と同様に、溝部３０９を埋めたＩｎＰ３０５’が
ストッパとなって自動的に溝部３０９でエッチングが停
止する。その結果、中空領域３５０が形成される。ま
た、ストライプ状の活性層３１０の両脇に狭いＩｎＰ順
接合６０が形成されている。図１２（ｆ）は、この段階
における半導体装置の断面を示す。また、この半導体装
置の上面は、図１１に示したものと同様である。
【０１１７】また、Ｚｎ拡散領域３２８の両端は図示せ
ぬ中空構造もしくは絶縁層で終端されている。このよう
に、本実施例では、中空層３５０は開放空間ではなく半
閉鎖空間である。すなわち、中空層３５０の両端でｎ型
ＩｎＰ層３０５’がＩｎＰ基板３０２と結合し、ブリッ
ジ構造が形成されている。その結果、従来のセルフアラ
インド・コンストリクテッドメサ構造よりも、機械的強
度は強くなる。
【０１１８】また、貫通孔３３１はストライプ状の活性
層３１０の長さ方向に間隔をおいて形成されているの
で、段差を通らない配線３２１を設けることができる。
さらに、中空層３５０上の領域における電流パスは必ず
逆バイアス接合３０７’を通過するようにパターンを形
成しておく。また、逆バイアス接合３０７の上下はＳｉ
Ｏ2 薄膜３２５と中空層３５０に挟まれている。そのた
め、ｐ側コンタクト電極３２０’からｎ型ＩｎＰ層３０
５’を経てｎ側コンタクト電極３２２’に流れる電流
は、２段の逆バイアス接合３０７’により完全にブロッ
クされる。その結果、ストライプ状の活性層領域３１０
に電流を狭窄することができる。
【０１１９】また、ｎ型ＩｎＰ層３０５’の厚さは１μ
ｍ程度である。したがって、この逆バイアス接合３０
７’の接合面積は非常に小さく、逆バイアス接合３０
７’に起因する寄生容量は小さい。よって、半導体装置
を高速に動作させることが可能となる。
【０１２０】さらに、逆バイアス接合３０７’は拡散に
より形成され、一度エッチングにより露出された界面に
形成されるわけではないので、図９ないし図１１に示し
た第７の実施例よりも逆バイアス接合の電気的な信頼性
を高くすることができる。
【０１２１】また、上述の第７及び第８の実施例では、
中空層上の領域に１または２重に逆バイアス接合を設け
ているが、３重以上に設けてもよい。こうすると、より
リーク電流を小さくすることができる。
【０１２２】なお、上述の第１ないし第８の実施例にお
いて、中空層の少なくとも一部に、例えばプラズマＣＶ
Ｄ法により絶縁物を埋め込んだり、ポリイミドを埋め込
んだりしてもよい。こうすると機械的強度がさらに高ま
る。
【０１２３】また、上述の実施例において、エッチング
されて中空層となる層はＩｎＧａＡｓＰであったが、Ｉ
ｎＧａＡｓでもよい。また、上述の実施例において、第
１導電型のＩｎＰ基板上に第１導電型のＩｎＰバッファ
層、ＩｎＧａＡｓＰ活性層、第２導電型のＩｎＰ層を順
次成長しているが、第２導電型のＩｎＰ層に代えてＩｎ
ＧａＡｓＰ導波路層を成長してもよい。ＤＦＢレーザを
作製する場合は、図５に示した場合と同様に、このＩｎ
ＧａＡｓＰ導波路層にストライプ状の活性層が伸びる方
向と直交する方向に溝を形成し、回折格子を設ける。
【０１２４】以上述べた実施例は、セルフアラインド・
コンストリクテッドメサ構造の半導体レーザに本発明を
適用したものだが、これに限られるものではない。本発
明は、ｐｎ接合を有する主たる動作がなされる領域に電
流を狭窄する半導体装置に広く適用することができる。
例えば、導波路構造を有する電界吸収型変調器（ＥＡ
Ｍ：Electro-Absorption Modulator）に適用してもよ
い。また、ＨＢＴ（Heterojunction Bipolar Transisto
r ）等の電子デバイス、半導体レーザを含む半導体発光
素子、半導体受光素子、変調器、光増幅器など各種のｐ
ｎ接合を利用する半導体装置に用いることができる。
【０１２５】
【発明の効果】以上説明したように、本発明において電
極と基板の間に中空層を２層設けるため、接合容量が小
さく、高速動作が可能な埋込層の埋込型半導体レーザを
形成することが可能になる。
【０１２６】また、本発明において２層の中空層を貫通
する柱を設けることにより、中空層を設けたことにより
生じる機械的強度の低下を補うことができる。さらに、
本発明において１層目の中空層を貫通する柱と２層目の
中空層を貫通する柱を互いに異なる位置に設けることに
より、柱を流れる漏れ電流を減らすことができる。
【０１２７】また、本発明によれば中空層の上の層の両
端を基板と接続してブリッジ構造を形成することによ
り、半導体装置の機械的強度を高くすることができる。
さらに、本発明によれば半絶縁性ＩｎＰ層とｐ型ＩｎＰ
層とが接触することがないため、不純物の相互拡散を抑
え、漏れ電流を少なくすることができる。
【０１２８】また、本発明によれば活性層上の電極とパ
ッドとの間に段差が形成されないので、電極とパッド間
の配線を容易に作製することができる。また、半導体装
置の構造も簡単になる。
【０１２９】さらに、本発明によれば活性層の両脇に形
成された中空構造に流れる電流は逆バイアス接合により
ブロックされるため、活性層に電流を狭窄し、かつ寄生
容量を少なくして半導体装置を高速に動作させることが
可能となる。
【図面の簡単な説明】
【図１】本発明の第３の実施例を示す図。
【図２】本発明の第１の実施例を示す図。
【図３】本発明の第２の実施例を示す図。
【図４】本発明の第４の実施例を示す図。
【図５】回折格子を示す斜視図。
【図６】本発明の第５の実施例を示す図。
【図７】本発明の第６の実施例を示す図。
【図８】図７に続いて本発明の第６の実施例を示す図。
【図９】本発明の第７の実施例を示す図。
【図１０】図９に続いて本発明の第７の実施例を示す
図。
【図１１】図１０に続いて本発明の第７の実施例を示す
図。
【図１２】本発明の第８の実施例を示す図。
【図１３】従来の埋込型ヘテロ構造半導体レーザの一例
を示す斜視図。
【図１４】従来のセルフアラインド・コンストリクテッ
ドメサ構造半導体レーザの一例を示す斜視図。
【図１５】半絶縁性結晶成長層における相互拡散の問題
を説明するための断面図。
【図１６】ダブルへテロ構造のｐｎ接合の周囲を半絶縁
性結晶成長層で埋め込む場合の問題を説明するための断
面図。
【符号の説明】
７１…ｎ型ＩｎＰ基板、 ７２…ｎ型ＩｎＰバッファ層、 ７３…アンドープＩｎＧａＡｓＰ活性層、 ７４…ｐ型ＩｎＰクラッド層、 ７５…ｐ型ＩｎＰ層、 ７７…ｐ型ＩｎＰ層、 ７８…ｐ+ 型ＩｎＧａＡｓＰオーミックコンタクト層、 ７９…ＩｎＧａＡｓＰ層、 ８０…開口、 ８１…溝、 ８２…開口、 ８３…埋込層、 ８４…下の柱、 ８５、８６…中空層、 ８７…順接合、 ８８…隘路、 ８９…上の柱。 １０１、２０１、３０１…ｎ型ＩｎＰ基板、 ３０１’…ｐ型ＩｎＰ基板、 １０２、２０２、３０２…ｎ型ＩｎＰバッファ層、 ３０２’…ｐ型ＩｎＰバッファ層、 １０３、２０３、３０３…アンドープＩｎＧａＡｓＰ活
性層、 １０４、２０４、３０４…ｐ型ＩｎＰクラッド層、 １０４’…アンドープＩｎＧａＡｓＰ導波路層、 ３０４’…ｎ型ＩｎＰクラッド層、 １０７、２０５、３０５…ｐ型ＩｎＰ層、 ３０５’…ｎ型ＩｎＰ層、 １０８、２０６、３０６…ｐ+ 型ＩｎＧａＡｓＰオーミ
ックコンタクト層、 ３０６’…ｎ+ 型ＩｎＧａＡｓＰオーミックコンタクト
層、 １０９、２０９、３０９…溝部、 １２１、２１０、３１０…ストライプ状活性層、 １２２、２１１、３１１…外側のストライプ状活性層、 １１０…半絶縁性埋込層、 １１１…ｎ型ＩｎＰ相互拡散防止層、 １１２…ｎ型ＩｎＧａＡｓＰ埋込層、 １３０…ＩｎＰホモ接合、 １５０…ＳｉＯ2 膜、 １６０…貫通孔、 １７０、１８０…中空層、 ２２０…ＡｕＺｎ電極、 ２２１、３２１…Ｔｉ／Ｐｔ／Ａｕパッド、 ２２２、３２２…ＡｕＧｅ／Ｎｉ／Ａｕ電極、 ２２３、３２３…Ｔｉ／Ｐｔ／Ａｕ配線、 ２２５…ＳｉＯ2 薄膜、 ２３０、２３０’…溝列パターン、 ２４０、２４０’…溝、 ２５０…中空層、 ２６０、３６０…ｐｎ順接合、 ３０７…逆バイアス接合、 ３２４、３２５…ＳｉＯ2 薄膜、 ３２６…溝、 ３２７…ｎ型ＩｎＰ選択成長領域、 ３２８…Ｚｎ拡散領域、 ３３１…縦導通孔、 ３３２…横導通孔、 ３５０…中空構造。

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の第１のクラ
    ッド層と、 前記第１のクラッド層上に形成された活性層と、 前記活性層上に形成された第２導電型の第２のクラッド
    層と、 前記活性層の周囲を埋め込む埋込層と、 前記埋込層の外側に設けられ、かつ前記第１のクラッド
    層上に設けられた第１の中空層と、 前記第１の中空層上に形成された第１の半導体層と、 前記第１の半導体層上に設けられた第２の中空層と、 前記第２の中空層上に形成された第２の半導体層とを具
    備することを特徴とする半導体装置。
  2. 【請求項２】 第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の第１のクラ
    ッド層と、 前記第１のクラッド層上に形成された小さい活性層と、 前記活性層上に形成された第２導電型の第２のクラッド
    層と、 前記活性層の周囲を埋め込む埋込層と、 前記埋込層の外側に設けられ、かつ前記第１のクラッド
    層上に設けられた第１の中空層と、 前記第１の中空層上に形成された第１の半導体層と、 前記第１の半導体層上に設けられた第２の中空層と、 前記第２の中空層上に形成された第２の半導体層と、 前記埋込層の外側に設けられ、周囲を前記第１の中空
    層、第１の半導体層、及び第２の中空層に囲まれ、上面
    が前記第２の半導体層と接し、下面が前記第１のクラッ
    ド層に接する柱状半導体とを具備することを特徴とする
    半導体装置。
  3. 【請求項３】 第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の第１のクラ
    ッド層と、 前記第１のクラッド層上に形成された小さい活性層と、 前記活性層上に形成された第２導電型の第２のクラッド
    層と、 前記活性層の周囲を埋め込む埋込層と、 前記埋込層の外側に設けられ、かつ前記第１のクラッド
    層上に設けられた第１の中空層と、 前記第１の中空層上に形成された第１の半導体層と、 前記第１の半導体層上に設けられた第２の中空層と、 前記第２の中空層上に形成された第２の半導体層と、 前記埋込層の外側に設けられ、周囲を前記第１の中空層
    に囲まれ、上面が前記第１の半導体層と接し、下面が前
    記第１のクラッド層に接する第１の柱状半導体と、 前記埋込層の外側かつ前記第１の柱状半導体の上部以外
    の部分に設けられ、周囲を前記第２の中空層に囲まれ、
    上面が前記第２の半導体層と接し、下面が前記第１の半
    導体層と接する第２の柱状半導体とを具備することを特
    徴とする半導体装置。
  4. 【請求項４】 前記第１の柱状半導体と前記第２の柱状
    半導体は、交互に設けられていることを特徴とする請求
    項３記載の半導体装置。
  5. 【請求項５】 前記第１の中空層及び第２の中空層の少
    なくとも一部は絶縁物により充填されていることを特徴
    とする請求項１、２、３記載の半導体装置。
  6. 【請求項６】 前記活性層は、ＩｎＧａＡｓＰよりな
    り、 前記第１及び第２のクラッド層は、ＩｎＰよりなり、 前記埋込層は、ＩｎＰよりなることを特徴とする請求項
    １、２、３記載の半導体装置。
  7. 【請求項７】 第１導電型の半導体基板上に第１導電型
    の第１のクラッド層、活性層、及び第２導電型の第２の
    クラッド層を順次結晶成長する工程と、 前記第２のクラッド層上に第１の半導体層を結晶成長す
    る工程と、 前記第１の半導体層、第２のクラッド層、及び活性層を
    順次エッチングして、ストライプ状の活性領域となる部
    分の両脇に溝を形成する工程と、 前記溝内及び前記第１の半導体層上に第２の半導体層を
    結晶成長し、前記溝内に埋込層を形成する工程と、 前記第２の半導体層、前記第１の半導体層、第２のクラ
    ッド層、及び活性層を順次エッチングして、前記ストラ
    イプ構造の活性領域及び前記埋込層を包含するメサ構造
    を形成する工程と、 前記第１の半導体層及び前記活性層をエッチングし、前
    記第２の半導体層をエッチングしない選択性エッチャン
    トを用いて、前記第１の半導体層及び前記活性層をエッ
    チングし、第１及び第２の中空層を形成する工程とを具
    備することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 第１導電型の半導体基板上に第１導電型
    の第１のクラッド層、活性層、及び第２導電型の第２の
    クラッド層を順次結晶成長する工程と、 前記第２のクラッド層上に第１の半導体層を結晶成長す
    る工程と、 前記第１の半導体層、第２のクラッド層、及び活性層を
    順次エッチングして、ストライプ状の活性領域となる部
    分の両脇に溝を形成し、前記溝の外部に穴を形成する工
    程と、 前記溝内、前記穴内、及び前記第１の半導体層上に第２
    の半導体層を結晶成長し、前記溝内に埋込層を形成し前
    記穴内に柱を形成する工程と、 前記第２の半導体層、第１の半導体層、第２のクラッド
    層、及び活性層を順次エッチングして、前記ストライプ
    構造の活性領域、前記埋込層、及び前記柱を包含するメ
    サ構造を形成する工程と、 前記第１の半導体層及び前記活性層をエッチングし、前
    記第２の半導体層をエッチングしない選択性エッチャン
    トを用いて、前記第１の半導体層及び前記活性層をエッ
    チングし、第１及び第２の中空層を形成する工程とを具
    備することを特徴とする半導体装置の製造方法。
  9. 【請求項９】 第１導電型の半導体基板上に第１導電型
    の第１のクラッド層、活性層、及び第２導電型の第２の
    クラッド層を順次結晶成長する工程と、 前記第２のクラッド層、及び活性層を順次エッチングし
    て、ストライプ状の活性領域となる部分の両脇に溝を形
    成し、前記溝の外部に穴を形成する工程と、 前記溝内、前記穴内、及び前記第２のクラッド層上に第
    １の半導体層を結晶成長し、前記溝内に埋込層を形成
    し、前記穴内に第１の柱を形成する工程と、 前記第１の半導体層上に第２の半導体層を結晶成長する
    工程と、 前記第２の半導体層をエッチングして、前記ストライプ
    状の活性領域上及び前記第１の柱の上ではない部分に開
    口を設ける工程と、 前記第２の半導体上及び前記開口内に第３の半導体層を
    結晶成長し、前記第１の柱の上ではない部分の開口内に
    第２の柱を形成する工程と、 前記第３の半導体層、第２の半導体層、第１の半導体
    層、第２のクラッド層、及び活性層を順次エッチングし
    て、前記ストライプ構造の活性領域、前記埋込層、前記
    第１の柱、及び第２の柱を包含するメサ構造を形成する
    工程と、 前記第２の半導体層及び活性層をエッチングし、前記第
    １及び第３の半導体層をエッチングしない選択性エッチ
    ャントを用いて、前記第２の半導体層及び活性層をエッ
    チングし、第１及び第２の中空層を形成する工程とを具
    備することを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記第１及び第２の中空層を形成した
    後、前記第１及び第２の中空層の少なくとも一部を絶縁
    物で埋め込む工程をさらに具備することを特徴とする請
    求項７、８、９記載の半導体装置の製造方法。
  11. 【請求項１１】 前記活性層は、ＩｎＧａＡｓＰよりな
    り、 前記第１及び第２のクラッド層は、ＩｎＰよりなり、 前記第１の半導体層は、ＩｎＧａＡｓＰよりなり、 前記第２の半導体層は、ＩｎＰよりなることを特徴とす
    る請求項７、８記載の半導体装置の製造方法。
  12. 【請求項１２】 前記活性層は、ＩｎＧａＡｓＰよりな
    り、 前記第１及び第２のクラッド層は、ＩｎＰよりなり、 前記第１の半導体層は、ＩｎＰよりなり、 前記第２の半導体層は、ＩｎＧａＡｓＰよりなり、 前記第３の半導体層は、ＩｎＰよりなることを特徴とす
    る請求項９記載の半導体装置の製造方法。
  13. 【請求項１３】 半導体基板と、 前記半導体基板上に局所的に形成された活性層と、 前記活性層の周囲を埋め込む埋込層と、 前記埋込層の外側に設けられ、かつ前記半導体基板上に
    設けられた第１の中空層と、 前記第１の中空層上に形成された半絶縁性半導体層と、 前記埋込層と前記半絶縁性半導体層間に設けられ、前記
    埋込層から前記半絶縁性半導体層への不純物の拡散を防
    止する相互拡散防止層とを具備することを特徴とする半
    導体装置。
  14. 【請求項１４】 前記相互拡散防止層と前記埋込層間の
    少なくとも一部に設けられた第２の中空層をさらに具備
    することを特徴とする請求項１３記載の半導体装置。
  15. 【請求項１５】 前記埋込層は、ｐ型ＩｎＰよりなり、 前記半絶縁性半導体層は、半絶縁性ＩｎＰよりなり、 前記相互拡散防止層は、ｎ型ＩｎＰよりなることを特徴
    とする請求項１３、１４記載の半導体装置。
  16. 【請求項１６】 第１導電型の半導体基板上に第１導電
    型の第１のクラッド層、活性層、及び第２導電型の第２
    のクラッド層を順次結晶成長する工程と、 前記第２のクラッド層、及び活性層を順次エッチングし
    て、ストライプ状の第１の活性領域となる部分の両脇に
    溝を形成しかつ前記第１の活性領域の両側に前記溝を隔
    ててストライプ状の第２の活性領域を形成する工程と、 前記第１の活性領域上の第２のクラッド層、前記溝、及
    び前記第２の活性領域上の第２のクラッド層の一部を覆
    う絶縁膜を形成する工程と、 前記絶縁膜に覆われていない前記第２のクラッド層上に
    選択的に半絶縁性半導体層を結晶成長し、さらに前記半
    絶縁性半導体層上に相互拡散防止層を結晶成長する工程
    と、 前記絶縁膜を除去する工程と、 全面に第１の半導体層を結晶成長し、前記溝内に埋込層
    を形成する工程と、 前記第２の活性領域に達する開孔を形成する工程と、 前記活性層をエッチングし、前記第１のクラッド層と前
    記第１の半導体層をエッチングしない選択性エッチャン
    トを前記開孔に注入して、前記第２の活性領域をエッチ
    ングし、中空層を形成する工程とを具備することを特徴
    とする半導体装置の製造方法。
  17. 【請求項１７】 前記相互拡散防止層を結晶成長した後
    に、さらに前記相互拡散防止層上に前記選択性エッチャ
    ントでエッチングされる第２の半導体層を形成し、 前記開孔は、前記第２の半導体層に達し、 前記選択性エッチャントにより、前記第２の活性領域と
    同時に前記第２の半導体層をもエッチングし、第２の中
    空層を形成することを特徴とする請求項１６記載の半導
    体装置の製造方法。
  18. 【請求項１８】 前記活性層は、ＩｎＧａＡｓＰよりな
    り、 前記第１のクラッド層は、ＩｎＰよりなり、 前記第２のクラッド層は、ＩｎＧａＡｓＰよりなり、 前記第１の半導体層は、ｐ型ＩｎＰよりなり、 前記半絶縁性半導体層は、半絶縁性ＩｎＰよりなり、 前記相互拡散防止層は、ｎ型ＩｎＰよりなることを特徴
    とする請求項１６記載の半導体装置の製造方法。
  19. 【請求項１９】 半導体基板と、 前記半導体基板上に局所的に形成された活性層と、 前記活性層と離隔して、前記半導体基板上に設けられた
    中空層と、 前記活性層の周囲を前記中空層の端部に至るまで埋め込
    み、かつ前記中空層を覆う第１の半導体層と、 各々は中空層上に形成された前記第１の半導体層を貫通
    する複数の溝より構成され、前記活性層に沿って少なく
    とも二重に並べられた溝列とを具備することを特徴とす
    る半導体装置。
  20. 【請求項２０】 前記溝列を構成する各々の溝の間の領
    域である溝なし領域は、その溝列と隣接する溝列を構成
    する溝の中央に対向して配置されていることを特徴とす
    る請求項１９記載の半導体装置。
  21. 【請求項２１】 前記溝なし領域である前記第１の半導
    体層上に絶縁層を介して配線が形成されていることを特
    徴とする請求項１９記載の半導体装置。
  22. 【請求項２２】 前記半導体基板は、ＩｎＰよりなり、 前記活性層は、ＩｎＧａＡｓＰよりなり、 前記第１の半導体層は、ＩｎＰよりなることを特徴とす
    る請求項１９記載の半導体装置。
  23. 【請求項２３】 第１導電型の半導体基板上に第１導電
    型の第１のクラッド層、活性層、及び第２のクラッド層
    を順次結晶成長する工程と、 前記第２のクラッド層、及び活性層を順次エッチングし
    て、ストライプ状の第１の活性領域となる部分の両脇に
    溝を形成しかつ前記第１の活性領域の両側に前記溝を隔
    ててストライプ状の第２の活性領域を形成する工程と、 前記溝内を埋め込み、前記第２の活性領域を覆うように
    第１の半導体層を結晶成長する工程と、 全面に絶縁膜を形成し、前記第１の活性領域上の前記絶
    縁膜に開孔を形成し、前記第１の活性領域上の第２のク
    ラッド層に電気的に接続される電極を形成する工程と、 前記絶縁膜上に前記電極と接続する配線を形成する工程
    と、 前記絶縁膜から前記第２の活性領域に達する複数の溝よ
    りなる溝列を、各々の前記第２の活性領域において前記
    第１の活性領域に沿って少なくとも二重に並べ、かつ前
    記各々の溝の間の領域に配線が設けられるように形成す
    る工程と、 前記活性層をエッチングし、前記第１のクラッド層及び
    前記第１の半導体層をエッチングしない選択性エッチャ
    ントを前記溝列に注入して、前記第２の活性領域をエッ
    チングし、中空層を形成する工程とを具備することを特
    徴とする半導体装置の製造方法。
  24. 【請求項２４】 前記半導体基板は、ＩｎＰよりなり、 前記第１のクラッド層は、ＩｎＰよりなり、 前記活性層は、ＩｎＧａＡｓＰよりなり、 前記第２のクラッド層は、ＩｎＰとＩｎＧａＡｓＰのい
    ずれかよりなり、 前記第１の半導体層は、ＩｎＰよりなることを特徴とす
    る請求項２３記載の半導体装置の製造方法。
  25. 【請求項２５】 半導体基板と、 前記半導体基板上に局所的に形成された活性層と、 前記第１の活性層と離隔して、前記半導体基板上に設け
    られた中空層と、 前記第１の活性層の周囲を前記中空層の端部に至るまで
    埋め込み、かつ前記中空層を覆う第１導電型の第１の半
    導体層と、 前記中空層上の前記第１の半導体層に形成され、前記活
    性層に沿って前記中空層上の第１の半導体層を分断する
    第２導電型の第２の半導体領域とを具備することを特徴
    とする半導体装置。
  26. 【請求項２６】 前記第２の半導体領域は、前記中空層
    上に前記活性層に沿って少なくとも二重に設けられてい
    ることを特徴とする請求項２５記載の半導体装置。
  27. 【請求項２７】 前記第２の半導体領域は、前記第１の
    半導体層に不純物を拡散させて形成されたものであるこ
    とを特徴とする請求項２５記載の半導体装置。
  28. 【請求項２８】 前記活性層は、ＩｎＧａＡｓＰよりな
    り、 前記半導体基板、前記第１の半導体層及び前記第２の半
    導体領域は、ＩｎＰよりなることを特徴とする請求項２
    ５記載の半導体装置。
  29. 【請求項２９】 第１導電型の半導体基板上に第１導電
    型の第１のクラッド層、活性層、及び第２のクラッド層
    を順次結晶成長する工程と、 前記第２のクラッド層、及び活性層を順次エッチングし
    て、ストライプ状の第１の活性領域となる部分の両脇に
    溝を形成しかつ前記第１の活性領域の両側に前記溝を隔
    ててストライプ状の第２の活性領域を形成する工程と、 前記溝内を埋め込み、前記第２の活性領域を覆うように
    第２導電型の第１の半導体層を結晶成長する工程と、 全面に絶縁膜を形成し、前記第２の活性領域上の前記絶
    縁膜にストライプ状の第１の開孔を形成し、前記第１の
    半導体層を選択的にエッチングする工程と、 前記ストライプ状の第１の開孔内に第１導電型の第２の
    半導体層を選択的に結晶成長する工程と、 前記第２の活性領域に達する第２の開孔を形成する工程
    と、 前記活性層をエッチングし、前記第１のクラッド層、前
    記第１及び第２の半導体層をエッチングしない選択性エ
    ッチャントを前記第２の開孔に注入して、前記第２の活
    性領域をエッチングし、中空層を形成する工程とを具備
    することを特徴とする半導体装置の製造方法。
  30. 【請求項３０】 第１導電型の半導体基板上に第１導電
    型の第１のクラッド層、活性層、及び第２導電型の第２
    のクラッド層を順次結晶成長する工程と、 前記第２のクラッド層、及び活性層を順次エッチングし
    て、ストライプ状の第１の活性領域となる部分の両脇に
    溝を形成しかつ前記第１の活性領域の両側に前記溝を隔
    ててストライプ状の第２の活性領域を形成する工程と、 前記溝内を埋め込み、前記第２の活性領域を覆うように
    第２導電型の第１の半導体層を結晶成長する工程と、 全面に絶縁膜を形成し、前記第２の活性領域上の前記絶
    縁膜にストライプ状の第１の開孔を形成する工程と、 前記ストライプ状の第１の開孔をマスクとして、前記第
    ２の活性領域に達するように不純物を拡散させ、第１導
    電型の第２の半導体層を形成する工程と、 前記第２の活性領域に達する第２の開孔を形成する工程
    と、 前記活性層をエッチングし、前記第１のクラッド層、前
    記第１及び第２の半導体層をエッチングしない選択性エ
    ッチャントを前記第２の開孔に注入して、前記第２の活
    性領域をエッチングし、中空層を形成する工程とを具備
    することを特徴とする半導体装置の製造方法。
  31. 【請求項３１】 前記半導体基板は、ＩｎＰよりなり、 前記活性層は、ＩｎＧａＡｓＰよりなり、 前記第１のクラッド層は、ＩｎＰよりなり、 前記第２のクラッド層は、ＩｎＰとＩｎＧａＡｓＰのい
    ずれかよりなり、 前記第１の半導体層は、ＩｎＰよりなり、 前記第２の半導体層は、ＩｎＰよりなることを特徴とす
    る請求項２９記載の半導体装置の製造方法。
  32. 【請求項３２】 前記半導体基板は、ｐ型ＩｎＰよりな
    り、 前記活性層は、ＩｎＧａＡｓＰよりなり、 前記第１のクラッド層は、ｐ型ＩｎＰよりなり、 前記第２のクラッド層は、ｎ型ＩｎＰよりなり、 前記第１の半導体層は、ｎ型ＩｎＰよりなり、 前記不純物はＺｎであり、前記第２の半導体層はｐ型Ｉ
    ｎＰよりなることを特徴とする請求項３０記載の半導体
    装置の製造方法。
  33. 【請求項３３】 前記活性層は、半導体レーザの活性層
    であることを特徴とする請求項１、２、３、１３、１
    ９、２５記載の半導体装置。
  34. 【請求項３４】 前記活性層の下に形成される接合は、
    半導体発光素子、半導体受光素子、変調器、光増幅器、
    トランジスタのいずれかの一部であることを特徴とする
    請求項１、２、３、１３、１９、２５記載の半導体装
    置。
  35. 【請求項３５】 前記中空層の少なくとも一部は、絶縁
    物により埋め込まれていることを特徴とする請求項１
    ３、１９、２５記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368337A (ja) * 2001-06-11 2002-12-20 Oki Electric Ind Co Ltd 半導体光機能素子およびその製造方法
JP2009260189A (ja) * 2008-04-21 2009-11-05 Sumitomo Electric Ind Ltd 半導体発光素子の製造方法
JP2013110346A (ja) * 2011-11-24 2013-06-06 Fujitsu Ltd 光半導体装置及びその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6625357B2 (en) 1999-03-29 2003-09-23 Tyco Electronics Corporation Method for fabricating fiducials for passive alignment of opto-electronic devices
JP4066681B2 (ja) * 2001-03-21 2008-03-26 日亜化学工業株式会社 発光素子及び発光素子の製造方法
CN100382399C (zh) * 2004-11-11 2008-04-16 三菱电机株式会社 半导体激光器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2569056B1 (fr) * 1984-08-08 1989-03-10 Japan Res Dev Corp Transistor a induction statique du type a injection par effet tunnel et circuit integre comprenant un tel transistor
EP0233725B1 (en) * 1986-02-18 1995-04-19 Kabushiki Kaisha Toshiba Opto-Electronic Device and Method for its Manufacture
US4870468A (en) * 1986-09-12 1989-09-26 Kabushiki Kaisha Toshiba Semiconductor light-emitting device and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368337A (ja) * 2001-06-11 2002-12-20 Oki Electric Ind Co Ltd 半導体光機能素子およびその製造方法
JP2009260189A (ja) * 2008-04-21 2009-11-05 Sumitomo Electric Ind Ltd 半導体発光素子の製造方法
JP2013110346A (ja) * 2011-11-24 2013-06-06 Fujitsu Ltd 光半導体装置及びその製造方法

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