JPH1041694A - 半導体素子の基板実装構造及びその実装方法 - Google Patents

半導体素子の基板実装構造及びその実装方法

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JPH1041694A
JPH1041694A JP8196479A JP19647996A JPH1041694A JP H1041694 A JPH1041694 A JP H1041694A JP 8196479 A JP8196479 A JP 8196479A JP 19647996 A JP19647996 A JP 19647996A JP H1041694 A JPH1041694 A JP H1041694A
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Abstract

(57)【要約】 【課題】 従来の半導体素子の基板実装構造では、製品
完成後に半導体チップが不良であると判明した場合、そ
の不良チップは基板に固定されているため、基板の再利
用を行うことができなかった。また、従来構造では、接
続部となる合金層が半導体素子端面よりはみ出しエッジ
リークの要因となっていた。 【解決手段】 基板１０１上に導電体パターン１００上
をも含め樹脂フィルム１を被覆させる第１の工程と、バ
ンプ１０２が樹脂フィルム１を貫通して導電体パターン
１００に接触するよう加圧、加温する第２の工程と、半
導体素子１０３及び基板１０１間に、バンプ１０２と導
電体パターン１００とが合金化されるよう加圧、加温す
る第３の工程と、を含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の実装構
造及びその実装方法に関し、特にバンプを有する半導体
素子（チップ）をフレキシブル基板等の導電部に対して
取り付ける基板実装構造及びその実装方法に関する。
【０００２】
【従来の技術】従来技術について、図２を参照して説明
する。図２（ａ）乃至（ｄ）は従来例による半導体素子
の実装方法を示す工程図である。
【０００３】図２（ａ）に示すように、導電部である導
電体パターン１００が形成されたフレキシブル基板１０
１に対して、金からなるバンプ１０２を有する半導体チ
ップ１０３を実装する場合を考える。ここで、導電体パ
ターン１００の表面には錫メッキが施されている。ま
た、バンプの数は半導体チップがＩＣの場合、その端子
数に相当するので、通常、数十個〜数百個程度ある場合
が多い。
【０００４】まず、図２（ｂ）に示すように、バンプ１
０２が導電体パターン１００に接触するように配置し、
加熱及び加圧する。この場合の処理条件としては、温度
が２８０℃〜６００℃、加圧の大きさはバンプが１００
μｍ角程度で１バンプあたり１０〜６０ｇｆの荷重を加
える。この結果、バンプ１０２と導電体パターン表面の
錫メッキとによって金−錫からなる合金層１０４が形成
され、半導体チップ１０３はフレキシブル基板１０１に
固定され、電気的に接続される。
【０００５】次に、図２（ｃ）に示すように、半導体チ
ップ１０３とフレキシブル基板１０１との間及びチップ
側面に液状の樹脂１０５を塗布、充填し、最終的に、図
２（ｄ）に示すような半導体チップの実装構造を得る。
【０００６】図３は他の従来例による半導体素子の実装
構造を示す断面図である。図２と同一機能部分には同一
記号を付している。この例においては、導電体パターン
１００が形成されたフレキシブル基板１０１の表面に、
導電粒子１０６を分散させた異方性導電膜１０７を貼り
付け、この異方性導電膜１０７の上方からバンプ１０２
を有する半導体チップ１０３を押圧（加圧）し同時に加
熱する。バンプ１０２とフレキシブル基板１０１の導電
体パターン１００とは、異方性導電膜１０７内の導電粒
子１０６によって電気的に接続される。また、半導体チ
ップ１０３とフレキシブル基板１０１とは、加熱によっ
て硬化された異方性導電膜１０７によって固定される。
【０００７】この場合の加圧は図２の場合と同程度、加
熱は図２のように合金層が形成される程の温度は不要
で、異方性導電膜１０７が硬化すればよく、約２００℃
程度である。
【０００８】
【発明が解決しようとする課題】ところで、図２に示し
た従来例では、電気的なチェック等は図２（ｄ）に示す
製品完成の後に行っている。即ち、バンプ１０２とフレ
キシブル基板１０１の導電パターン１００との間で合金
層１０４を形成後、樹脂１０５を塗布、充填した後に行
うのであるが、この場合、すでに合金層１０４によって
半導体チップ１０３はフレキシブル基板１０１に対して
強固に固定されている。
【０００９】従って、製品完成後に電気的チェック等に
より半導体チップ１０３が不良であることが判明したと
しても、この半導体チップ１０３を除去するとフレキシ
ブル基板１０１の導電体パターン１００を剥離してしま
うことになり、フレキシブル基板１０１も無駄になり基
板の再利用はできなかった。
【００１０】さらに、合金層１０４が形成される際の加
熱過程（図２（ｂ））において、フレキシブル基板１０
１の導電体パターン１００表面の錫がバンプ１０２の方
向に向かって集まり、結局、半導体チップ１０３のバン
プ１０２と導電体パターン１００との接合面から大きく
外方にはみ出すような形状の合金層１０４が形成されて
しまう場合がある。このような合金層１０４が直接、隣
接する他のバンプや他の導電体パターンに接触してしま
うエッジリークの問題がある。
【００１１】あるいは、この基板はフレキシブル基板で
あることから、図４のＡ部のように基板１０１が湾曲し
た場合、はみ出した合金層１０４が容易に半導体チップ
１０３の端面に接触してしまうという問題点がある。
【００１２】また、図３に示す実装構造及び実装方法で
は、異方性導電膜１０７を使用しているが、この膜中の
導電粒子１０６が必ずしも均一な密度で分散されている
とは限らず、場所によっては導電粒子１０６が比較的多
量に存在する箇所がある。そして、この箇所が半導体チ
ップ１０３との接触面となる部分の回路を損傷させる事
があった。
【００１３】さらに、導電粒子１０６がバンプ１０２と
フレキシブル基板１０１との間で理想的に電気的導通を
行っていればよいが、導電粒子１０６の不均一さによっ
て接続抵抗が大きくなったり、場合によっては、導電粒
子１０６による接触が外れ導通がとれなくなる場合もあ
った。
【００１４】そこで、本発明の目的は、製品完成後に半
導体チップが不良であると判明した場合、その不良チッ
プを交換でき、基板については再利用が可能になるとい
う利点を有するとともに、従来のエッジリークの問題が
生じず、しかも確実な導通を保証できる半導体素子の実
装構造及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明による半導体素子の実装構造は、バンプを有す
る半導体素子を前記バンプを介して基板上の導電部に実
装する半導体素子の基板実装構造において、前記バンプ
が前記基板上の導電部に一体化されるよう合金化されて
なり、且つ該合金部が、前記導電部を含む基板上を覆う
ように配置された樹脂フィルムを貫通してなることを特
徴とする。
【００１６】ここで、前記基板はフレキシブル基板であ
ることを特徴とする。
【００１７】また、前記樹脂フィルムは、前記バンプと
基板上の導電部との合金化が行われる温度付近で架橋が
起こる特性を有することを特徴とする。
【００１８】バンプを有する半導体素子を、前記バンプ
が基板上の導電体パターンに接続されるように実装する
半導体素子の実装方法において、上記実装構造の実装方
法としては、前記基板上に導電体パターン上をも含め樹
脂フィルムを被覆させる第１の工程と、前記バンプが樹
脂フィルムを貫通して前記導電体パターンに接触するよ
う加圧、加温する第２の工程と、前記半導体素子及び基
板間に、前記バンプと前記導電体パターンとが合金化さ
れるよう加圧、加温する第３の工程と、を含むことを特
徴とする。
【００１９】ここで、前記基板はフレキシブル基板であ
ることを特徴とする。
【００２０】また、前記樹脂フィルムは、前記第２の工
程においては架橋が起こらず軟化し、前記第３の工程に
おいては架橋が起こり硬化する特性を有するものである
ことを特徴とする。
【００２１】上記のように、半導体素子のバンプと基板
の導電部とを合金化する前の工程において、電気的検査
を行うようにしているので、不良の半導体素子が見つか
った場合は、その不良チップのみの交換が容易に行え、
基板自体を再利用できるので、従来に比べて無駄を無く
すことができ、コストメリットが得られる。
【００２２】また、合金層を形成する加圧、加熱工程の
段階においては、既にバンプ周囲が樹脂フィルムによっ
て覆われているので、加熱によって、従来技術の問題点
であるところの、導電部表面の錫メッキがバンプに向か
って集まり、半導体素子の端面からはみ出すような合金
層が形成されるという現象もなく、従来構造において生
じていたエッジリークの問題を解消できる。
【００２３】この効果は特にフレキシブル基板のように
可撓性のある基板において、特に有効である。
【００２４】
【発明の実施の形態】本発明の一実施例について、図１
を参照して説明する。図１（ａ）乃至（ｄ）は本実施例
による半導体素子の実装方法を説明するための工程図で
ある。図２に示す従来例と同一機能部分には同一記号を
付している。
【００２５】本実施例は、図１（ａ）に示すように、導
電体パターン１００が形成されたフレキシブル基板１０
１に対して、金からなるバンプ１０２を有する半導体チ
ップ１０３を実装する例である。このフレキシブル基板
１０１の絶縁体の材質はポリイミド系あるいはポリエス
テル系であり、導電体パターン１００の材質は銅であ
る。そして、この銅の表面には錫メッキが施されてい
る。
【００２６】ここで、導電体パターン１００の錫メッキ
厚は０．１〜５μｍ、バンプ１０２の高さとしては５〜
５０μｍのものを用いた。
【００２７】まず、図２（ｂ）に示すように、導電体パ
ターン１００及びフレキシブル基板１０１の表面上に樹
脂フィルム１を貼り付ける。樹脂フィルム１の材料とし
ては、エポキシ系、ポリエステル系、フッ素系、あるい
はこれらの混合系の樹脂を使用できる。より具体的に
は、例えば、従来例の図３で使用されていたような異方
性導電膜１０７から導電粒子１０６を除去した膜等が考
えられる。また、厚みとしては、最低１０μｍ以上でバ
ンプ１０２の高さより厚くなるように設定する。
【００２８】次に、図２（ｃ）に示すように、半導体チ
ップ１０３のバンプ１０２を前記樹脂フィルム１を介し
てフレキシブル基板１０１上の導電体パターン１００に
対して、加熱しながら押圧する。この加熱温度は樹脂フ
ィルム１が軟化し、且つ硬化しない範囲の温度とする。
ここでは、加熱温度を約１００℃とした。
【００２９】ここで、バンプ１０２の表面と導電体パタ
ーン１００の錫メッキ表面とは、メッキによる結晶成長
により表面が粗くなっているので、上記のように加熱、
加圧することによって、バンプ１０２と導電体パターン
１００とが樹脂フィルム１を突き破って互いに接触す
る。
【００３０】そして、このように半導体チップ１０３と
フレキシブル基板１０１とが電気的に接続された状態に
おいて、電気検査等を行う。この段階ではまだ製品とし
ては完成していない訳であるが、言わば疑似的に電気的
接続が完了された状態で試験を行う。なお、一旦バンプ
１０２と導電体パターン１００とが接触すれば、半導体
チップ１０３をフレキシブル基板１０１に対して押圧し
なくても接続状態は持続している。但し、確実な電気的
接続のためには、若干の圧力をかけた方が望ましい。そ
して、この検査の結果、半導体チップ１０３が不良であ
ることが判明すれば、フレキシブル基板１０１から半導
体チップ１０３を除去する。
【００３１】従来であれば、不良チップは、バンプ１０
２と導電体パターン１００とが合金層１０４を形成した
後に除去せざるを得なかったので、無理に剥がせば、基
板の導電体パターン１００も剥離されることになり基板
の再利用はできなかった。しかし、本実施例によれば、
バンプ１０２は導電体パターン１００に接触しているだ
けの状態であるので、不良チップのみをフレキシブル基
板の導電体パターン１００に無理な応力等をかけること
なく容易に除去できる。
【００３２】電気検査の結果、問題がなければ、図２
（ｄ）に示すように、半導体チップ１０３とフレキシブ
ル基板１０１とを加熱、加圧し、バンプ１０２と導電体
パターン１００とが合金層１０４を形成するようにし
て、チップ−基板間の確実な接続を完了する。ここで、
加熱、加圧の条件は、図２の場合と同様である。即ち、
２８０〜６００℃の温度を加えると同時に、バンプサイ
ズが１００μｍ角程度で１バンプあたり１０〜６０ｇｆ
の荷重を加える。
【００３３】また、上記合金層１０４が形成されるのと
同時に、樹脂フィルム１も硬化される。このように、本
実施例では合金層を形成できる程度の高温において、樹
脂フィルム１の架橋による硬化が完了する必要上、高温
で硬化する特性を有する樹脂フィルムを使用している。
【００３４】以上説明したように、本実施例において
は、半導体チップ１０３のバンプ１０２とフレキシブル
基板１０１の導電体パターン１００とを合金層１０４に
形成する前の工程（図１（ｃ））において、電気的検査
を行うようにしているので、不良の半導体チップ１０３
がみつかった場合は、その不良チップのみの交換が容易
に行え、フレキシブル基板１０１そのものは再利用でき
るので、従来に比べて無駄を無くすことができ、コスト
メリットが得られる。
【００３５】また、合金層を形成する加圧、加熱工程の
段階（図１（ｄ））においては、既にバンプ１０２周囲
が樹脂フィルム１によって覆われているので（図１
（ｃ）の工程において、樹脂フィルム１がバンプ１０２
によって突き破られる形となるため）、加熱によって、
従来技術の問題点として説明したように導電体パターン
１００表面の錫メッキがバンプ１０２に向かって集ま
り、半導体チップ１０３の端面からはみ出すような合金
層が形成されるという現象もなく、従来構造において生
じていたエッジリークの問題を解消できる。
【００３６】ところで、本実施例のように基板として可
撓性を有するフレキシブル基板を使用する場合には、図
４のように製造工程中あるいは基板の使用方法等によっ
て基板が湾曲する場合があり、従来構造のままであれば
特にこのエッジリークが問題となっていた。しかし、本
実施例によればこの問題を解消でき、特に可撓性を有す
るフレキシブル基板等に適用して有用である。
【００３７】また、本実施例は図３で説明したような異
方性導電膜を使用するものではなく、半導体チップ１０
３とフレキシブル基板１０１との電気的接続は合金層１
０４によって行われるので、確実な電気的接続を保証で
きる。
【００３８】なお、上記実施例では、バンプ１０２の材
料として金を、また、導電体パターン１００の表面のメ
ッキとしては錫メッキを使用したものであるが、他の実
施例としては、バンプ１０２の材料として半田を、導電
体パターン１００のメッキとして金を使用することもで
きる。この場合、バンプ１０２の高さとしては５〜１０
０μｍ、一方、導電体パターン１００の金メッキの厚み
としては０．０５μｍ以上が好ましい。また、図１
（ｄ）に相当する工程での温度としては２００〜３５０
℃が適当である。加圧圧力については、上記実施例と同
じである。
【００３９】また、基板としてはフレキシブル基板１０
１の絶縁体の上に直接、導電体パターン１００が形成さ
れたものを用いたが、基板とパターン間に接着剤層を設
けた構造であってもよいのは勿論である。さらに、基板
材料としても、フレキシブル基板に限らず、有機材料か
らなる硬質基板、あるいはセラミックス基板であっても
よい。硬質基板の材料としてはエポキシ系、ガラスエポ
キシ系、テフロン系、フェノール系を使用できる。一
方、セラミックス基板の材料としては、アルミナ系、ジ
ルコニア系、窒化けい素系、炭化けい素系を使用でき
る。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
電気的検査等によって不良の半導体チップが見つかった
場合は、その不良チップのみの交換が容易に行え、半導
体チップを搭載する基板そのものは再利用できるので、
従来に比べて無駄を無くすことができ、コストメリット
が得られる。
【００４１】また、半導体チップのバンプと基板の導電
体パターンとで形成される合金層が半導体チップの端面
からはみ出すということがなく、従来構造において生じ
ていた、他のパターン等への接触あるいは、半導体チッ
プ自体の端面への接触といったエッジリークの問題を解
消できる。
【００４２】また、本発明は異方性導電膜を使用するも
のではなく、半導体チップと基板との電気的接続は合金
層によって行うので、確実な電気的接続を保証できる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｄ）はそれぞれ、本発明の一実施
例による半導体素子の基板実装工程図。
【図２】（ａ）乃至（ｄ）はそれぞれ、従来例による半
導体素子の基板実装工程図。
【図３】他の従来例による半導体素子の基板実装方法を
示す断面図。
【図４】図２の従来例の問題点を説明するための断面
図。
【符号の説明】
１ 樹脂フィルム １００ 導電体パターン １０１ フレキシブル基板 １０２ バンプ １０３ 半導体チップ １０４ 合金層

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 バンプを有する半導体素子を前記バンプ
    を介して基板上の導電部に実装する半導体素子の基板実
    装構造において、 前記バンプが前記基板上の導電部に一体化されるよう合
    金化されてなり、且つ該合金部が、前記導電部を含む基
    板上を覆うように配置された樹脂フィルムを貫通してな
    ることを特徴とする半導体素子の基板実装構造。
  2. 【請求項２】 前記基板はフレキシブル基板であること
    を特徴とする請求項１に記載の半導体素子の基板実装構
    造。
  3. 【請求項３】 前記樹脂フィルムは、前記バンプと前記
    基板上の導電部との合金化が行われる温度で架橋が起こ
    る特性を有することを特徴とする請求項１に記載の半導
    体素子の基板実装構造。
  4. 【請求項４】 バンプを有する半導体素子を、前記バン
    プが基板上の導電部に接続されるように実装する半導体
    素子の実装方法において、 前記導電部を含む基板上に樹脂フィルムを被覆させる第
    １の工程と、 前記バンプが前記樹脂フィルムを貫通して前記導電部に
    接触するよう加圧、加温する第２の工程と、 前記半導体素子及び前記基板間に、前記バンプと前記導
    電部とが合金化されるよう加圧、加温する第３の工程
    と、を含むことを特徴とする半導体素子の実装方法。
  5. 【請求項５】 前記基板はフレキシブル基板であること
    を特徴とする請求項４に記載の半導体素子の実装方法。
  6. 【請求項６】 前記樹脂フィルムは、前記第２の工程に
    おいては架橋が起こらず軟化し、前記第３の工程におい
    て架橋が起こり硬化する特性を有するものであることを
    特徴とする請求項４に記載の半導体素子の実装方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003008289A (ja) * 2001-06-18 2003-01-10 Matsushita Electric Ind Co Ltd テープ状基板への電子部品の実装方法及び実装装置
US6569764B1 (en) 1999-08-25 2003-05-27 Hitachi, Ltd. Method of manufacturing a semiconductor package by attaching a lead frame to a semiconductor chip via projecting electrodes and an insulating sheet of resin material
KR20150076075A (ko) * 2013-12-26 2015-07-06 토와 가부시기가이샤 수지 밀봉 방법 및 수지 밀봉 장치

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997016848A1 (en) * 1995-10-31 1997-05-09 Ibiden Co., Ltd. Electronic part module and process for manufacturing the same
EP0824301A3 (en) * 1996-08-09 1999-08-11 Hitachi, Ltd. Printed circuit board, IC card, and manufacturing method thereof
JP2000003977A (ja) * 1998-06-16 2000-01-07 Shinko Electric Ind Co Ltd 半導体チップ実装用基板
WO2000002245A1 (en) 1998-07-01 2000-01-13 Seiko Epson Corporation Semiconductor device, method of manufacture thereof, circuit board, and electronic device
ES2154593B1 (es) * 1999-06-08 2001-10-16 Mecanismos Aux Es Ind S L Diseño de componentes electronicos sobre una capa de cobre de 400 micras en circuitos impresos.
KR100940764B1 (ko) * 1999-09-14 2010-02-10 소니 케미카루 앤드 인포메이션 디바이스 가부시키가이샤 이방성 도전접속체 및 제조방법
JP3451373B2 (ja) * 1999-11-24 2003-09-29 オムロン株式会社 電磁波読み取り可能なデータキャリアの製造方法
JP4082097B2 (ja) * 2002-06-12 2008-04-30 日本電気株式会社 半導体装置用ソケット及び半導体装置接続方法
JP2005019815A (ja) * 2003-06-27 2005-01-20 Seiko Epson Corp 半導体装置およびその製造方法、回路基板ならびに電子機器
US7294533B2 (en) * 2003-06-30 2007-11-13 Intel Corporation Mold compound cap in a flip chip multi-matrix array package and process of making same
JP4494746B2 (ja) 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
JP4494745B2 (ja) * 2003-09-25 2010-06-30 浜松ホトニクス株式会社 半導体装置
JP4351012B2 (ja) 2003-09-25 2009-10-28 浜松ホトニクス株式会社 半導体装置
JP5029026B2 (ja) * 2007-01-18 2012-09-19 富士通株式会社 電子装置の製造方法
CN102254837A (zh) * 2011-04-29 2011-11-23 永道无线射频标签(扬州)有限公司 电子标签倒贴片封装生产线封装工艺
US10249515B2 (en) * 2016-04-01 2019-04-02 Intel Corporation Electronic device package
CN113571430B (zh) * 2020-04-28 2025-10-31 桑迪士克科技股份有限公司 具有减小的底部填充面积的倒装芯片封装体

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7110944A (ja) * 1970-08-24 1972-02-28
JPS5357481A (en) * 1976-11-04 1978-05-24 Canon Inc Connecting process
JPS5873126A (ja) * 1981-10-27 1983-05-02 Seiko Keiyo Kogyo Kk 半導体装置の実装方法
JPH01199440A (ja) * 1988-02-04 1989-08-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
DE69009259T2 (de) * 1989-02-02 1994-10-13 Matsushita Electric Ind Co Ltd Verfahren zum Zusammensetzen von Halbleiteranordnungen.
JP2833111B2 (ja) * 1989-03-09 1998-12-09 日立化成工業株式会社 回路の接続方法及びそれに用いる接着剤フィルム
US5071787A (en) * 1989-03-14 1991-12-10 Kabushiki Kaisha Toshiba Semiconductor device utilizing a face-down bonding and a method for manufacturing the same
US5611140A (en) * 1989-12-18 1997-03-18 Epoxy Technology, Inc. Method of forming electrically conductive polymer interconnects on electrical substrates
JPH03222339A (ja) * 1990-01-29 1991-10-01 Casio Comput Co Ltd 半導体装置の接続方法
US5085913A (en) * 1990-04-27 1992-02-04 At&T Bell Laboratories Silicone material
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
JPH04255300A (ja) * 1991-02-07 1992-09-10 Fujitsu Ltd ガイドブロックの形成方法
JPH05175280A (ja) * 1991-12-20 1993-07-13 Rohm Co Ltd 半導体装置の実装構造および実装方法
JPH0697228A (ja) * 1992-09-16 1994-04-08 Sharp Corp 半導体実装構造
US5859470A (en) * 1992-11-12 1999-01-12 International Business Machines Corporation Interconnection of a carrier substrate and a semiconductor device
US5386624A (en) * 1993-07-06 1995-02-07 Motorola, Inc. Method for underencapsulating components on circuit supporting substrates
DE69426347T2 (de) * 1993-09-29 2001-05-17 Matsushita Electric Industrial Co., Ltd. Verfahren zum Montieren einer Halbleiteranordnung auf einer Schaltungsplatte und eine Schaltungsplatte mit einer Halbleiteranordnung darauf
US5579573A (en) * 1994-10-11 1996-12-03 Ford Motor Company Method for fabricating an undercoated chip electrically interconnected to a substrate
JP2770821B2 (ja) * 1995-07-27 1998-07-02 日本電気株式会社 半導体装置の実装方法および実装構造
JPH11510649A (ja) * 1995-08-29 1999-09-14 ミネソタ・マイニング・アンド・マニュファクチャリング・カンパニー 接着剤接合した電子デバイス用の変形可能な基板アセンブリ
US5783867A (en) * 1995-11-06 1998-07-21 Ford Motor Company Repairable flip-chip undercoating assembly and method and material for same
JP2806348B2 (ja) * 1996-03-08 1998-09-30 日本電気株式会社 半導体素子の実装構造及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6569764B1 (en) 1999-08-25 2003-05-27 Hitachi, Ltd. Method of manufacturing a semiconductor package by attaching a lead frame to a semiconductor chip via projecting electrodes and an insulating sheet of resin material
JP2003008289A (ja) * 2001-06-18 2003-01-10 Matsushita Electric Ind Co Ltd テープ状基板への電子部品の実装方法及び実装装置
KR20150076075A (ko) * 2013-12-26 2015-07-06 토와 가부시기가이샤 수지 밀봉 방법 및 수지 밀봉 장치

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