JPH1042252A - デジタル信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 単一のメモリ手段によって各処理を行えるよ
うにするとともに、補間のための独立したメモリを不要
とする。 【解決手段】 少なくともデータの書き込み又は読み出
しを行う第１のメモリ部と、書き込まれたデータの処理
を行うための第２のメモリ部と、処理が行われたデータ
をメモリするための第３のメモリ部とを有するメモリ手
段と、補間を行なう補間手段とを備え、補間手段は、上
記第３のメモリ部から第２のメモリ部への、対応するデ
ータのメモリ内転送によって補間を実行することを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種データ、特に
画像データ等の符号化、復号化等の処理を行うための信
号処理装置に関する。

【０００２】

【従来の技術】従来から、膨大なデータ量の各種データ
を符号化することによりデータ量を削減して比較的低い
伝送レートで伝送し得るようにするための各種装置が開
発されている。

【０００３】例えば、画像データを磁気テープ等の記録
媒体に記録するデジタルＶＴＲにおいても１２４Ｍｂｐ
ｓ程度の入力画像データを５分の１の２５Ｍｂｐｓ程度
に圧縮して磁気テープ上に記録し、再生するための規格
が制定されている。

【０００４】このような規格に基づくデジタルＶＴＲに
おいては、入力データをＤＣＴ変換した後に量子化し、
この量子化データを可変長符号化することによってデー
タの圧縮を行っており、さらに量子化する際の量子化ス
テップを各種のパラメータに基づいて可変したり、可変
長符号化された後のデータ量が一定となるようにレート
制御が行われる。

【０００５】また、入力画像データをフレーム或いはフ
ィールド間動き補償付き予測符号化を用いて圧縮し、こ
の予測符号化データを上述のようなＤＣＴ，量子化及び
可変長符号化を用いて更に圧縮するようにしたＭＰＥＧ
規格が制定されており、この規格に対応したＣＤ−ＲＯ
Ｍ等の各種装置が開発されている。

【０００６】

【発明が解決しようとする課題】上述のようなデジタル
ＶＴＲやＣＤ−ＲＯＭ等の伝送損失が大きな伝送系を介
してデータを伝送する場合には損失を補償するために誤
り訂正及び誤り訂正不可能な損失に対する補間が行われ
る。

【０００７】ところが、そのような補間を行うために従
来は専用のメモりを設けなければならず装置全体のコス
トアップの原因となっていた。

【０００８】

【課題を解決するための手段】本発明は上述のような実
情に鑑みてなされたものであり、コストダウンが可能な
デジタル信号処理装置を提供することを目的とする。

【０００９】そのために、本発明は処理されるデータを
記憶する第１のメモリ部と、処理が行われたデータをメ
モリするための第２のメモリ部とを有するメモリ手段
と、補間を行う補間手段とを備え、補間手段は、上記第
２のメモリ部から第１のメモリ部への、対応するデータ
のメモリ内転送によって補間を実行することを特徴とす
るデジタル信号処理装置を提供するものである。

【００１０】

【発明の実施の形態】以下、本発明の好適実施例を図１
ないし図５を用いて説明する。

【００１１】図１は、ディジタルＶＴＲに適用した本発
明の一実施例における基本構成ブロック図を示したもの
である。

【００１２】本実施例は、図１に示すように各種処理ブ
ロックが内／外のＣＰＵによって制御されつつ各々が所
望のタイミングでメモリにアクセスし、それらのアクセ
ス要求をメモリ制御部が調停することで上記処理ブロッ
クの動作を保証するように構成されている。

【００１３】また、本実施例における各処理ブロックは
ＳＤ対応の画像データ及びオーディオデータのリアルタ
イム処理を行うことができ、本実施例においてはこのよ
うな処理ユニットを並列配置して各処理回路に時分割的
に画像データ及びオーディオデータを供給して処理させ
ることによって１フレーム当たりのデータ量が上記ＳＤ
画像データの倍であるようなＨＤ対応の画像データ及び
オーディオデータをリアルタイムに処理することが出来
るように構成されている。

【００１４】上記処理ユニットにおける各処理回路は、
図１に示すようにカメラからの入力データ、ＥＶＦへの
出力データ、ライン入出力データ等のデータを処理する
データＩ／Ｏブロック１、上記入力データに対してＹ／
Ｃ分離等の処理をする画像データ入出力ブロック３、オ
ーディオ処理ブロック５、画像データに対して離散コサ
イン変換を用いた可変長符号化／復号化を行う符号化／
復号化ブロック７、誤り訂正ブロック９、記録時に上記
符号化データをテープフォーマットに変換または、再生
時にデフォーマット処理をするための符号化データ入出
力ブロック１１、記録／再生時の電磁変換処理を行う電
磁変換処理ブロック２５から大略構成されており、これ
ら各ブロックはアドレス変換回路１３及びメモリインタ
ーフェース１５を介して外付けの上記メモリ１７とデー
タの授受を行う。

【００１５】これら処理回路の動作は、内部の電気系の
処理を制御するシステムコントロールＣＰＵからＣＰＵ
バスＣＢＳ２を介して供給される所定のコマンド、更に
外部のサーボ系ＣＰＵからＣＰＵバスＣＢＳ１及びイン
ターフェース２１、及び上記ＣＢＳ２を介して供給され
る所定のコマンドによって制御されて並列配置された各
ブロックを時分割処理させる。

【００１６】本実施例における上記メモリ１７は、クロ
ックの立ち上がりに同期してデータのバースト転送を行
い得るＳＤＲＡＭ（Ｓｙｎｃｒｏｎｏｕｓ−ＤＲＡＭ）
が用いられており、このＳＤＲＡＭは図２（Ａ）に示す
ように２系統のメモリアレイＭ１，Ｍ２からなり、図１
に示すようなジッターの無い外部の周波数発信器２７か
ら上記ユニット内の周波数逓倍器２９に例えば、２７．
５ＭＨｚのクロックを供給し、そこで逓倍されて発生し
た６７．５ＭＨｚがリファレンスクロックとして供給さ
れる。ここでリファレンスクロック６７．５ＭＨｚ（Ｍ
ＣＬＫ）は、周波数発信器３１で作られるＨ＿Ｓｙｎｃ
にロックした１３．５ＭＨｚの整数倍（５倍）に設定さ
れている。さらに、図１のアドレス変換回路１３、及び
メモリＩ／Ｆ１５からの制御信号及びアドレス信号に基
づいて上記メモリアレイのリード／ライトモードを設定
するモードコントローラ８２と上記供給されるアドレス
データに基づいて上記メモリアレイにおけるアドレスを
指定するアドレスコントローラ８３、シリパラ変換を行
うシフトレジスタ８４、入出力用のバッファメモリ８５
とから構成されている。

【００１７】また、このようなメモリ１７における上記
各メモリアレイＭ１、Ｍ２はメモリセル（ＤＲＡＭ）８
６Ａ、８６Ｂ及びこれらメモリセルとは独立に設けられ
たセンスアンプ８７Ａ、８７Ｂからそれぞれ構成されて
おり、これらセンスアンプに保持した所定量のデータを
クロックに同期してバースト転送することによってメモ
リ外部との転送速度と内部バンク内の動作速度を独立に
設定する事ができ、全体として高速なリード／ライトの
アクセスを可能とする。

【００１８】さらに、本実施例における上記センスアン
プ８７Ａ、８７Ｂは、図２（Ｂ）に示すように８×６４
（８×８）画素分の容量を備えており、８画素単位でバ
ースト転送し得るようになっている。

【００１９】このようなメモリ１７における上記メモリ
セル８６Ａ、８６Ｂの各メモリ空間は１フレーム分の容
量を備えたビデオメモリ（ＶＭ）領域と、同様に１フレ
ーム分の符号化データを記憶するための容量を備えたト
ラックメモリ（ＴＭ）領域とからそれぞれ構成されてお
り、各領域におけるメモリセルは１フレーム毎に書き込
みモードと読み出しモードとに設定可能であるととも
に、上記各処理ブロックは、その処理形態に応じて上記
センスアンプ８７Ａ、８７Ｂを介してＶＭ領域又は、Ｔ
Ｍ領域との間でデータの授受を行う。

【００２０】即ち、図３に示すように上記画像データ入
出力ブロックは３は専らＶＭ領域との間でデータの授受
を行い、上記符号化／復号化ブロック７はＶＭ領域又は
ＴＭ領域との両方とデータの授受を行うことによって符
号化動作時には、ＶＭ領域からデータを読み出して符号
化処理した後にＴＭ領域に書き込み、復号化動作時には
ＴＭ領域からデータを読み出して復号化処理した後にＶ
Ｍ領域に書き込む。

【００２１】同様に、上記オーディオ処理ブロック５、
誤り訂正ブロック９、及び符号化データ入出力ブロック
１１は、専らＴＭ領域との間でデータの授受を行う。

【００２２】また、上記各領域におけるアドレス空間は
図３に示すようにそれぞれ構成されている。

【００２３】即ち、上記ＶＭ領域には、符号化される前
の画像データ（Ｙ，Ｃｒ，Ｃｂ）が画素単位で書き込ま
れ、この画像データ（ＮＴＳＣ方式の場合、１フレーム
当たり水平７２０画素×垂直４８０画素）は、水平方向
５ブロック×垂直方向１０ブロックの５０個のスーパー
マクロブロック（以下、ＳＭＢと記す）に配分され、各
ＳＭＢは輝度データ４ＤＣＴブロックと色差データ各１
ＤＣＴブロックとから成るマクロブロック（以下、ＭＢ
と記す）を２７ブロック集めて構成されている。

【００２４】

【表１】

【００２５】なお、各ＤＣＴブロックは８×８画素から
構成される。

【００２６】また、上述のような画素数から成る１フレ
ームの画像データはＮＴＳＣ方式の場合符号化処理され
た後に磁気テープ上の１０トラック（ＰＡＬの場合１２
本）に渡って記録されるが、符号化前の画像データは上
述のような水平方向に整列された５ＳＭＢ分のデータが
１本のトラックにそれぞれ対応する。

【００２７】従って、このＶＭ領域に対してアクセスす
る際のアドレスとしては、各画素の水平方向及び垂直方
向にそれぞれ対応したｈ、ｖ、トラックナンバＴｒ、各
トラック内のＳＭＢナンバ、各ＳＭＢ内のＭＢナンバ、
各マクロブロック内のＤＣＴナンバを用いることが好ま
しい。

【００２８】一方、上記ＴＭ領域には、符号化された後
の画像データ及び誤り訂正符号等が上述の１０本（ＰＡ
Ｌの場合１２本）のトラックに分配されて記録され、各
トラックに対応する領域には１４９のシンクブロック
（以下、ＳＢと記す）が記録される。

【００２９】同様に、図示せずもオーディオデータ及び
誤り訂正符号等も、上記画像データ領域とは独立した１
０本（ＰＡＬの場合１２本）のトラックに分配されて記
録され、各トラックに対応する領域には１４ＳＢが記録
される。

【００３０】また、画像データ／オーディオデータの各
ＳＢは、ＳＢの先頭を示す同期データ（以下、ＳＹと記
す）、信号の各アドレス及び属性等を示すＩＤデータ
（以下、ＩＤと記す）、有効（画像／オーディオ）デー
タ、及びパリティからそれぞれ構成される。

【００３１】従って、このＴＭ領域に対してアクセスす
る際のアドレスとしては、トラックナンバＴｒ、各Ｔｒ
内のシンクブロックナンバ（以下、ＳＢと記す）、各Ｓ
Ｂ内のシンボルナンバ（以下、ＳＭＢと記す）を用いる
ことが好ましい。

【００３２】また、上述のようなメモリ１７に対する各
処理ブロックのアクセスはアドレス変換回路１５により
調停制御及び、アドレス制御される。

【００３３】即ち、図示せずもアドレス変換回路１３
は、内外部のＣＰＵ１９、２３からＣＢＳ２を介して再
生モードか記録モードかといった各種動作モードの種類
等を指定するコマンドが伝送されるか、又は、直接各ブ
ロックのアドレスの所定ビットによって上記モードが伝
送されて、これらの情報に応じてデータ転送の優先順位
に関するスケジューリングを行うと共に、上記各ブロッ
クからのアクセス要求（以下、Ｒｅｑと記す）に応じて
各処理ブロックとメモリ１７との間のデータ転送の調停
を行う。

【００３４】上記コマンドは、図示せずも機器本体の各
スイッチ等によって設定される動作モードを上記内外部
ＣＰＵが検出する事によって決定されるものであり、例
えば符号化モード、復号化モード、或いは、ＶＴＲにお
ける特殊再生モード等の各種動作モードに対応する。

【００３５】なお、上記コマンドによって指定される動
作モードとしては上述のものに限られず、例えば画像合
成、アフレコ、インサート等の編集、ダビング等の各種
動作を含む。

【００３６】上記アドレス変換回路１３は、上記各処理
ブロックにおける処理形態及び上記メモリ１７のアドレ
ス空間に応じた最適なデータ単位でアドレッシングし得
るように各処理ブロック毎に後述する所定のアドレスを
生成する。

【００３７】また、このアドレス変換回路１３における
アドレス生成動作は、上記内外ＣＰＵ１９，２３から伝
送される画像タイプに応じたパラメータに基づいて可変
設定されるようになっており、例えば処理すべき画像が
ＳＤかＨＤか、或いは、ＮＴＳＣかＰＡＬかといった画
像タイプ（サイズ）に応じて異なるアドレスを発生す
る。

【００３８】一方、上記各処理回路の各部はそれぞれ必
要なクロックが供給されており、そのクロックに同期し
て動作する。

【００３９】これらのクロックは、入力信号中から抽出
される同期信号ＨＳｙｎｃ、ＶＳｙｎｃ及び内部基準ク
ロック等に基づいて、上記画像データ入出力ブロック３
に供給されて入力信号に同期する第一のクロック（本実
施例では１３．５ＭＨｚ）、図示せずもオーディオ処理
ブロック５に供給されてオーディオデータの処理を行う
ための第２のクロック（本実施例では４８ＫＨｚ）、符
号化／復号化ブロック７と誤り訂正ブロック９及び、ア
ドレス変換回路１３、メモリＩ／Ｆ１５、メモリ１７に
供給される第３のクロック（本実施例では６７．５ＭＨ
ｚ）、符号化データ入出力ブロック１１に電磁変換処理
ブロックから供給されるドラムの回転に同期したクロッ
クで、記録媒体への記録／再生を行うための第４のクロ
ック（本実施例では４１．８５ＭＨｚ）があって、各処
理ブロックは、供給されたクロックに応じた処理動作を
行う。

【００４０】以下、上述の処理回路において本発明によ
って実現する補間に於けるメモリ制御について、その詳
細を説明する。

【００４１】図４（Ａ）は、上述したシステム構成に於
いて再生時に欠落した画像データを補間する動作を表す
構成図である。ここでは、ＴＭ領域に於ける復号前の圧
縮されたデータにより補間処理が行われる。上述の実施
例に於いてＴＭ領域は、２フレーム分を割り当てた構成
を示したが、本実施例では前フレームからの補間処理を
行うため上記メモリの空き領域にもう１フレーム分のＴ
Ｍ領域を割り当てる。つまり、ＴＭ領域を３バンク構成
として補間処理を行う。以下に、再生時の動作を例に説
明する。

【００４２】端子１４０は、図１に示した符号化データ
入出力ブロック１１からの入力端子、端子１４２は、図
１に示した誤り訂正ブロック９からの入力端子であり、
上述したように図１のアドレス変換回路１３によってそ
れぞれのメモリアクセス要求が調停され、かつメモリの
実アドレスに変換されたアドレス、及び復号される前の
画像データ等が供給されるものである。１４４、１４６
は、上述したＴＭ領域のフレームメモリでＢＫ０及びＢ
Ｋ１であり、１４８は、前フレーム補間を実現するため
に設けたもう１フレーム分のメモりＢＫ２である。この
３つのＢＫエリアへの書き込み／読み込みのアクセス
は、図１に示したシステムコントロールＣＰＵ１９から
各処理ブロックへＢＫ情報として供給され、それが上位
アドレスに反映されることで制御される。ＳＷ１５０
は、上記ＢＫ０、ＢＫ１、ＢＫ２の各メモリエリアから
読み出す画像データを上記と同様に図１に示したシステ
ムコントロールＣＰＵ１９から制御され各処理ブロック
へＢＫ情報として供給され、それが上位アドレスに反映
されることで制御される。ＳＷ１５０からの出力は、例
えば端子１５２を介して符号化／復号化ブロックへ供給
され、再生時に於いては、伸張処理されてＶＭ領域の所
定のエリアに書き込まれる。

【００４３】図４（Ｂ）は、上記メモリ構成に於ける再
生時の各処理ブロックの動作を示した図である。縦軸は
アドレスでありそれぞれのＢＫ内はトラックナンバ、シ
ンクブロックナンバ、及び、バイトデータ単位のシンボ
ルナンバが割り当てられている。横軸は時間でありＦｒ
ａｍｅ０〜Ｆｒａｍｅ３は、１／３０秒のフレーム時間
を表している。実線１５４は符号化データ入出力ブロッ
クによる再生データの書き込み動作を示したものであり
リニアなアドレッシングによってそれぞれのＢＫをアク
セスする。点線１５６は上記符号化データ入出力ブロッ
クにより書き込まれた再生データに対して、誤り訂正ブ
ロックによるシンドローム計算のための読み出し動作を
示したものであり、上記符号化データ入出力ブロックの
書き込み位相に対して時間的に１トラック遅延したリニ
アなドレッシングによってそれぞれのＢＫをアクセスす
る。四角で示せた１５８は上記シンクドローム計算の読
み出し動作に対して１トラック遅延後、その計算結果に
対して誤りが検出できた場合に、その誤りのある特定ブ
ロックを読み出し訂正データを加算し訂正した後元のメ
モり上の位置に書き込むための動作を示したものであ
る。この場合、１トラック時間内で１トラック内のデー
タを処理することが補償されている。もし、誤り訂正能
力を越えた誤りがあった場合は、各ＭＢ単位に補間フラ
グを付加することによって後段の処理で何らかの補間処
理が可能になるように処理される。

【００４４】斜線で囲んだ１６０は、上記再生データを
誤り訂正処理した復号化前の圧縮された画像データに対
して、符号化／復号化ブロックが時間的に１フレーム遅
延後所定のＢＫエリアから読み出しを行い通常５ＭＢ単
位でもとの画像データに復号する処理動作を示したもの
である。但し、偶数トラックの５ＭＢと奇数トラックの
５ＭＢが時間的に交互にアクセスするシャフリング処理
が施されるために図に示したような絶対にアクセスされ
ないトラックが時間的に存在することになる。

【００４５】ここで、符号化／復号化ブロックによるＦ
ｒａｍｅ２の時間のＢＫ１エリアの復号処理に於いて上
記補間フラグが検出できた時、符号化／復号化ブロック
は、ＢＫアドレスのみを１フレーム前に変更することに
よって１フレーム前の同一な位置にあるＭＢのデータに
置き換えることによって補間処理を行う。上記処理ブロ
ックのアドレスの位相関係は、上述したシステムコント
ロールＣＰＵ１９が一括管理している。表１に、上記処
理に於けるＢＫの位相関係であり、Ｆｒａｍｅ０時間に
於いて符号化データ及び誤り訂正ブロックがＢＫ０、符
号化復号化ブロックの通常処理がＢＫ２、符号化復号化
ブロックの補間処理がＢＫ１にアクセスするように制御
される。以下、Ｆｒａｍｅ１及び、Ｆｒａｍｅ２時間に
於いても各処理が同一時間内に競合し書き込み／読み出
しの追い越しが起こらないように制御される。

【００４６】なお、上記処理に於けるメモリアクセス
は、図１に示したアドレス変換回路１３によるアクセス
要求の調停とアドレス変換、及びメモリ１／Ｆ１５によ
るメインメモリへのアクセス処理で実現される。

【００４７】次に図５（Ａ），（Ｂ）を用いて、上述の
アドレス変換回路に於いて各ブロックからのメモリアク
セス要求の調停動作、アクセスアドレス及びモードの出
力手段について説明する。但し、ここでは、説明の簡略
化のために２つの処理ブロックＡ／Ｂが独自にアクセス
するものと仮定して説明する。

【００４８】図５（Ａ）は、上記処理のブロック図を示
す。マスタークロック（以下、ＭＣＬＲと記す。）に同
期したＪ−ｋフリップフロップ１００、１０２は、上記
２つの処理ブロックＡ／Ｂからのアクセス要求信号Ｒｅ
ｑ＿Ａ、Ｒｅｑ＿ＢがＫ端子に供給され、Ｊ端子にはア
クセス要求信号に対応するアクセス許可信号Ａｃｋ＿
Ａ、Ａｃｋ＿Ｂが供給される。Ｊ−ｋフリップフロップ
のそれぞれの出力は、出力制御付きのラッチ１０４に供
給される。ラッチ１０４は、図１に示すメモリＩ／Ｆ１
５からメモリのバスが解散されて次のアクセス要求受け
付け可能状態を示す信号（以下、Ｃｏｍｐｌｅｔｅと記
す）。によって出力が制御される。つまり、Ｃｏｍｐｌ
ｅｔｅ信号のタイミングによってその時点での各Ｒｅｑ
の状態がラッチされて出力されるように動作する。ラッ
チ１０４のＲｅｑ＿Ａ側の出力は、Ｄフリップフロップ
１０６とＯＲゲート１１２に供給されてその出力がＲｅ
ｑ＿Ａに対するアクセス許可信号Ａｃｋ＿Ａとなる。

【００４９】一方、ラッチ１０４のＲｅｑ＿Ｂ側の出力
は、反転したＲｅｑ＿Ａ側の出力とＯＲゲート１０８に
供給され、その出力はＤフリップフロップ１１０とＯＲ
ゲート１１４に供給されてその出力Ｒｅｑ＿Ｂに対する
アクセス許可信号Ａｃｋ＿Ｂとなる。ここで、ＯＲゲー
ト１０８は、アクセス要求信号の優先順位がＲｅｑ＿Ａ
よりもＲｅｑ＿Ｂのほうが低いために必要となる。

【００５０】Ａｄｄｒ＿Ａ、及びＡｄｄｒ＿Ｂはメイン
メモリの実アドレスを意識しない論理アドレスであっ
て、バースト転送されるデータ（例えば、６４バイト）
の先頭アドレスを示す。これらの論理アドレスは、ラッ
チ１１６及びラッチ１１８に供給され、Ａｃｋ＿Ａ、Ａ
ｃｋ＿Ｂによる制御を受けていづれか一方が出力され
る。その出力されたアドレスは、変換テーブル１２０へ
供給され、Ａｃｋ＿Ａ、Ａｃｋ＿Ｂの状態によってメモ
リアクセスのための実アドレスに変換すると共に、書き
込み／読み込み、アクセスするデータのバースト長等の
モード信号を図１に示すメモリＩ／Ｆ１５へ供給する。

【００５１】メモリＩ／Ｆ１５では、図示せずもカウン
タによって転送データの先頭の実アドレスをバースト長
分インクリメントしてメインメモリにアクセスする。

【００５２】図５（Ｂ）は、上記処理動作のタイミング
を表したものである。

【００５３】Ａ、Ｃは、各ブロックからのアクセス要求
信号、Ｒｅｑ＿Ａ及びＲｅｑ＿Ｂであり、Ｂ、ＤはＲｅ
ｑ＿Ａ及びＲｅｑ＿Ｂによって変化する各ブロックから
の論理アドレスである。Ｅ、Ｆは、上記Ｊ−ｋフリップ
フロップ１００、１０２の出力信号で、それぞれＲｅｑ
＿Ａ及びＲｅｑ＿Ｂによって“Ｌ”レベルにリセットさ
れ、Ａｃｋ＿Ａ及びＡｃｋ＿Ｂによって“Ｈ”レベルに
セットされる。Ｇは、上述したようにメモリＩ／Ｆ１５
から供給される信号で次のアクセス要求を受け付けるタ
イミングである。つまりＣｏｍｐｌｅｔｅが“Ｌ”レベ
ルになった時点で上記Ｅ、Ｆの信号をラッチして優先順
位によってＨ、Ｉのようにアクセス許可信号Ａｃｋ＿
Ａ、Ａｃｋ＿Ｂがローアクティブで出力される。

【００５４】Ｊは、アクセス許可信号Ａｃｋ＿Ａ、Ａｃ
ｋ＿Ｂによってイネーブルされてラッチ１１６及び１１
８から出力されるアドレスである。Ｋ、Ｌは、変換テー
ブル１２０から出力される実アドレスに変換されたアド
レス及び、モード信号である。

【００５５】なお、本実施例では、２つのブロックから
のアクセス要求に対する動作を説明したが、Ｎ個のブロ
ックに対しても同様に処理する事が可能である。

【００５６】

【発明の効果】本発明は以下の様な効果を有する。

【００５７】補間に於けるメモリ制御に於ける発明で
は、複数の処理ブロックが１つのメインメモリに並列に
アクセスするシステムに於いて、各処理ブロックの書き
込み／読み込みが競合せずに、しかも時間的に一番近い
前フレームからの同一位置ブロックのデータによって補
間する事ができ良好な再生画像を提供できる。

【図面の簡単な説明】

【図１】本発明の構成ブロック図。

【図２】本発明で用いるシンクロナイズドＤＲＡＭの構
成図。

【図３】図２に於けるメモリに対する各処理ブロックの
アクセス対応関係を説明するための図。

【図４】（Ａ）は、本発明に於ける補間処理を実現する
ための構成図。（Ｂ）は、本発明に於ける補間処理に係
る各処理ブロックがメモリをアクセスする様子を示した
図。

【図５】（Ａ）は、本発明に於ける複数のアクセス要求
を調停するための構成図。（Ｂ）は、図５（Ａ）に於け
るタイミング図。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 処理されるデータを記憶する第１のメモ
   リ部と、処理が行われたデータをメモリするための第２
   のメモリ部とを有するメモリ手段と、 補間を行う補間手段とを備え、 補間手段は、上記第２のメモリ部から第１のメモリ部へ
   の、対応するデータのメモリ内転送によって補間を実行
   することを特徴とするデジタル信号処理装置。
2. 【請求項２】 少なくともデータの書き込み又は読み出
   しを行う第１のメモリ部と、書き込まれたデータの処理
   を行うための第２のメモリ部と、処理が行われたデータ
   をメモリするための第３のメモリ部とを有するメモリ手
   段と、 補間を行なう補間手段とを備え、 補間手段は、上記第３のメモリ部から第２のメモリ部へ
   の、対応するデータのメモリ内転送によって補間を実行
   することを特徴とするデジタル信号処理装置。
3. 【請求項３】 前記メモリ手段としてＳＤＲＡＭが用い
   られていることを特徴とする請求項１又は２記載のデジ
   タル信号処理装置。