JPH104355A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH104355A JPH104355A JP17562896A JP17562896A JPH104355A JP H104355 A JPH104355 A JP H104355A JP 17562896 A JP17562896 A JP 17562896A JP 17562896 A JP17562896 A JP 17562896A JP H104355 A JPH104355 A JP H104355A
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- 239000011159 matrix material Substances 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】抵抗ストリング基準電圧発生回路において、外
部から適当なデータを入力することにより、発生電圧の
微調整を可能にする。 【解決手段】データ信号入力（Ｂ1〜Ｂt）とワード信号
入力（Ｗ1〜Ｗn）とによりデータが書き込まれるメモリ
素子Ｍと、書き込まれたデータによって開閉するスイッ
チ回路ＳＷと、そのスイッチ回路に直列接続された基準
分割抵抗Ｒとから成る単位抵抗セルＲＣを高電位の外部
電源ＶHと低電位の外部電源ＶLとの間にマトリクス状に
接続して形成した抵抗セルマトリクス回路に、外部から
データを書き込み、出力端子（ＶOUT1〜ＶOUTn）間に接
続されているＲの接続数を変えて抵抗値を制御し、発生
する出力電圧を微調整することができる。
部から適当なデータを入力することにより、発生電圧の
微調整を可能にする。 【解決手段】データ信号入力（Ｂ1〜Ｂt）とワード信号
入力（Ｗ1〜Ｗn）とによりデータが書き込まれるメモリ
素子Ｍと、書き込まれたデータによって開閉するスイッ
チ回路ＳＷと、そのスイッチ回路に直列接続された基準
分割抵抗Ｒとから成る単位抵抗セルＲＣを高電位の外部
電源ＶHと低電位の外部電源ＶLとの間にマトリクス状に
接続して形成した抵抗セルマトリクス回路に、外部から
データを書き込み、出力端子（ＶOUT1〜ＶOUTn）間に接
続されているＲの接続数を変えて抵抗値を制御し、発生
する出力電圧を微調整することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、基準電圧発生回路
に関し、特に抵抗ストリングを用いて多階調出力電圧を
発生させる液晶ドライバＩＣの基準電圧発生回路に用い
て好適な基準電圧発生回路に関する。
に関し、特に抵抗ストリングを用いて多階調出力電圧を
発生させる液晶ドライバＩＣの基準電圧発生回路に用い
て好適な基準電圧発生回路に関する。
【０００２】
【従来の技術】従来、この種の基準電圧発生回路は、例
えば文献（１９９４年、エス・アイ・ディー・９４ダイ
ジェスト、第３５１〜３５４頁、ＳＩＤ ９４ ＤＩＧ
ＥＳＴ，ｐｐ３５１−３５４，Ｍａｙ １９９４）に記
載されているように、液晶ドライバＩＣにおいて多階調
の出力電圧を発生させることを目的として用いられてい
る。
えば文献（１９９４年、エス・アイ・ディー・９４ダイ
ジェスト、第３５１〜３５４頁、ＳＩＤ ９４ ＤＩＧ
ＥＳＴ，ｐｐ３５１−３５４，Ｍａｙ １９９４）に記
載されているように、液晶ドライバＩＣにおいて多階調
の出力電圧を発生させることを目的として用いられてい
る。
【０００３】図５は、この種の従来の基準電圧発生回路
の構成の一例を等価回路にて示した図である。図５を参
照すると、外部電源を印加するための外部電源入力端子
（Ｖ0〜Ｖ8）と、外部電源から印加された電圧を分圧す
るための基準分割抵抗（Ｒ1〜Ｒ64）と、基準分割抵抗
により分圧された電圧を出力する出力端子（ＶOUT1〜Ｖ
OUT64）と、を備えて構成されている。
の構成の一例を等価回路にて示した図である。図５を参
照すると、外部電源を印加するための外部電源入力端子
（Ｖ0〜Ｖ8）と、外部電源から印加された電圧を分圧す
るための基準分割抵抗（Ｒ1〜Ｒ64）と、基準分割抵抗
により分圧された電圧を出力する出力端子（ＶOUT1〜Ｖ
OUT64）と、を備えて構成されている。
【０００４】次に、図５に示した従来の基準電圧発生回
路の動作について説明する。図６は、基準電圧発生回路
の出力電圧Ｖに対する液晶の透過率Ｔの関係（「Ｖ−Ｔ
特性」という）を示したグラフである。出力電圧と透過
率の理想的な関係は、図６の破線で示されるように、非
線形の曲線になる。
路の動作について説明する。図６は、基準電圧発生回路
の出力電圧Ｖに対する液晶の透過率Ｔの関係（「Ｖ−Ｔ
特性」という）を示したグラフである。出力電圧と透過
率の理想的な関係は、図６の破線で示されるように、非
線形の曲線になる。
【０００５】図５に示した従来の基準電圧発生回路は、
外部電源入力端子Ｖ0〜Ｖ8に外部から電圧が印加される
と、Ｖ0−Ｖ1〜Ｖ7−Ｖ8間の８つの端子間に生じる電圧
を各端子間に直列接続された、等しい抵抗値を有する抵
抗Ｒ1〜Ｒ64で、８つに分圧することによって、６４階
調の出力電圧を発生させている。
外部電源入力端子Ｖ0〜Ｖ8に外部から電圧が印加される
と、Ｖ0−Ｖ1〜Ｖ7−Ｖ8間の８つの端子間に生じる電圧
を各端子間に直列接続された、等しい抵抗値を有する抵
抗Ｒ1〜Ｒ64で、８つに分圧することによって、６４階
調の出力電圧を発生させている。
【０００６】そして、外部電源入力端子Ｖ0〜Ｖ8に入力
する外部電源電圧を調整することにより、発生電圧を補
正し、図６の実線で示されるように、Ｖ−Ｔ特性の近似
を行っている。
する外部電源電圧を調整することにより、発生電圧を補
正し、図６の実線で示されるように、Ｖ−Ｔ特性の近似
を行っている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来の基準電圧発生回路は、下記記載の問題点を有し
ている。
た従来の基準電圧発生回路は、下記記載の問題点を有し
ている。
【０００８】その第１の問題点は、単位階調あたりの発
生電圧の微調整ができないために、より精度の高いＶ−
Ｔ特性の近似ができない、ということである。
生電圧の微調整ができないために、より精度の高いＶ−
Ｔ特性の近似ができない、ということである。
【０００９】その理由は、図５に示した従来の基準電圧
発生回路においては、外部電源入力端子間が、互いに等
しい値の基準分割抵抗によって分割されているため、外
部電源入力端子間に加わる電圧を等分圧した出力電圧し
か発生できないためである。
発生回路においては、外部電源入力端子間が、互いに等
しい値の基準分割抵抗によって分割されているため、外
部電源入力端子間に加わる電圧を等分圧した出力電圧し
か発生できないためである。
【００１０】その第２の問題点は、基準分割抵抗の抵抗
値にばらつきが生じた場合、外部電源入力端子間の分圧
比が変動してしまうため、所望する発生電圧を得ること
ができない、ということである。
値にばらつきが生じた場合、外部電源入力端子間の分圧
比が変動してしまうため、所望する発生電圧を得ること
ができない、ということである。
【００１１】その理由は、図５に示した従来の基準電圧
発生回路においては、基準分割抵抗の抵抗値が特定の値
に固定されており、抵抗値を自由に変えることができな
いことによる。
発生回路においては、基準分割抵抗の抵抗値が特定の値
に固定されており、抵抗値を自由に変えることができな
いことによる。
【００１２】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、単位階調あたりの発生
電圧を微調整可能とし、精度の高いＶ−Ｔ特性の近似を
実現することを可能とした基準電圧発生回路を提供する
ことにある。
れたものであって、その目的は、単位階調あたりの発生
電圧を微調整可能とし、精度の高いＶ−Ｔ特性の近似を
実現することを可能とした基準電圧発生回路を提供する
ことにある。
【００１３】また、本発明の他の目的は、基準分割抵抗
の抵抗値のばらつきを補正することができる基準電圧発
生回路を提供することにある。
の抵抗値のばらつきを補正することができる基準電圧発
生回路を提供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の基準電圧発生回路は、高電位電源と低電位
電源との間に基準分割抵抗を接続して基準電圧を発生す
る基準電圧発生回路において、データ信号とワード信号
とによりデータが書き込まれるメモリ素子と、前記メモ
リ素子に書き込まれたデータによって開閉するスイッチ
回路と、前記スイッチ回路に直列に接続された基準分割
抵抗と、を備えて構成される単位抵抗セルを、前記高電
位電源と前記低電位電源との間に、直列、および並列に
複数個マトリクス状に接続して形成された抵抗セルマト
リクス回路と、前記抵抗セルマトリクス回路によって分
圧された基準電圧を出力する複数の出力端子と、を備え
てなることを特徴とする。
め、本発明の基準電圧発生回路は、高電位電源と低電位
電源との間に基準分割抵抗を接続して基準電圧を発生す
る基準電圧発生回路において、データ信号とワード信号
とによりデータが書き込まれるメモリ素子と、前記メモ
リ素子に書き込まれたデータによって開閉するスイッチ
回路と、前記スイッチ回路に直列に接続された基準分割
抵抗と、を備えて構成される単位抵抗セルを、前記高電
位電源と前記低電位電源との間に、直列、および並列に
複数個マトリクス状に接続して形成された抵抗セルマト
リクス回路と、前記抵抗セルマトリクス回路によって分
圧された基準電圧を出力する複数の出力端子と、を備え
てなることを特徴とする。
【００１５】本発明においては、メモリ素子とスイッチ
回路と基準分割抵抗とによって形成された単位抵抗セル
を高電位と低電位の外部電源間にマトリクス状に接続し
て形成された抵抗セルマトリクス回路を備え、この抵抗
セルマトリクス回路を構成している単位抵抗セルは、書
き込まれたデータの値に応じて基準分割抵抗を接続／非
接続する。このため、外部から入力するデータによって
基準分割抵抗の接続数を変化させ、発生する電圧を微調
整することができる。
回路と基準分割抵抗とによって形成された単位抵抗セル
を高電位と低電位の外部電源間にマトリクス状に接続し
て形成された抵抗セルマトリクス回路を備え、この抵抗
セルマトリクス回路を構成している単位抵抗セルは、書
き込まれたデータの値に応じて基準分割抵抗を接続／非
接続する。このため、外部から入力するデータによって
基準分割抵抗の接続数を変化させ、発生する電圧を微調
整することができる。
【００１６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００１７】図１は、本発明の第１の実施の形態の構成
を示す図である。図１を参照すると、本発明の第１の実
施の形態は、データ信号入力（Ｂ1〜Ｂt）とワード信号
入力（Ｗ1〜Ｗn）とに選択されてデータが書き込まれる
メモリ素子Ｍと、メモリ素子Ｍに書き込まれたデータの
値によって開閉が制御されるスイッチ回路ＳＷと、スイ
ッチ回路ＳＷに直列に接続された基準分割抵抗Ｒとによ
り形成された単位抵抗セルＲＣを備え、高電位の外部電
源ＶHと低電位の外部電源ＶLとの間に、この単位抵抗セ
ルＲＣを直列形態にｎ個、および並列形態にｔ個マトリ
クス状に接続して形成された抵抗セルマトリクス回路
と、抵抗セルマトリクス回路によって分圧された基準電
圧を出力する出力端子（ＶOUT1〜ＶOUTn）と、を備えて
構成されている。
を示す図である。図１を参照すると、本発明の第１の実
施の形態は、データ信号入力（Ｂ1〜Ｂt）とワード信号
入力（Ｗ1〜Ｗn）とに選択されてデータが書き込まれる
メモリ素子Ｍと、メモリ素子Ｍに書き込まれたデータの
値によって開閉が制御されるスイッチ回路ＳＷと、スイ
ッチ回路ＳＷに直列に接続された基準分割抵抗Ｒとによ
り形成された単位抵抗セルＲＣを備え、高電位の外部電
源ＶHと低電位の外部電源ＶLとの間に、この単位抵抗セ
ルＲＣを直列形態にｎ個、および並列形態にｔ個マトリ
クス状に接続して形成された抵抗セルマトリクス回路
と、抵抗セルマトリクス回路によって分圧された基準電
圧を出力する出力端子（ＶOUT1〜ＶOUTn）と、を備えて
構成されている。
【００１８】次に、本発明の第１の実施の形態の動作に
ついて説明する。
ついて説明する。
【００１９】単位抵抗セルＲＣは、セル内のメモリ素子
Ｍに“１”及び“０”のデータが書き込まれると、書き
込まれたデータの値に対応して、スイッチ回路ＳＷを開
閉することにより、出力端子間（ＶOUT1−ＶOUT2〜ＶOU
Tn-1−ＶOUTn）における基準分割抵抗Ｒを接続／非接続
状態とする。
Ｍに“１”及び“０”のデータが書き込まれると、書き
込まれたデータの値に対応して、スイッチ回路ＳＷを開
閉することにより、出力端子間（ＶOUT1−ＶOUT2〜ＶOU
Tn-1−ＶOUTn）における基準分割抵抗Ｒを接続／非接続
状態とする。
【００２０】この単位抵抗セルを直列にｎ個、並列にｔ
個マトリクス状に接続して構成した抵抗セルマトリクス
回路は、データ信号入力（Ｂ1〜Ｂt）とワード信号入力
（Ｗ1〜Ｗn）を用いることによって、外部からデータを
単位抵抗セルＲＣのメモリ素子Ｍにデータを書き込み、
出力端子間に接続されている抵抗Ｒの接続数を変化させ
ることができる。
個マトリクス状に接続して構成した抵抗セルマトリクス
回路は、データ信号入力（Ｂ1〜Ｂt）とワード信号入力
（Ｗ1〜Ｗn）を用いることによって、外部からデータを
単位抵抗セルＲＣのメモリ素子Ｍにデータを書き込み、
出力端子間に接続されている抵抗Ｒの接続数を変化させ
ることができる。
【００２１】すなわち、外部から適当なデータを入力す
ることにより、抵抗セルマトリクス回路の出力端子間の
抵抗値を変化させて、発生する出力電圧を微調整するこ
とができる。
ることにより、抵抗セルマトリクス回路の出力端子間の
抵抗値を変化させて、発生する出力電圧を微調整するこ
とができる。
【００２２】次に、本発明の実施の形態の作用効果につ
いて説明する。本発明の実施の形態においては、外部か
ら適当なデータを入力することにより、単位階調あたり
の発生電圧を微調整できるため、より精度の高いＶ−Ｔ
特性の近似ができる。
いて説明する。本発明の実施の形態においては、外部か
ら適当なデータを入力することにより、単位階調あたり
の発生電圧を微調整できるため、より精度の高いＶ−Ｔ
特性の近似ができる。
【００２３】また、基準分割抵抗の抵抗値のばらつき等
により発生電圧が変動しても、それに応じたデータを外
部から入力することで、発生電圧を補正することができ
る。
により発生電圧が変動しても、それに応じたデータを外
部から入力することで、発生電圧を補正することができ
る。
【００２４】
【実施例】上記した本発明の第１の実施の形態を更に詳
細に説明すべく、本発明の実施例を図面を参照して説明
する。
細に説明すべく、本発明の実施例を図面を参照して説明
する。
【００２５】図２は、メモリ素子としてＳＲＡＭ（スタ
ティックランダムアクセスメモリ）を用いた構成の一例
を等価回路にて示したものである。
ティックランダムアクセスメモリ）を用いた構成の一例
を等価回路にて示したものである。
【００２６】すなわち、図２を参照して、単位抵抗セル
ＲＣは、直流電源ＶDDに接続された第１及び第２のＰｃ
ｈトランジスタＰ1、Ｐ2と、ゲートがワード信号入力Ｗ
1に接続され第１のＰｃｈトランジスタＰ1とデータ信号
入力Ｂ1との間に接続された第１のＮｃｈトランジスタ
Ｎ1と、ゲートが第２のＰｃｈトランジスタＰ2のゲート
と、第１のＮｃｈトランジスタＮ1と第１のＰｃｈトラ
ンジスタＰ1との接続点とに接続され、第２のＰｃｈト
ランジスタＰ2と接地間に接続された第２のＮｃｈトラ
ンジスタＮ2と、から成るＳＲＡＭをメモリ素子として
用い、ゲートが第２のＮｃｈトランジスタＮ2と第２の
ＰｃｈトランジスタＰ2との接続点に接続された第３の
ＮｃｈトランジスタＮ3をスイッチ回路として用い、第
３のＮｃｈトランジスタＮ3に基準分割抵抗Ｒを直列に
接続して構成され、この単位抵抗セルＲＣをマトリクス
状に接続して抵抗セルマトリクス回路として構成し、高
電位の外部電源ＶHに接続された一端及び直列に接続さ
れたｎ個の単位抵抗セルＲＣの接続点に接続された出力
端子Ｖout1〜Ｖoutnを備えて構成されている。
ＲＣは、直流電源ＶDDに接続された第１及び第２のＰｃ
ｈトランジスタＰ1、Ｐ2と、ゲートがワード信号入力Ｗ
1に接続され第１のＰｃｈトランジスタＰ1とデータ信号
入力Ｂ1との間に接続された第１のＮｃｈトランジスタ
Ｎ1と、ゲートが第２のＰｃｈトランジスタＰ2のゲート
と、第１のＮｃｈトランジスタＮ1と第１のＰｃｈトラ
ンジスタＰ1との接続点とに接続され、第２のＰｃｈト
ランジスタＰ2と接地間に接続された第２のＮｃｈトラ
ンジスタＮ2と、から成るＳＲＡＭをメモリ素子として
用い、ゲートが第２のＮｃｈトランジスタＮ2と第２の
ＰｃｈトランジスタＰ2との接続点に接続された第３の
ＮｃｈトランジスタＮ3をスイッチ回路として用い、第
３のＮｃｈトランジスタＮ3に基準分割抵抗Ｒを直列に
接続して構成され、この単位抵抗セルＲＣをマトリクス
状に接続して抵抗セルマトリクス回路として構成し、高
電位の外部電源ＶHに接続された一端及び直列に接続さ
れたｎ個の単位抵抗セルＲＣの接続点に接続された出力
端子Ｖout1〜Ｖoutnを備えて構成されている。
【００２７】次に、図２に示した本実施例の基準電圧発
生回路の動作について説明する。
生回路の動作について説明する。
【００２８】ワード信号入力Ｗ1に“Ｈ”（高レベル）
が入力されたとき、データ信号入力Ｂ1から入力された
データが単位抵抗セルＲＣ1ー1内のＳＲＡＭに書き込ま
れる。
が入力されたとき、データ信号入力Ｂ1から入力された
データが単位抵抗セルＲＣ1ー1内のＳＲＡＭに書き込ま
れる。
【００２９】その際、書き込まれたデータが“０”の場
合には、第２のＮｃｈトランジスタＮ2はオフ状態とさ
れ、第２のＰｃｈトランジスタＰ2はオン状態とされそ
のドレイン電位は電源電位ＶＤＤとなり、スイッチ回路
として作用するＮｃｈトランジスタＮ3のゲートに
“Ｈ”（高レベル）が入力されるため、Ｎｃｈトランジ
スタＮ3がＯＮ状態になり、出力端子間（ＶOUT1−ＶOUT
2）に、基準分割抵抗Ｒが接続される。一方、書き込ま
れたデータが“１”の場合には、第２のＮｃｈトランジ
スタＮ2がオンし、第３のＮｃｈトランジスタＮ3のゲー
トに“Ｌ”が入力されるため、第２のＮｃｈトランジス
タＮ3がＯＦＦ状態となり、出力端子間（ＶOUT1−ＶOUT
2）から基準分割抵抗Ｒが切り離される。
合には、第２のＮｃｈトランジスタＮ2はオフ状態とさ
れ、第２のＰｃｈトランジスタＰ2はオン状態とされそ
のドレイン電位は電源電位ＶＤＤとなり、スイッチ回路
として作用するＮｃｈトランジスタＮ3のゲートに
“Ｈ”（高レベル）が入力されるため、Ｎｃｈトランジ
スタＮ3がＯＮ状態になり、出力端子間（ＶOUT1−ＶOUT
2）に、基準分割抵抗Ｒが接続される。一方、書き込ま
れたデータが“１”の場合には、第２のＮｃｈトランジ
スタＮ2がオンし、第３のＮｃｈトランジスタＮ3のゲー
トに“Ｌ”が入力されるため、第２のＮｃｈトランジス
タＮ3がＯＦＦ状態となり、出力端子間（ＶOUT1−ＶOUT
2）から基準分割抵抗Ｒが切り離される。
【００３０】単位抵抗セルＲＣをマトリクス状（すなわ
ち単位抵抗セルＲＣを行方向に直列にｎ個、列方向に並
列にｔ個）に接続して形成された抵抗セルマトリクス回
路は、外部からデータを書き込み、出力端子間に接続さ
れている抵抗Ｒの接続数を変えて抵抗値を制御し、発生
する出力電圧を微調整することができる。
ち単位抵抗セルＲＣを行方向に直列にｎ個、列方向に並
列にｔ個）に接続して形成された抵抗セルマトリクス回
路は、外部からデータを書き込み、出力端子間に接続さ
れている抵抗Ｒの接続数を変えて抵抗値を制御し、発生
する出力電圧を微調整することができる。
【００３１】本発明の第２の実施例について図面を参照
して説明する。図３は、単位抵抗セルＲＣのメモリ素子
として、ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）を用いた構成の一例を等価回路にて示した図であ
る。
して説明する。図３は、単位抵抗セルＲＣのメモリ素子
として、ＤＲＡＭ（ダイナミックランダムアクセスメモ
リ）を用いた構成の一例を等価回路にて示した図であ
る。
【００３２】図３を参照して、単位抵抗セルＲＣは、一
端が接地電位（ＧＮＤ）に接続されたコンデンサＣと、
ゲートがワード信号入力Ｗ1に接続され、コンデンサＣ
の他端とデータ信号入力Ｂ1との間に接続された第１の
ＮｃｈトランジスタＮ1とから成るＤＲＡＭをメモリ素
子として用い、ゲートが第１のＮｃｈトランジスタＮ1
とコンデンサＣとの接続点に接続された第２のＮｃｈト
ランジスタＮ2をスイッチ回路として用い、第２のＮｃ
ｈトランジスタＮ2に基準分割抵抗Ｒを直列に接続して
形成され、この単位抵抗セルＲＣをマトリクス状に接続
して抵抗セルマトリクス回路を構成し、高電位の外部電
源ＶHに接続された一端及び直列に接続されたｎ個の単
位抵抗セルＲＣの接続点に接続された出力端子Ｖout1〜
Ｖoutnを備えて構成されている。
端が接地電位（ＧＮＤ）に接続されたコンデンサＣと、
ゲートがワード信号入力Ｗ1に接続され、コンデンサＣ
の他端とデータ信号入力Ｂ1との間に接続された第１の
ＮｃｈトランジスタＮ1とから成るＤＲＡＭをメモリ素
子として用い、ゲートが第１のＮｃｈトランジスタＮ1
とコンデンサＣとの接続点に接続された第２のＮｃｈト
ランジスタＮ2をスイッチ回路として用い、第２のＮｃ
ｈトランジスタＮ2に基準分割抵抗Ｒを直列に接続して
形成され、この単位抵抗セルＲＣをマトリクス状に接続
して抵抗セルマトリクス回路を構成し、高電位の外部電
源ＶHに接続された一端及び直列に接続されたｎ個の単
位抵抗セルＲＣの接続点に接続された出力端子Ｖout1〜
Ｖoutnを備えて構成されている。
【００３３】図３に示した本実施例の基準電圧発生回路
の動作について説明する。
の動作について説明する。
【００３４】ワード信号入力Ｗ1に“Ｈ”が入力された
とき、データ信号入力Ｂ1から入力されたデータが単位
抵抗セルＲＣ内のＤＲＡＭに書き込まれる。書き込まれ
たデータが“１”の場合、スイッチ回路として用いてい
るＮｃｈトランジスタＮ2のゲートには“Ｈ”が入力さ
れるため、ＮｃｈトランジスタＮ2がＯＮ状態になり、
出力端子間（ＶOUT1−ＶOUT2）に基準分割抵抗Ｒが接続
される。一方、書き込まれたデータが“０”の場合、Ｎ
ｃｈトランジスタＮ2のゲートには“Ｌ”が入力される
ため、ＮｃｈトランジスタＮ2がＯＦＦ状態になり、出
力端子間（ＶOUT1−ＶOUT2）から抵抗Ｒが切り離され
る。
とき、データ信号入力Ｂ1から入力されたデータが単位
抵抗セルＲＣ内のＤＲＡＭに書き込まれる。書き込まれ
たデータが“１”の場合、スイッチ回路として用いてい
るＮｃｈトランジスタＮ2のゲートには“Ｈ”が入力さ
れるため、ＮｃｈトランジスタＮ2がＯＮ状態になり、
出力端子間（ＶOUT1−ＶOUT2）に基準分割抵抗Ｒが接続
される。一方、書き込まれたデータが“０”の場合、Ｎ
ｃｈトランジスタＮ2のゲートには“Ｌ”が入力される
ため、ＮｃｈトランジスタＮ2がＯＦＦ状態になり、出
力端子間（ＶOUT1−ＶOUT2）から抵抗Ｒが切り離され
る。
【００３５】この単位抵抗ＲＣ回路をマトリクス状に接
続して形成した抵抗セルマトリクス回路は、前記第１の
実施例と同様にして、外部からデータを書き込み、出力
端子間に接続されているＲの接続数を変えて抵抗値を制
御し、発生する出力電圧を微調整することができる。
続して形成した抵抗セルマトリクス回路は、前記第１の
実施例と同様にして、外部からデータを書き込み、出力
端子間に接続されているＲの接続数を変えて抵抗値を制
御し、発生する出力電圧を微調整することができる。
【００３６】次に、本発明の第２の実施の形態について
説明する。図４は、本発明の第２の実施の形態の構成を
示す図である。
説明する。図４は、本発明の第２の実施の形態の構成を
示す図である。
【００３７】図４を参照すると、この第２の実施の形態
においては、図２を参照して説明した前記の第１の実施
例の単位抵抗セルＲＣにおいて、ＳＲＡＭ型のメモリ素
子に書き込まれたデータによって開閉するスイッチ回路
とスイッチ回路に直列に接続された基準分割抵抗とに変
わって、スイッチ回路と基準分割抵抗とを兼ねたＮｃｈ
トランジスタＮRを備えて構成されている。
においては、図２を参照して説明した前記の第１の実施
例の単位抵抗セルＲＣにおいて、ＳＲＡＭ型のメモリ素
子に書き込まれたデータによって開閉するスイッチ回路
とスイッチ回路に直列に接続された基準分割抵抗とに変
わって、スイッチ回路と基準分割抵抗とを兼ねたＮｃｈ
トランジスタＮRを備えて構成されている。
【００３８】次に、図４の回路の動作について説明す
る。前記第１の実施例と同様、ワード信号入力Ｗ1とデ
ータ信号入力Ｂ1とによってデータが単位抵抗セルＲＣ
内のＳＲＡＭに書き込まれた場合、書き込まれたデータ
が“０”の時、スイッチ回路兼基準分割抵抗として用い
ているＮｃｈトランジスタＮRのゲートに“Ｈ”が入力
されるため、ＮｃｈトランジスタＮRがＯＮ状態にな
り、出力端子間（ＶOUT1−ＶOUT2）にＮｃｈトランジス
タＮR（オン抵抗）が接続され、一方、書き込まれたデ
ータが“１”の場合、ＮｃｈトランジスタＮRのゲート
に“Ｌ”が入力されるため、ＮｃｈトランジスタＮRは
ＯＦＦ状態になり、出力端子間からＮｃｈトランジスタ
ＮRが切り離される。
る。前記第１の実施例と同様、ワード信号入力Ｗ1とデ
ータ信号入力Ｂ1とによってデータが単位抵抗セルＲＣ
内のＳＲＡＭに書き込まれた場合、書き込まれたデータ
が“０”の時、スイッチ回路兼基準分割抵抗として用い
ているＮｃｈトランジスタＮRのゲートに“Ｈ”が入力
されるため、ＮｃｈトランジスタＮRがＯＮ状態にな
り、出力端子間（ＶOUT1−ＶOUT2）にＮｃｈトランジス
タＮR（オン抵抗）が接続され、一方、書き込まれたデ
ータが“１”の場合、ＮｃｈトランジスタＮRのゲート
に“Ｌ”が入力されるため、ＮｃｈトランジスタＮRは
ＯＦＦ状態になり、出力端子間からＮｃｈトランジスタ
ＮRが切り離される。
【００３９】この単位抵抗セルＲＣを接続して形成され
た抵抗セルマトリクス回路に、外部からデータを書き込
み、出力端子間に接続されているＮｃｈトランジスタＮ
Rの接続数を変えて抵抗値を制御することにより、前記
第１の実施例と同様に、発生する出力電圧を微調整する
ことができる。
た抵抗セルマトリクス回路に、外部からデータを書き込
み、出力端子間に接続されているＮｃｈトランジスタＮ
Rの接続数を変えて抵抗値を制御することにより、前記
第１の実施例と同様に、発生する出力電圧を微調整する
ことができる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
単位階調あたりの発生電圧を微調整できるため、より精
度の高いＶ−Ｔ特性の近似を実現することができるとい
う効果を奏する。これは、本発明においては、外部から
所望のデータを入力することにより、抵抗セルマトリク
ス回路の出力端子間の抵抗値を任意に変化させることが
できることによる。
単位階調あたりの発生電圧を微調整できるため、より精
度の高いＶ−Ｔ特性の近似を実現することができるとい
う効果を奏する。これは、本発明においては、外部から
所望のデータを入力することにより、抵抗セルマトリク
ス回路の出力端子間の抵抗値を任意に変化させることが
できることによる。
【００４１】また、本発明によれば、発生電圧の変動に
応じたデータを外部から入力することにより、抵抗セル
マトリクス回路の出力端子間の抵抗値を制御できるた
め、基準分割抵抗の抵抗値のばらつき等により発生電圧
が変動しても、発生電圧を補正することができるという
利点を有する。
応じたデータを外部から入力することにより、抵抗セル
マトリクス回路の出力端子間の抵抗値を制御できるた
め、基準分割抵抗の抵抗値のばらつき等により発生電圧
が変動しても、発生電圧を補正することができるという
利点を有する。
【図１】本発明の第１の実施の形態の構成を示す図であ
る。
る。
【図２】本発明の第１の実施例の構成を示す図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第２の実施の形態の構成を示す図であ
る。
る。
【図５】従来技術の構成を示す図である。
【図６】従来技術の動作特性を示す図である。
Ｂ1〜Ｂt データ信号入力 Ｗ1〜Ｗn ワード信号入力 Ｍ メモリ素子 ＳＷ スイッチ回路 Ｒ 基準分割抵抗 ＲＣ 単位抵抗セル ＶH 高電位の外部電源 ＶL 低電位の外部電源 ＶOUT1〜ＶOUTn 出力端子 ＶDD 直流電源 Ｐ1〜Ｐ2 Ｐｃｈトランジスタ Ｎ1〜Ｎ3 Ｎｃｈトランジスタ Ｃ コンデンサ ＮR スイッチ回路兼基準分割抵抗Ｎｃｈトランジスタ Ｖ0〜Ｖ8 外部電源入力端子 Ｒ1〜Ｒ64 基準分割抵抗 ＶOUT1〜ＶOUT64 出力端子
Claims (4)
- 【請求項１】記憶素子と、該記憶素子の記憶データの値
によって基準分割抵抗の接続／非接続を制御するスイッ
チと、を備えてなる単位抵抗セルを、第１の電源及び前
記第１の電源よりも低電位の第２の電源との間に直列形
態に複数接続すると共に、前記電源間の分圧電圧を取り
出す出力線間又は前記電源と出力線間に並列形態に複数
接続してなるマトリクス回路を備えたことを特徴とする
基準電圧発生回路。 - 【請求項２】高電位電源と低電位電源との間に基準分割
抵抗を接続して基準電圧を発生する基準電圧発生回路に
おいて、 データ信号とワード信号とによりデータが書き込まれる
メモリ素子と、前記メモリ素子に書き込まれたデータに
よって開閉するスイッチ回路と、前記スイッチ回路に直
列に接続された基準分割抵抗と、を備えて構成される単
位抵抗セルを、前記高電位電源と前記低電位電源との間
に、直列、および並列に複数個マトリクス状に接続して
形成された抵抗セルマトリクス回路と、 前記抵抗セルマトリクス回路によって分圧された基準電
圧を出力する複数の出力端子と、 を備えてなることを特徴とする基準電圧発生回路。 - 【請求項３】前記単位抵抗セルが、データ信号とワード
信号とによりデータが書き込まれるメモリ素子と、前記
メモリ素子に書き込まれたデータによって開閉するスイ
ッチ回路と、基準分割抵抗と、を兼ねた能動素子により
形成されたことを特徴とする請求項２記載の基準電圧発
生回路。 - 【請求項４】前記能動素子がＭＯＳトランジスタからな
ることを特徴とする請求項３記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562896A JP2882371B2 (ja) | 1996-06-14 | 1996-06-14 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562896A JP2882371B2 (ja) | 1996-06-14 | 1996-06-14 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH104355A true JPH104355A (ja) | 1998-01-06 |
| JP2882371B2 JP2882371B2 (ja) | 1999-04-12 |
Family
ID=15999413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17562896A Expired - Fee Related JP2882371B2 (ja) | 1996-06-14 | 1996-06-14 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882371B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
-
1996
- 1996-06-14 JP JP17562896A patent/JP2882371B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2882371B2 (ja) | 1999-04-12 |
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