JPH1048610A - 液晶表示素子 - Google Patents
液晶表示素子Info
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- JPH1048610A JPH1048610A JP20263596A JP20263596A JPH1048610A JP H1048610 A JPH1048610 A JP H1048610A JP 20263596 A JP20263596 A JP 20263596A JP 20263596 A JP20263596 A JP 20263596A JP H1048610 A JPH1048610 A JP H1048610A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
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- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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Abstract
(57)【要約】
【課題】 本発明は、薄膜トランジスタとしての特性向
上を図るとともに、寄生容量を低下させ、信号遅延を減
少させるようにした液晶表示素子の提供を目的とする。 【解決手段】 本発明は、一対の基板間に液晶を封入
し、一方の基板３２、３６上に層間絶縁膜４０、４５を
介して縦横に交差状態でマトリクス状に配列したゲート
配線Ｇおよびソース配線Ｓとを形成し、前記ゲート配線
およびソース配線に電気的に接続させて薄膜トランジス
タＴを形成するとともに、前記ゲート配線と前記ソース
配線とによって区画した領域に前記薄膜トランジスタに
電気的に接続させて画素電極３５を形成してなり、前記
薄膜トランジスタをなすゲート電極４７と半導体能動層
４２との間に介設したゲート絶縁膜４６の誘電率が前記
層間絶縁膜の誘電率よりも大きいものである。
上を図るとともに、寄生容量を低下させ、信号遅延を減
少させるようにした液晶表示素子の提供を目的とする。 【解決手段】 本発明は、一対の基板間に液晶を封入
し、一方の基板３２、３６上に層間絶縁膜４０、４５を
介して縦横に交差状態でマトリクス状に配列したゲート
配線Ｇおよびソース配線Ｓとを形成し、前記ゲート配線
およびソース配線に電気的に接続させて薄膜トランジス
タＴを形成するとともに、前記ゲート配線と前記ソース
配線とによって区画した領域に前記薄膜トランジスタに
電気的に接続させて画素電極３５を形成してなり、前記
薄膜トランジスタをなすゲート電極４７と半導体能動層
４２との間に介設したゲート絶縁膜４６の誘電率が前記
層間絶縁膜の誘電率よりも大きいものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜と層
間絶縁膜を異なる誘電率の絶縁材料から構成した液晶表
示素子に関する。
間絶縁膜を異なる誘電率の絶縁材料から構成した液晶表
示素子に関する。
【０００２】
【従来の技術】図８と図９は、アクティブマトリックス
液晶表示装置において、ゲート配線Ｇおよびソース配線
Ｓなどの部分を基板上に備えた薄膜トランジスタアレイ
基板の一構造例を示すものである。図８と図９に示す薄
膜トランジスタアレイ基板において、ガラスなどの透明
の基板６上に、ゲート配線Ｇとソース配線Ｓがマトリッ
クス状に配線されている。また、ゲート配線Ｇとソース
配線Ｓとの交差部分の近傍に薄膜トランジスタ３が設け
られている。
液晶表示装置において、ゲート配線Ｇおよびソース配線
Ｓなどの部分を基板上に備えた薄膜トランジスタアレイ
基板の一構造例を示すものである。図８と図９に示す薄
膜トランジスタアレイ基板において、ガラスなどの透明
の基板６上に、ゲート配線Ｇとソース配線Ｓがマトリッ
クス状に配線されている。また、ゲート配線Ｇとソース
配線Ｓとの交差部分の近傍に薄膜トランジスタ３が設け
られている。
【０００３】図８と図９に示す薄膜トランジスタ３はエ
ッチストッパ型でボトムゲート構造の一般的なものであ
り、ゲート配線Ｇとこのゲート配線Ｇから引き出して設
けたゲート電極８上に、ゲート絶縁膜９が設けられ、こ
のゲート絶縁膜９上にアモルファスシリコン（ａ-Ｓ
ｉ）からなる半導体膜１０が設けられ、更にこの半導体
膜１０上に導電材料からなるドレイン電極１１とソース
電極１２とが相互に対向させて設けられて構成されてい
る。なお、半導体膜１０の最上層にはリンなどのドナー
となる不純物を高濃度にドープしたアモルファスシリコ
ンなどのオーミックコンタクト膜１０ａが形成され、そ
の上にドレイン電極１１とソース電極１２とで挟まれた
状態でエッチングストッパー１３が形成されている。ま
た、ドレイン電極１１の上からドレイン電極１１の側方
側にかけて透明電極材料からなる透明画素電極１５が形
成されている。
ッチストッパ型でボトムゲート構造の一般的なものであ
り、ゲート配線Ｇとこのゲート配線Ｇから引き出して設
けたゲート電極８上に、ゲート絶縁膜９が設けられ、こ
のゲート絶縁膜９上にアモルファスシリコン（ａ-Ｓ
ｉ）からなる半導体膜１０が設けられ、更にこの半導体
膜１０上に導電材料からなるドレイン電極１１とソース
電極１２とが相互に対向させて設けられて構成されてい
る。なお、半導体膜１０の最上層にはリンなどのドナー
となる不純物を高濃度にドープしたアモルファスシリコ
ンなどのオーミックコンタクト膜１０ａが形成され、そ
の上にドレイン電極１１とソース電極１２とで挟まれた
状態でエッチングストッパー１３が形成されている。ま
た、ドレイン電極１１の上からドレイン電極１１の側方
側にかけて透明電極材料からなる透明画素電極１５が形
成されている。
【０００４】そして、前記ゲート絶縁膜９と透明画素電
極１５とソース電極１２などの上を覆ってこれらの上に
パッシベーション膜１６が設けられている。このパッシ
ベーション膜１６上には図示略の配向膜が形成され、こ
の配向膜上方に液晶が設けられてアクティブマトリック
ス液晶表示装置が構成されていて、前記透明画素電極１
５によって液晶の分子に電界を印加するか否かを切り替
えることで液晶分子の配向制御ができるようになってい
る。
極１５とソース電極１２などの上を覆ってこれらの上に
パッシベーション膜１６が設けられている。このパッシ
ベーション膜１６上には図示略の配向膜が形成され、こ
の配向膜上方に液晶が設けられてアクティブマトリック
ス液晶表示装置が構成されていて、前記透明画素電極１
５によって液晶の分子に電界を印加するか否かを切り替
えることで液晶分子の配向制御ができるようになってい
る。
【０００５】また、前記の構造とは異なる他の例の薄膜
トランジスタとして、図１０に示すように、基板２１上
に左右のｎ+層となる半導体部２２、２３に挟まれた状
態で半導体能動層２４が設けられ、この半導体能動層２
４の上に、絶縁膜２５を介してゲート電極２６が設けら
れるとともに、半導体部２２、２３の上に各々シリサイ
ド層２７が形成されていて、一方のシリサイド層２７上
にソース電極２８が他方のシリサイド層２７上にドレイ
ン電極２９が構成された、いわゆるトップゲート型の構
造が知られている。
トランジスタとして、図１０に示すように、基板２１上
に左右のｎ+層となる半導体部２２、２３に挟まれた状
態で半導体能動層２４が設けられ、この半導体能動層２
４の上に、絶縁膜２５を介してゲート電極２６が設けら
れるとともに、半導体部２２、２３の上に各々シリサイ
ド層２７が形成されていて、一方のシリサイド層２７上
にソース電極２８が他方のシリサイド層２７上にドレイ
ン電極２９が構成された、いわゆるトップゲート型の構
造が知られている。
【０００６】
【発明が解決しようとする課題】これらの図８と図９、
あるいは図１０に示す各従来例の薄膜トランジスタとし
ての作用は、ゲート電極８あるいはゲート電極２６への
通電により半導体膜１０あるいは半導体能動層２４にチ
ャネル部を生成させ、チャネル部を介してキャリアが移
動できるようにし、ゲート電極８あるいはゲート電極２
６への電圧印加によりソースドレイン電極間に流れる電
流を制御することで得られるようになっている。
あるいは図１０に示す各従来例の薄膜トランジスタとし
ての作用は、ゲート電極８あるいはゲート電極２６への
通電により半導体膜１０あるいは半導体能動層２４にチ
ャネル部を生成させ、チャネル部を介してキャリアが移
動できるようにし、ゲート電極８あるいはゲート電極２
６への電圧印加によりソースドレイン電極間に流れる電
流を制御することで得られるようになっている。
【０００７】ところで、図９に示す薄膜トランジスタア
レイ基板においては、その構造上避けられない寄生容量
というものが発生する。この寄生容量は、基板上に絶縁
膜を介してマトリクス状にゲート配線Ｇ…とソース配線
Ｓ…を設ける関係から、配線同士が絶縁膜を挟むことに
より必然的に発生するもので、このような寄生容量が液
晶駆動回路上に存在すると、信号遅延の原因となり易い
問題があった。また、図８および図９と図１０に示すい
ずれの構成の薄膜トランジスタにあっても、ゲート電極
が発生させる電界が効率良くチャネル部に作用してトラ
ンジスタ作用を生じることが重要であるが、従来知られ
ている構造にあっては、前記寄生容量の問題を回避しつ
つトランジスタ作用の効率を向上させ得るようにした構
造は提供されていない。
レイ基板においては、その構造上避けられない寄生容量
というものが発生する。この寄生容量は、基板上に絶縁
膜を介してマトリクス状にゲート配線Ｇ…とソース配線
Ｓ…を設ける関係から、配線同士が絶縁膜を挟むことに
より必然的に発生するもので、このような寄生容量が液
晶駆動回路上に存在すると、信号遅延の原因となり易い
問題があった。また、図８および図９と図１０に示すい
ずれの構成の薄膜トランジスタにあっても、ゲート電極
が発生させる電界が効率良くチャネル部に作用してトラ
ンジスタ作用を生じることが重要であるが、従来知られ
ている構造にあっては、前記寄生容量の問題を回避しつ
つトランジスタ作用の効率を向上させ得るようにした構
造は提供されていない。
【０００８】本発明は前記事情に鑑みてなされたもので
あり、ゲート絶縁膜の誘電率を層間絶縁膜の誘電率より
も高くすることで、ゲート絶縁膜を従来構造よりも薄く
形成できるようにすることにより、ゲート電極が発生さ
せる電界を半導体部に効率良く印加することができるよ
うにすることで薄膜トランジスタとしての特性向上を図
るとともに、層間絶縁膜の誘電率を低くして寄生容量を
低下させ、信号遅延を減少させるようにした液晶表示素
子の提供を目的とする。
あり、ゲート絶縁膜の誘電率を層間絶縁膜の誘電率より
も高くすることで、ゲート絶縁膜を従来構造よりも薄く
形成できるようにすることにより、ゲート電極が発生さ
せる電界を半導体部に効率良く印加することができるよ
うにすることで薄膜トランジスタとしての特性向上を図
るとともに、層間絶縁膜の誘電率を低くして寄生容量を
低下させ、信号遅延を減少させるようにした液晶表示素
子の提供を目的とする。
【０００９】
【課題を解決するための手段】本発明は前記課題を解決
するために、一対の基板間に液晶を封入し、一方の基板
上に層間絶縁膜を介して縦横に交差状態でマトリクス状
に配列したゲート配線およびソース配線とを形成し、前
記ゲート配線およびソース配線に電気的に接続させて薄
膜トランジスタを形成するとともに、前記ゲート配線と
前記ソース配線とによって区画した領域に前記薄膜トラ
ンジスタに電気的に接続させて画素電極を形成してな
り、前記薄膜トランジスタをなすゲート電極と半導体能
動層との間に介設したゲート絶縁膜の誘電率が前記層間
絶縁膜の誘電率よりも大きくしたものである。また、前
記の構成において、前記薄膜トランジスタを、前記ゲー
ト配線に接続したゲート電極と、該ゲート電極に前記ゲ
ート絶縁膜を介して対向して設けられた半導体能動層
と、前記ゲート電極の両側に位置し相互に対向して設け
たソース電極とドレイン電極とから構成し、該ドレイン
電極を前記画素電極に接続している構造とすることがで
きる。これらの構成により、ゲート絶縁膜の厚さを従来
よりも薄くすることが可能になり、その場合にゲート電
極が発生させる電界を半導体能動層により強く影響させ
ることができ、薄膜トランジスタとしての特性向上に寄
与する。また、層間絶縁膜の誘電率を従来よりも少なく
しておくならば、配線間に絶縁膜を設けることで生じる
寄生容量を少なくできる。
するために、一対の基板間に液晶を封入し、一方の基板
上に層間絶縁膜を介して縦横に交差状態でマトリクス状
に配列したゲート配線およびソース配線とを形成し、前
記ゲート配線およびソース配線に電気的に接続させて薄
膜トランジスタを形成するとともに、前記ゲート配線と
前記ソース配線とによって区画した領域に前記薄膜トラ
ンジスタに電気的に接続させて画素電極を形成してな
り、前記薄膜トランジスタをなすゲート電極と半導体能
動層との間に介設したゲート絶縁膜の誘電率が前記層間
絶縁膜の誘電率よりも大きくしたものである。また、前
記の構成において、前記薄膜トランジスタを、前記ゲー
ト配線に接続したゲート電極と、該ゲート電極に前記ゲ
ート絶縁膜を介して対向して設けられた半導体能動層
と、前記ゲート電極の両側に位置し相互に対向して設け
たソース電極とドレイン電極とから構成し、該ドレイン
電極を前記画素電極に接続している構造とすることがで
きる。これらの構成により、ゲート絶縁膜の厚さを従来
よりも薄くすることが可能になり、その場合にゲート電
極が発生させる電界を半導体能動層により強く影響させ
ることができ、薄膜トランジスタとしての特性向上に寄
与する。また、層間絶縁膜の誘電率を従来よりも少なく
しておくならば、配線間に絶縁膜を設けることで生じる
寄生容量を少なくできる。
【００１０】前記の構成において、前記ゲート絶縁膜の
誘電率が６以上であって、前記層間絶縁膜の誘電率が４
以下とされてなることが好ましく、薄膜トランジスタと
しての特性向上効果および寄生容量を少なくする効果と
がより顕著に得られる。また、前記の構造において、前
記ゲート絶縁膜を、二酸化珪素、窒化珪素、タンタル酸
化物またはアルミニウム酸化物のうちの少なくとも１つ
を主成分として含有させることが好ましい。更に、前記
の構成において、前記層間絶縁膜が、酸化珪素フッ化
物、ポリイミド樹脂のうちの少なくとも１つを主成分と
して含有することが好ましい。その場合に確実に薄膜ト
ランジスタとしての特性向上効果、あるいは、寄生容量
を少なくできる効果を得ることができる。
誘電率が６以上であって、前記層間絶縁膜の誘電率が４
以下とされてなることが好ましく、薄膜トランジスタと
しての特性向上効果および寄生容量を少なくする効果と
がより顕著に得られる。また、前記の構造において、前
記ゲート絶縁膜を、二酸化珪素、窒化珪素、タンタル酸
化物またはアルミニウム酸化物のうちの少なくとも１つ
を主成分として含有させることが好ましい。更に、前記
の構成において、前記層間絶縁膜が、酸化珪素フッ化
物、ポリイミド樹脂のうちの少なくとも１つを主成分と
して含有することが好ましい。その場合に確実に薄膜ト
ランジスタとしての特性向上効果、あるいは、寄生容量
を少なくできる効果を得ることができる。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１と図２は本発明に係る
液晶表示素子の一例の要部を示すもので、この例の液晶
表示素子３０は、薄膜トランジスタアレイ基板３１と、
この薄膜トランジスタアレイ基板３１に平行に離間して
設けられた透明の対向基板３２と、前記薄膜トランジス
タアレイ基板３１と対向基板３２との間に封入された液
晶３３を具備して構成されている。前記薄膜トランジス
タアレイ基板３１には、図８に示した従来の構造と同様
に縦列の多数のソース配線Ｓと横列の多数のゲート配線
Ｇがマトリクス状に配列形成され、ソース配線Ｓとゲー
ト配線Ｇとで囲まれた領域にそれぞれＩＴＯ（インジウ
ムスズ酸化物）等の透明導電材料からなる画素電極３５
が形成されるとともに、各画素電極３５の近傍に薄膜ト
ランジスタＴが設けられている。
施の形態について説明する。図１と図２は本発明に係る
液晶表示素子の一例の要部を示すもので、この例の液晶
表示素子３０は、薄膜トランジスタアレイ基板３１と、
この薄膜トランジスタアレイ基板３１に平行に離間して
設けられた透明の対向基板３２と、前記薄膜トランジス
タアレイ基板３１と対向基板３２との間に封入された液
晶３３を具備して構成されている。前記薄膜トランジス
タアレイ基板３１には、図８に示した従来の構造と同様
に縦列の多数のソース配線Ｓと横列の多数のゲート配線
Ｇがマトリクス状に配列形成され、ソース配線Ｓとゲー
ト配線Ｇとで囲まれた領域にそれぞれＩＴＯ（インジウ
ムスズ酸化物）等の透明導電材料からなる画素電極３５
が形成されるとともに、各画素電極３５の近傍に薄膜ト
ランジスタＴが設けられている。
【００１２】図１と図２はソース配線Ｓとゲート配線Ｇ
とで囲まれた１つの領域のみを拡大して示すもので、図
１と図２に示す領域が薄膜トランジスタアレイ基板３１
には多数整列形成されて１つの画面が構成されている。
この例の薄膜トランジスタアレイ基板３１にあっては、
透明の基板本体３６の上面に、多数のソース配線Ｓ…と
ゲート配線Ｇ…と薄膜トランジスタＴの各領域を隠すた
めのブラックマスク３７が形成され、ソース配線Ｓとゲ
ート配線Ｇとで囲まれた部分のブラックマスク３７に
は、ソース配線Ｓの形成領域とゲート配線Ｇの形成領域
および薄膜トランジスタＴの形成領域を除いた部分に透
孔３８が形成されて光が透過できるように構成され、こ
の透孔上に画素電極３５が形成されている。なお、ブラ
ックマスク３７の透孔３８周辺のコーナ部分には、薄膜
トランジスタＴの形成部分回りを隠すために延出部３７
ａが形成されている。
とで囲まれた１つの領域のみを拡大して示すもので、図
１と図２に示す領域が薄膜トランジスタアレイ基板３１
には多数整列形成されて１つの画面が構成されている。
この例の薄膜トランジスタアレイ基板３１にあっては、
透明の基板本体３６の上面に、多数のソース配線Ｓ…と
ゲート配線Ｇ…と薄膜トランジスタＴの各領域を隠すた
めのブラックマスク３７が形成され、ソース配線Ｓとゲ
ート配線Ｇとで囲まれた部分のブラックマスク３７に
は、ソース配線Ｓの形成領域とゲート配線Ｇの形成領域
および薄膜トランジスタＴの形成領域を除いた部分に透
孔３８が形成されて光が透過できるように構成され、こ
の透孔上に画素電極３５が形成されている。なお、ブラ
ックマスク３７の透孔３８周辺のコーナ部分には、薄膜
トランジスタＴの形成部分回りを隠すために延出部３７
ａが形成されている。
【００１３】前記薄膜トランジスタＴは、ゲート配線Ｇ
とソース配線Ｓとの交差部分の近傍のブラックマスク３
７の延出部３７ａ上に形成されている。まず、ブラック
マスク３７を覆うように、下部層間絶縁膜４０が形成さ
れ、ブラックマスク３７の延出部３７ａ上の下部層間絶
縁膜４０上にアイランド状の半導体膜４１が形成されて
いる。この半導体膜４１は、中央部の半導体能動層４２
を左右の半導体部４３、４４で挟んで形成されたもの
で、半導体能動層４２上には、ゲート絶縁膜４６を介し
てゲート電極４７が形成され、これらのゲート電極４７
とゲート絶縁膜４６を覆うように上部層間絶縁膜４５が
設けられ、半導体部４３、４４上の上部層間絶縁膜４５
にコンタクトホール４９、５０が形成されるとともに、
コンタクトホール４９を介して半導体部４３にソース電
極５１が、コンタクトホール５０を介して半導体部４４
にドレイン電極５２がそれぞれ接続形成されている。な
お、図１では省略されているが、半導体部４３、４４の
上面側にはそれぞれシリサイド層が形成され、良好なコ
ンタクトができるように構成されている。
とソース配線Ｓとの交差部分の近傍のブラックマスク３
７の延出部３７ａ上に形成されている。まず、ブラック
マスク３７を覆うように、下部層間絶縁膜４０が形成さ
れ、ブラックマスク３７の延出部３７ａ上の下部層間絶
縁膜４０上にアイランド状の半導体膜４１が形成されて
いる。この半導体膜４１は、中央部の半導体能動層４２
を左右の半導体部４３、４４で挟んで形成されたもの
で、半導体能動層４２上には、ゲート絶縁膜４６を介し
てゲート電極４７が形成され、これらのゲート電極４７
とゲート絶縁膜４６を覆うように上部層間絶縁膜４５が
設けられ、半導体部４３、４４上の上部層間絶縁膜４５
にコンタクトホール４９、５０が形成されるとともに、
コンタクトホール４９を介して半導体部４３にソース電
極５１が、コンタクトホール５０を介して半導体部４４
にドレイン電極５２がそれぞれ接続形成されている。な
お、図１では省略されているが、半導体部４３、４４の
上面側にはそれぞれシリサイド層が形成され、良好なコ
ンタクトができるように構成されている。
【００１４】前記層間絶縁膜４０、４５は、いずれも、
ＳｉＯＦ（酸化珪素フッ化物）、ポリイミド樹脂、酸化
珪素（ＳｉＯ2）等の誘電率４以下の絶縁材料を主体と
して構成され、一方ゲート絶縁膜４６は、ａ-ＳｉＮ
x（窒化珪素）、ＴａＯx（タンタル酸化物）、ＡｌＯx
（アルミニウム酸化物）等の誘電率６以上の絶縁材料を
主体として構成されている。また、ＳｉＯ2については
誘電率が４であるが、それよりも誘電率の低い材料との
組み合わせで層間絶縁膜として適用可能であり、ＳｉＯ
2よりも誘電率の高い材料との組み合わせによりゲート
絶縁膜として適用可能である。なお、ここで用いる絶縁
材料においては、前記組成の絶縁材料に所望の添加成分
を添加したものを用いることもできる。更に、前記構成
において、半導体部４３、４４はａ-Ｓｉにイオンをド
ーピングしてなるｎ+層からなり、シリサイド層は、Ｍ
ｏ、Ｔａ、Ｗなどのシリサイド形成用元素とＳｉの化合
物層からなる。
ＳｉＯＦ（酸化珪素フッ化物）、ポリイミド樹脂、酸化
珪素（ＳｉＯ2）等の誘電率４以下の絶縁材料を主体と
して構成され、一方ゲート絶縁膜４６は、ａ-ＳｉＮ
x（窒化珪素）、ＴａＯx（タンタル酸化物）、ＡｌＯx
（アルミニウム酸化物）等の誘電率６以上の絶縁材料を
主体として構成されている。また、ＳｉＯ2については
誘電率が４であるが、それよりも誘電率の低い材料との
組み合わせで層間絶縁膜として適用可能であり、ＳｉＯ
2よりも誘電率の高い材料との組み合わせによりゲート
絶縁膜として適用可能である。なお、ここで用いる絶縁
材料においては、前記組成の絶縁材料に所望の添加成分
を添加したものを用いることもできる。更に、前記構成
において、半導体部４３、４４はａ-Ｓｉにイオンをド
ーピングしてなるｎ+層からなり、シリサイド層は、Ｍ
ｏ、Ｔａ、Ｗなどのシリサイド形成用元素とＳｉの化合
物層からなる。
【００１５】前記の構成において、層間絶縁膜４０、４
５の膜厚は、材料としてＳｉＯＦ（誘電率３以下）、ポ
リイミド（誘電率３以下）、添加物混合ポリイミド（誘
電率３以下）を用いた場合、１４００Å以下とすること
ができ、それらの膜はスピンコーティング、蒸着などの
方法で作成できる。また、ゲート絶縁膜４６をＳｉＯ 2
（誘電率４）、ａ-ＳｉＮx（誘電率７）、ＴａＯx（誘
電率２３）、ＡｌＯx（８〜１０）のいずれかから構成
した場合は、膜厚を１０００Å以下とすることができ、
これらはＣＶＤ、酸化処理を伴うスパッタリングにより
形成することができる。ゲート絶縁膜４６としては、ａ
-ＳｉＮx、ＴａＯx、ＡｌＯx等の誘電率が大きな材料が
特に好ましいが、誘電率が４であるＳｉＯ2であっても
層間絶縁膜として誘電率が６を超える他の材料と組み合
わせることにより適用可能であり、また、誘電率が４で
あるＳｉＯ2であっても誘電率が３以下である材料と組
み合わせることにより、層間絶縁膜として本発明の効果
を得ることが可能となる。
５の膜厚は、材料としてＳｉＯＦ（誘電率３以下）、ポ
リイミド（誘電率３以下）、添加物混合ポリイミド（誘
電率３以下）を用いた場合、１４００Å以下とすること
ができ、それらの膜はスピンコーティング、蒸着などの
方法で作成できる。また、ゲート絶縁膜４６をＳｉＯ 2
（誘電率４）、ａ-ＳｉＮx（誘電率７）、ＴａＯx（誘
電率２３）、ＡｌＯx（８〜１０）のいずれかから構成
した場合は、膜厚を１０００Å以下とすることができ、
これらはＣＶＤ、酸化処理を伴うスパッタリングにより
形成することができる。ゲート絶縁膜４６としては、ａ
-ＳｉＮx、ＴａＯx、ＡｌＯx等の誘電率が大きな材料が
特に好ましいが、誘電率が４であるＳｉＯ2であっても
層間絶縁膜として誘電率が６を超える他の材料と組み合
わせることにより適用可能であり、また、誘電率が４で
あるＳｉＯ2であっても誘電率が３以下である材料と組
み合わせることにより、層間絶縁膜として本発明の効果
を得ることが可能となる。
【００１６】更に、ソース電極５１は上部層間絶縁膜４
５の上に形成されたソース配線Ｓに接続されるととも
に、ゲート電極４７は上部層間絶縁膜４５の下に形成さ
れたゲート配線Ｇに接続され、ソース配線Ｓとゲート配
線Ｇは上部層間絶縁膜４５によって絶縁されるととも
に、前記画素電極３５にドレイン電極５２が接続されて
いる。
５の上に形成されたソース配線Ｓに接続されるととも
に、ゲート電極４７は上部層間絶縁膜４５の下に形成さ
れたゲート配線Ｇに接続され、ソース配線Ｓとゲート配
線Ｇは上部層間絶縁膜４５によって絶縁されるととも
に、前記画素電極３５にドレイン電極５２が接続されて
いる。
【００１７】次に前記の如く構成された薄膜トランジス
タアレイ基板３１の製造方法の一例について図３〜図７
を基に以下に説明する。図１に示す薄膜トランジスタア
レイ基板３１を製造するには、まずガラス等の透明基板
３６を用意し、この透明基板３６上にブラックマスク３
７を形成する。ブラックマスク３７を形成するには、例
えば、基板３６の上面全部にブラックマスクの構成材料
の膜を形成した後にレジストを被覆し、更にエッチング
によりパターニングするフォトレジスト法を用い、図３
（Ａ）と図４（Ａ）に示すような透孔３８を透明基板３
６上に定間隔で縦横に多数配列形成したブラックマスク
３７およびブラックマスク３７の延出部３７ａを得るこ
とができる。
タアレイ基板３１の製造方法の一例について図３〜図７
を基に以下に説明する。図１に示す薄膜トランジスタア
レイ基板３１を製造するには、まずガラス等の透明基板
３６を用意し、この透明基板３６上にブラックマスク３
７を形成する。ブラックマスク３７を形成するには、例
えば、基板３６の上面全部にブラックマスクの構成材料
の膜を形成した後にレジストを被覆し、更にエッチング
によりパターニングするフォトレジスト法を用い、図３
（Ａ）と図４（Ａ）に示すような透孔３８を透明基板３
６上に定間隔で縦横に多数配列形成したブラックマスク
３７およびブラックマスク３７の延出部３７ａを得るこ
とができる。
【００１８】次に、ブラックマスク３７の上に、いずれ
もフォトレジスト法を利用して図３（Ｂ）に示すように
下部層間絶縁膜４０を形成し、次いでブラックマスク３
７の各延出部３７ａ上に図３（Ｂ）と図４（Ｂ）に示す
ようにアイランド状のａ-Ｓｉ等からなる半導体準備膜
６０を形成する。次いで図３（Ｃ）と図４（Ｃ）に示す
ように下部層間絶縁膜４０上にゲート絶縁膜４６を介し
てゲート配線Ｇを、また、半導体準備膜６０上にゲート
配線Ｇから引き出した形のゲート絶縁膜４６を介してゲ
ート電極４７をいずれもフォトレジスト法を利用して形
成する。
もフォトレジスト法を利用して図３（Ｂ）に示すように
下部層間絶縁膜４０を形成し、次いでブラックマスク３
７の各延出部３７ａ上に図３（Ｂ）と図４（Ｂ）に示す
ようにアイランド状のａ-Ｓｉ等からなる半導体準備膜
６０を形成する。次いで図３（Ｃ）と図４（Ｃ）に示す
ように下部層間絶縁膜４０上にゲート絶縁膜４６を介し
てゲート配線Ｇを、また、半導体準備膜６０上にゲート
配線Ｇから引き出した形のゲート絶縁膜４６を介してゲ
ート電極４７をいずれもフォトレジスト法を利用して形
成する。
【００１９】次に、以下に説明するイオンドーピング工
程を行う。まず、ゲート電極４７とゲート絶縁膜４６を
マスクとするイオンドーピング処理により、Ｐ，Ｂ，Ａ
ｓなどのイオンをイオンガンにより図５（Ａ）に示すよ
うに上から照射して注入し、半導体準備膜６０の両端側
に半導体部４３、４４を図５（Ａ）に示すように形成す
る。ここにおいて前記イオンは、図５（Ｃ）に要部を示
したようにゲート絶縁膜４６に覆われていないａ-Ｓｉ
からなる半導体準備膜６０の両側部分に対して十分に注
入される結果、半導体準備膜６０の両端部分はほとんど
ｎ+層となり、半導体部４３、４４が形成される。これ
に対してゲート絶縁膜４６で覆われた半導体準備膜中央
部にはイオンの注入はなされないが、ゲート絶縁膜４６
の周縁の裾部４６ａ、４６ａは薄く、その真上にゲート
電極４７も位置していないので、イオンガンからのイオ
ンがこのゲート絶縁膜４６の裾部４６ａ、４６ａを透過
して半導体準備膜６０に注入される結果、ゲート絶縁膜
４６の裾部４６ａ、４６ａの下方にも半導体部が形成さ
れてこれらの部分にｎ+層からなる延出部４３ａ、４４
ａが形成されるとともに、延出部４３ａ、４４ａの間の
半導体能動層４２が電子を通過させるチャネル部６６を
構成するようになる。
程を行う。まず、ゲート電極４７とゲート絶縁膜４６を
マスクとするイオンドーピング処理により、Ｐ，Ｂ，Ａ
ｓなどのイオンをイオンガンにより図５（Ａ）に示すよ
うに上から照射して注入し、半導体準備膜６０の両端側
に半導体部４３、４４を図５（Ａ）に示すように形成す
る。ここにおいて前記イオンは、図５（Ｃ）に要部を示
したようにゲート絶縁膜４６に覆われていないａ-Ｓｉ
からなる半導体準備膜６０の両側部分に対して十分に注
入される結果、半導体準備膜６０の両端部分はほとんど
ｎ+層となり、半導体部４３、４４が形成される。これ
に対してゲート絶縁膜４６で覆われた半導体準備膜中央
部にはイオンの注入はなされないが、ゲート絶縁膜４６
の周縁の裾部４６ａ、４６ａは薄く、その真上にゲート
電極４７も位置していないので、イオンガンからのイオ
ンがこのゲート絶縁膜４６の裾部４６ａ、４６ａを透過
して半導体準備膜６０に注入される結果、ゲート絶縁膜
４６の裾部４６ａ、４６ａの下方にも半導体部が形成さ
れてこれらの部分にｎ+層からなる延出部４３ａ、４４
ａが形成されるとともに、延出部４３ａ、４４ａの間の
半導体能動層４２が電子を通過させるチャネル部６６を
構成するようになる。
【００２０】次に、前記半導体部４３、４４の上面にＭ
ｏ、Ｔａ、Ｗなどの元素の薄膜を形成し、熱処理を行っ
て薄膜の元素と半導体部４３、４４の元素どうしを相互
拡散させ、必要に応じて薄膜の上部をエッチング等によ
り除去することで図５（Ｂ）に示すように半導体部４
３、４４の上面にシリサイド層６２、６３を形成するこ
とができる。
ｏ、Ｔａ、Ｗなどの元素の薄膜を形成し、熱処理を行っ
て薄膜の元素と半導体部４３、４４の元素どうしを相互
拡散させ、必要に応じて薄膜の上部をエッチング等によ
り除去することで図５（Ｂ）に示すように半導体部４
３、４４の上面にシリサイド層６２、６３を形成するこ
とができる。
【００２１】次に、図６（Ａ）と図７（Ａ）に示すよう
に下部層間絶縁膜４０と半導体層４１とゲート絶縁膜４
６とゲート電極４７を覆うように上部層間絶縁膜４５を
形成し、前記半導体部４３、４４上の上部層間絶縁膜４
５にコンタクトホール４９、５０を形成する。次に、図
６（Ｂ）と図７（Ｂ）に示すようにコンタクトホール４
９を介して半導体部４３に接続するソース電極５１を形
成するとともに、コンタクトホール５０を介して半導体
部４４に接続するドレイン電極５２を形成し、更に、上
部層間絶縁膜４５上にソース配線Ｓを形成し、ブラック
マスク３７の透孔部分に画素電極３５を形成することに
より図１と図２に示す構造の薄膜トランジスタアレイ基
板３１を得ることができる。
に下部層間絶縁膜４０と半導体層４１とゲート絶縁膜４
６とゲート電極４７を覆うように上部層間絶縁膜４５を
形成し、前記半導体部４３、４４上の上部層間絶縁膜４
５にコンタクトホール４９、５０を形成する。次に、図
６（Ｂ）と図７（Ｂ）に示すようにコンタクトホール４
９を介して半導体部４３に接続するソース電極５１を形
成するとともに、コンタクトホール５０を介して半導体
部４４に接続するドレイン電極５２を形成し、更に、上
部層間絶縁膜４５上にソース配線Ｓを形成し、ブラック
マスク３７の透孔部分に画素電極３５を形成することに
より図１と図２に示す構造の薄膜トランジスタアレイ基
板３１を得ることができる。
【００２２】以上の如く構成された薄膜トランジスタア
レイ基板３１にあっては、ゲート電極４７が発生させる
電界の作用によってソース電極５１とドレイン電極５２
との間のチャネル部６６に流れる電流量の制御を行うこ
とができ、これによりトランジスタ作用を得ることがで
きる。そして、前記の構造によれば、ゲート絶縁膜４６
の誘電率を６以上に高くしているので、ゲート絶縁膜４
６の厚さを従来のものよりも薄く形成することができる
ようになり、これにより、ゲート電極４７をチャネル部
６６に接近させることができ、ゲート電極４７が発生さ
せる電界の影響をより強くチャネル部６６に影響させる
ことができる。従って薄膜トランジスタＴとしての特性
向上を図ることができる。更に、ゲート絶縁膜４６の厚
さを従来構造よりも薄く設計できることから、薄膜トラ
ンジスタ設計の自由度が向上する効果がある。
レイ基板３１にあっては、ゲート電極４７が発生させる
電界の作用によってソース電極５１とドレイン電極５２
との間のチャネル部６６に流れる電流量の制御を行うこ
とができ、これによりトランジスタ作用を得ることがで
きる。そして、前記の構造によれば、ゲート絶縁膜４６
の誘電率を６以上に高くしているので、ゲート絶縁膜４
６の厚さを従来のものよりも薄く形成することができる
ようになり、これにより、ゲート電極４７をチャネル部
６６に接近させることができ、ゲート電極４７が発生さ
せる電界の影響をより強くチャネル部６６に影響させる
ことができる。従って薄膜トランジスタＴとしての特性
向上を図ることができる。更に、ゲート絶縁膜４６の厚
さを従来構造よりも薄く設計できることから、薄膜トラ
ンジスタ設計の自由度が向上する効果がある。
【００２３】なお、これに対して従来の構造であると、
ゲート絶縁膜と層間絶縁膜の構成材料にいずれも誘電率
の高いものを用いた場合は、薄膜トランジスタとしての
特性を確保できても寄生容量が向上してしまい、逆に、
ゲート絶縁膜と層間絶縁膜の構成材料にいずれも誘電率
の低いものを用いた場合は、寄生容量を低減できるもの
の薄膜トランジスタとしての特性向上を得ることができ
ないことになる。また、層間絶縁膜４０、４５の誘電率
は４以下であり、ゲート絶縁膜４６の誘電率よりも低い
ので、ソース配線Ｓとゲート配線Ｇとの間に層間絶縁膜
４０、４５を介在させることを主体として生じる寄生容
量を従来よりも低く抑えることができ、寄生容量に起因
する信号遅延時間を少なくできる効果がある。
ゲート絶縁膜と層間絶縁膜の構成材料にいずれも誘電率
の高いものを用いた場合は、薄膜トランジスタとしての
特性を確保できても寄生容量が向上してしまい、逆に、
ゲート絶縁膜と層間絶縁膜の構成材料にいずれも誘電率
の低いものを用いた場合は、寄生容量を低減できるもの
の薄膜トランジスタとしての特性向上を得ることができ
ないことになる。また、層間絶縁膜４０、４５の誘電率
は４以下であり、ゲート絶縁膜４６の誘電率よりも低い
ので、ソース配線Ｓとゲート配線Ｇとの間に層間絶縁膜
４０、４５を介在させることを主体として生じる寄生容
量を従来よりも低く抑えることができ、寄生容量に起因
する信号遅延時間を少なくできる効果がある。
【００２４】ところで、図１０に示す従来の薄膜トラン
ジスタ２０であると、半導体能動層２４のチャネル部に
おいてキャリアの移動がなされる場合、シリサイド層２
７とチャネル部が極めて近接され、シリサイド層２７と
チャネル部との間に絶縁膜２５の周縁部分の薄い部分と
半導体部２３の端縁部分が存在しているので、この部分
を介して正孔の移動がなされてリーク電流が流れ、結果
的にトランジスタとしてのオフ時のリーク電流が生じ易
い問題があった。
ジスタ２０であると、半導体能動層２４のチャネル部に
おいてキャリアの移動がなされる場合、シリサイド層２
７とチャネル部が極めて近接され、シリサイド層２７と
チャネル部との間に絶縁膜２５の周縁部分の薄い部分と
半導体部２３の端縁部分が存在しているので、この部分
を介して正孔の移動がなされてリーク電流が流れ、結果
的にトランジスタとしてのオフ時のリーク電流が生じ易
い問題があった。
【００２５】これに対して、前記薄膜トランジスタＴに
あっては、図５（Ｃ）に拡大して示すように、シリサイ
ド層６３と半導体能動層４２との間にｎ+層からなる延
出部６５が形成されているので、この部分が正孔をブロ
ックする領域となり、電子がシリサイド層６３から延出
部６５を通過してチャネル部６６に容易に移動すること
ができ、正孔の存在による電子の流れに影響が出にくい
ので、これによりリーク電流を阻止して薄膜トランジス
タのオフ電流（ＩOFF）を少なくし、信頼性を向上でき
る特徴を有している。このように左右の半導体部と中央
の半導体能動層を有する半導体層の中央部上にゲート絶
縁膜を介してゲート電極を設け、左右の半導体部にソー
ス電極とドレイン電極を接続してそれらを層間絶縁膜で
絶縁する構成とすることで、ゲート絶縁膜と層間絶縁膜
を別々に別個に形成することが容易にできるようにな
り、誘電率の異なるゲート絶縁膜と層間絶縁膜を実現で
きる構成とすることができる。従ってこの構成とするこ
とにより、薄膜トランジスタ特性の優れた寄生容量の少
ない信号遅延時間の少ない液晶表示装置を提供できる。
あっては、図５（Ｃ）に拡大して示すように、シリサイ
ド層６３と半導体能動層４２との間にｎ+層からなる延
出部６５が形成されているので、この部分が正孔をブロ
ックする領域となり、電子がシリサイド層６３から延出
部６５を通過してチャネル部６６に容易に移動すること
ができ、正孔の存在による電子の流れに影響が出にくい
ので、これによりリーク電流を阻止して薄膜トランジス
タのオフ電流（ＩOFF）を少なくし、信頼性を向上でき
る特徴を有している。このように左右の半導体部と中央
の半導体能動層を有する半導体層の中央部上にゲート絶
縁膜を介してゲート電極を設け、左右の半導体部にソー
ス電極とドレイン電極を接続してそれらを層間絶縁膜で
絶縁する構成とすることで、ゲート絶縁膜と層間絶縁膜
を別々に別個に形成することが容易にできるようにな
り、誘電率の異なるゲート絶縁膜と層間絶縁膜を実現で
きる構成とすることができる。従ってこの構成とするこ
とにより、薄膜トランジスタ特性の優れた寄生容量の少
ない信号遅延時間の少ない液晶表示装置を提供できる。
【００２６】
【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜の誘電率を層間絶縁膜の誘電率よりも高くし
ているので、ゲート絶縁膜の厚さを従来のものよりも薄
く形成することができるようになり、これにより、ゲー
ト電極を半導体能動層に接近させることができ、ゲート
電極が発生させる電界の影響をより強く半導体能動層に
影響させることができる。従って薄膜トランジスタとし
ての特性向上を図ることができる。次に、層間絶縁膜の
誘電率をゲート絶縁膜の誘電率よりも低くすると、ソー
ス配線とゲート配線との間に層間絶縁膜を介在させるこ
とを主体として生じる寄生容量を従来よりも低く抑える
ことができ、寄生容量に起因する信号遅延時間を少なく
できる効果がある。
ート絶縁膜の誘電率を層間絶縁膜の誘電率よりも高くし
ているので、ゲート絶縁膜の厚さを従来のものよりも薄
く形成することができるようになり、これにより、ゲー
ト電極を半導体能動層に接近させることができ、ゲート
電極が発生させる電界の影響をより強く半導体能動層に
影響させることができる。従って薄膜トランジスタとし
ての特性向上を図ることができる。次に、層間絶縁膜の
誘電率をゲート絶縁膜の誘電率よりも低くすると、ソー
ス配線とゲート配線との間に層間絶縁膜を介在させるこ
とを主体として生じる寄生容量を従来よりも低く抑える
ことができ、寄生容量に起因する信号遅延時間を少なく
できる効果がある。
【００２７】また、本発明においてゲート絶縁膜の誘電
率を６以上、層間絶縁膜の誘電率を４以下とすることで
前述した効果を確実に得ることができ、薄膜トランジス
タ特性の優れた寄生容量の少ない信号遅延時間の少ない
液晶表示装置を提供できる。更に具体的に、誘電率６以
上のゲート絶縁膜の構成材料として、ａ-ＳｉＮx、Ｔａ
Ｏx、ＡｌＯxのいずれか１種を用いることができ、誘電
率４以下の層間絶縁膜の構成材料として、ＳｉＯ2、Ｓ
ｉＯＦ、ポリイミドのいずれか１種を用いることができ
る。
率を６以上、層間絶縁膜の誘電率を４以下とすることで
前述した効果を確実に得ることができ、薄膜トランジス
タ特性の優れた寄生容量の少ない信号遅延時間の少ない
液晶表示装置を提供できる。更に具体的に、誘電率６以
上のゲート絶縁膜の構成材料として、ａ-ＳｉＮx、Ｔａ
Ｏx、ＡｌＯxのいずれか１種を用いることができ、誘電
率４以下の層間絶縁膜の構成材料として、ＳｉＯ2、Ｓ
ｉＯＦ、ポリイミドのいずれか１種を用いることができ
る。
【図１】 本発明に係る液晶表示素子の一例を示す断面
図。
図。
【図２】 図１に示す液晶表示素子の要部を示す平面
図。
図。
【図３】 図３（Ａ）は基板上にブラックマスクを形成
した状態を示す断面図、図３（Ｂ）は基板とブラックマ
スク上に層間絶縁膜と半導体準備層を形成した状態を示
す断面図、図３（Ｃ）は半導体準備膜上に形成したゲー
ト絶縁膜とゲート電極を示す断面図。
した状態を示す断面図、図３（Ｂ）は基板とブラックマ
スク上に層間絶縁膜と半導体準備層を形成した状態を示
す断面図、図３（Ｃ）は半導体準備膜上に形成したゲー
ト絶縁膜とゲート電極を示す断面図。
【図４】 図４（Ａ）は図３（Ａ）に示す状態の平面
図、図４（Ｂ）は図３（Ｂ）に示す状態の平面図、図４
（Ｃ）は図３（Ｃ）に示す状態の平面図。
図、図４（Ｂ）は図３（Ｂ）に示す状態の平面図、図４
（Ｃ）は図３（Ｃ）に示す状態の平面図。
【図５】 図５（Ａ）は半導体準備層にイオンドーピン
グを施している状態を示す断面図、図５（Ｂ）は半導体
部上にシリサイド層を形成した状態を示す断面図、図５
（Ｃ）は半導体部と半導体能動層との接合部分の断面
図。
グを施している状態を示す断面図、図５（Ｂ）は半導体
部上にシリサイド層を形成した状態を示す断面図、図５
（Ｃ）は半導体部と半導体能動層との接合部分の断面
図。
【図６】 図６（Ａ）は基板と半導体膜とゲート絶縁膜
とゲート電極の上に層間絶縁膜を形成し、コンタクトホ
ールを形成した状態を示す断面図、図６（Ｂ）は、前記
コンタクトホールを介してソース電極とドレイン電極を
形成した状態を示す断面図。
とゲート電極の上に層間絶縁膜を形成し、コンタクトホ
ールを形成した状態を示す断面図、図６（Ｂ）は、前記
コンタクトホールを介してソース電極とドレイン電極を
形成した状態を示す断面図。
【図７】 図７（Ａ）は図６（Ａ）に示す状態の平面
図、図７（Ｂ）は図６（Ｂ）に示す状態の平面図。
図、図７（Ｂ）は図６（Ｂ）に示す状態の平面図。
【図８】 従来の薄膜トランジスタアレイ基板の一例を
示す平面図。
示す平面図。
【図９】 図８に示す薄膜トランジスタアレイ基板にお
いてエッチストッパ型の構造とした場合の図８のＡ-Ａ
線に対応する部分の断面図。
いてエッチストッパ型の構造とした場合の図８のＡ-Ａ
線に対応する部分の断面図。
【図１０】 従来のトップゲート構造の薄膜トランジス
タの断面図。
タの断面図。
Ｓ ソース配線 Ｇ ゲート配線 Ｔ 薄膜トランジスタ ３０ 液晶表示素子 ３１ 薄膜トランジスタアレイ基板 ３３ 液晶 ３２、３６ 基板 ３５ 画素電極 ３７ ブラックマスク ４０、４５ 層間絶縁膜 ４１ 半導体膜 ４２ 半導体能動層 ４３、４４ 半導体部 ４６ ゲート絶縁膜 ４７ ゲート電極 ４９、５０ コンタクトホール ５１ ソース電極 ５２ ドレイン電極
Claims (5)
- 【請求項１】 一対の基板間に液晶を封入し、一方の基
板上に層間絶縁膜を介して縦横に交差状態でマトリクス
状に配列したゲート配線およびソース配線とを形成し、
前記ゲート配線およびソース配線に電気的に接続させて
薄膜トランジスタを形成するとともに、前記ゲート配線
と前記ソース配線とによって区画した領域に前記薄膜ト
ランジスタに電気的に接続させて画素電極を形成してな
り、前記薄膜トランジスタをなすゲート電極と半導体能
動層との間に介設したゲート絶縁膜の誘電率が前記層間
絶縁膜の誘電率よりも大きいことを特徴とする液晶表示
素子。 - 【請求項２】 前記薄膜トランジスタが、前記ゲート配
線に接続したゲート電極と、該ゲート電極に前記ゲート
絶縁膜を介して対向して設けられた半導体能動層と、前
記ゲート電極の両側に位置し相互に対向して設けたソー
ス電極とドレイン電極とからなり、該ドレイン電極が前
記画素電極に接続していることを特徴とする液晶表示素
子。 - 【請求項３】 前記ゲート絶縁膜の誘電率が６以上であ
り、前記層間絶縁膜の誘電率が４以下であることを特徴
とする請求項１または２に記載の液晶表示素子。 - 【請求項４】 前記ゲート絶縁膜が、二酸化珪素、窒化
珪素、タンタル酸化物またはアルミニウム酸化物のうち
の少なくとも１つを主成分として含有することを特徴と
する請求項１または２に記載の液晶表示素子。 - 【請求項５】 前記層間絶縁膜が、酸化珪素フッ化物、
ポリイミド樹脂のうちの少なくとも１つを主成分として
含有することを特徴とする請求項１または２に記載の液
晶表示素子。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20263596A JPH1048610A (ja) | 1996-07-31 | 1996-07-31 | 液晶表示素子 |
| KR1019970032874A KR100268558B1 (ko) | 1996-07-31 | 1997-07-15 | 액정 표시 소자 |
| US08/897,243 US6166794A (en) | 1996-07-31 | 1997-07-18 | Liquid crystal device including gate insulating film and layer insulating film having different dielectric constants |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20263596A JPH1048610A (ja) | 1996-07-31 | 1996-07-31 | 液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1048610A true JPH1048610A (ja) | 1998-02-20 |
Family
ID=16460611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20263596A Pending JPH1048610A (ja) | 1996-07-31 | 1996-07-31 | 液晶表示素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6166794A (ja) |
| JP (1) | JPH1048610A (ja) |
| KR (1) | KR100268558B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003323138A (ja) * | 2002-02-01 | 2003-11-14 | Seiko Epson Corp | 回路基板、電気光学装置、電子機器 |
| JP2004102058A (ja) * | 2002-09-11 | 2004-04-02 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| JP2006065325A (ja) * | 2002-02-01 | 2006-03-09 | Seiko Epson Corp | 回路基板、電気光学装置、及び電子機器 |
| JP2006113598A (ja) * | 2002-02-01 | 2006-04-27 | Seiko Epson Corp | 回路基板、電気光学装置、及び電子機器 |
| KR100601163B1 (ko) * | 1998-11-26 | 2006-10-24 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그제조 방법 |
| JP2008182165A (ja) * | 2007-01-26 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2009151328A (ja) * | 1999-10-15 | 2009-07-09 | Lg Display Co Ltd | 液晶表示装置とその製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372303B1 (ko) * | 1995-06-12 | 2004-09-18 | 삼성전자주식회사 | 액정디스플레이패널및그제조방법 |
| JP3723336B2 (ja) * | 1997-11-18 | 2005-12-07 | 三洋電機株式会社 | 液晶表示装置 |
| US6242302B1 (en) * | 1998-09-03 | 2001-06-05 | Micron Technology, Inc. | Semiconductor processing methods of forming contact openings, methods of forming electrical connections and interconnections, and integrated circuitry |
| KR100370452B1 (ko) * | 2000-02-29 | 2003-01-29 | 장 진 | 불소가 함유된 실리콘산화막을 식각 마스크 및 층간 절연막으로하는 박막 트랜지스터-액정디스플레이의 구조 및 제조공정 |
| US7095460B2 (en) * | 2001-02-26 | 2006-08-22 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same |
| JP4101533B2 (ja) * | 2002-03-01 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半透過型の液晶表示装置の作製方法 |
| KR100585410B1 (ko) * | 2003-11-11 | 2006-06-07 | 엘지.필립스 엘시디 주식회사 | 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법 |
| TWI386745B (zh) * | 2009-06-17 | 2013-02-21 | 友達光電股份有限公司 | 薄膜電晶體陣列基板及其製造方法 |
| US9490368B2 (en) * | 2010-05-20 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4770498A (en) * | 1982-07-12 | 1988-09-13 | Hosiden Electronics Co., Ltd. | Dot-matrix liquid crystal display |
| JPS61258453A (ja) * | 1985-05-13 | 1986-11-15 | Toshiba Corp | 半導体装置の製造方法 |
| KR970008455B1 (en) * | 1988-03-18 | 1997-05-24 | Seiko Epson Corp | Thin film transistor |
| JP2963529B2 (ja) * | 1990-10-29 | 1999-10-18 | シャープ株式会社 | アクティブマトリクス表示装置 |
| KR100319332B1 (ko) * | 1993-12-22 | 2002-04-22 | 야마자끼 순페이 | 반도체장치및전자광학장치 |
| KR0130372B1 (ko) * | 1994-06-17 | 1998-04-09 | 구자홍 | 액정표시장치의 제조방법 |
| JPH08122768A (ja) * | 1994-10-19 | 1996-05-17 | Sony Corp | 表示装置 |
-
1996
- 1996-07-31 JP JP20263596A patent/JPH1048610A/ja active Pending
-
1997
- 1997-07-15 KR KR1019970032874A patent/KR100268558B1/ko not_active Expired - Lifetime
- 1997-07-18 US US08/897,243 patent/US6166794A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100601163B1 (ko) * | 1998-11-26 | 2006-10-24 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 및 그제조 방법 |
| JP2009151328A (ja) * | 1999-10-15 | 2009-07-09 | Lg Display Co Ltd | 液晶表示装置とその製造方法 |
| JP2003323138A (ja) * | 2002-02-01 | 2003-11-14 | Seiko Epson Corp | 回路基板、電気光学装置、電子機器 |
| JP2006065325A (ja) * | 2002-02-01 | 2006-03-09 | Seiko Epson Corp | 回路基板、電気光学装置、及び電子機器 |
| JP2006113598A (ja) * | 2002-02-01 | 2006-04-27 | Seiko Epson Corp | 回路基板、電気光学装置、及び電子機器 |
| JP2004102058A (ja) * | 2002-09-11 | 2004-04-02 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7019807B2 (en) | 2002-09-11 | 2006-03-28 | Seiko Epson Corporation | Electrooptic device and electronic equipment |
| JP2008182165A (ja) * | 2007-01-26 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Also Published As
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|---|---|
| KR100268558B1 (ko) | 2000-10-16 |
| KR980010573A (ko) | 1998-04-30 |
| US6166794A (en) | 2000-12-26 |
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