JPH1049371A - パイプライン計算機 - Google Patents
パイプライン計算機Info
- Publication number
- JPH1049371A JPH1049371A JP20854296A JP20854296A JPH1049371A JP H1049371 A JPH1049371 A JP H1049371A JP 20854296 A JP20854296 A JP 20854296A JP 20854296 A JP20854296 A JP 20854296A JP H1049371 A JPH1049371 A JP H1049371A
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- JP
- Japan
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- register
- instruction
- output
- input
- pipeline
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Abstract
(57)【要約】
【課題】オペランドを３以上指定できる命令形式のパイ
プライン計算機のレジスタコンフリクト検出に関し、レ
ジスタコンフリクト検出回路のディレイ時間を少なく
し、クリティカルパスを少なくする。 【解決手段】命令のオペランド指定フィールドのどれが
処理結果の出力先レジスタであるかを命令内で指定でき
るようにし、レジスタの読み出しステージと書込みステ
ージとのステージ数の差以内で連続する命令で書込みレ
ジスタと同じレジスタから読み出す場合に、命令の指定
フィールドが同じになるようにする。指定フィールドが
同じになるようにするにはコンパイラで処理する。
プライン計算機のレジスタコンフリクト検出に関し、レ
ジスタコンフリクト検出回路のディレイ時間を少なく
し、クリティカルパスを少なくする。 【解決手段】命令のオペランド指定フィールドのどれが
処理結果の出力先レジスタであるかを命令内で指定でき
るようにし、レジスタの読み出しステージと書込みステ
ージとのステージ数の差以内で連続する命令で書込みレ
ジスタと同じレジスタから読み出す場合に、命令の指定
フィールドが同じになるようにする。指定フィールドが
同じになるようにするにはコンパイラで処理する。
Description
【０００１】
【発明の属する技術分野】本発明はパイプライン計算機
に関する。プロセサの速度を向上させる手法として、RI
SC(Reduced Instruction Set Computer)アーキテクチ
ャ、パイプライン処理等が用いられる。これらは、命令
の単純化、処理単位の細分化により単位処理（パイプラ
インステージ）の処理時間を短くするものである。従っ
て、処理単位内のクリティカルパスをできるだけ短くす
ることが要求されている。
に関する。プロセサの速度を向上させる手法として、RI
SC(Reduced Instruction Set Computer)アーキテクチ
ャ、パイプライン処理等が用いられる。これらは、命令
の単純化、処理単位の細分化により単位処理（パイプラ
インステージ）の処理時間を短くするものである。従っ
て、処理単位内のクリティカルパスをできるだけ短くす
ることが要求されている。
【０００２】
【従来の技術】最近のアーキテクチャ（特にRISCアーキ
テクチャ）では多数の演算用レジスタが用意され、主と
してこれらの演算用レジスタ間の演算により処理を進め
る。レジスタ間演算においては演算器の入力となる２つ
のレジスタ、出力となる１つのレジスタをそれぞれ指定
する３オペランド方式が通常採用される。
テクチャ）では多数の演算用レジスタが用意され、主と
してこれらの演算用レジスタ間の演算により処理を進め
る。レジスタ間演算においては演算器の入力となる２つ
のレジスタ、出力となる１つのレジスタをそれぞれ指定
する３オペランド方式が通常採用される。
【０００３】図４（１）は従来の３オペランド方式の命
令フォーマットの例である。命令コード (ＯＰＣ)11 、
入力レジスタ指定フィールド (ＯＲ１)12 ,(ＯＲ２)13
，出力レジスタ指定フィールド (ＯＲ３)14 他よりな
る。処理（演算）回路は、命令コード11で指定された処
理（演算）を、入力レジスタ指定フィールド12,13 で指
定された２つのレジスタから読み出された内容に対して
行い、結果を出力レジスタ指定フィールド14で指定され
たレジスタにセットする。
令フォーマットの例である。命令コード (ＯＰＣ)11 、
入力レジスタ指定フィールド (ＯＲ１)12 ,(ＯＲ２)13
，出力レジスタ指定フィールド (ＯＲ３)14 他よりな
る。処理（演算）回路は、命令コード11で指定された処
理（演算）を、入力レジスタ指定フィールド12,13 で指
定された２つのレジスタから読み出された内容に対して
行い、結果を出力レジスタ指定フィールド14で指定され
たレジスタにセットする。
【０００４】図４（２）に示す演算の例により説明す
る。各レジスタＲ１，Ｒ２，Ｒ３，Ｒ４に、例えばロー
ド命令の結果または他の演算の結果としてそれぞれ値
Ａ，Ｂ，Ｃ，Ｄが保持されているとする。ここで図４
（２）に示す演算を行うためには、図４（３）に示す命
令列を使用する。
る。各レジスタＲ１，Ｒ２，Ｒ３，Ｒ４に、例えばロー
ド命令の結果または他の演算の結果としてそれぞれ値
Ａ，Ｂ，Ｃ，Ｄが保持されているとする。ここで図４
（２）に示す演算を行うためには、図４（３）に示す命
令列を使用する。
【０００５】図５にパイプライン処理の説明図を示す。
パイプラインの処理段階は高速化に伴って、細分化が進
み、パイプラインの深さが深くなり、レジスタからの読
出と書込みの間隔が大きくなっている。ここではパイプ
ライン・ステージ数ｍ＝６段、レジスタ読出とレジスタ
書込みのステージ段差数ｎ＝４としてある。
パイプラインの処理段階は高速化に伴って、細分化が進
み、パイプラインの深さが深くなり、レジスタからの読
出と書込みの間隔が大きくなっている。ここではパイプ
ライン・ステージ数ｍ＝６段、レジスタ読出とレジスタ
書込みのステージ段差数ｎ＝４としてある。
【０００６】命令はパイプラインの第１ステージＳ１に
投入され、順次ステージを変えて処理される。レジスタ
読出はＳ２で行われ、書込みはＳ６で行われるものとす
る。そしてレジスタの読出と書込みに何の関係もなけれ
ば図のようにパイプライン中に順次命令が流され、最大
速度で処理される。しかし、前の命令によって処理され
た結果が出力レジスタにセットされる前に後続命令の入
力として使われてしまうと正しい処理が行われないこと
になる。これがレジスタコンフリクトである。図の命令
６のオペランド読出が命令１を含む命令以前の出力レジ
スタを指定している場合は問題が起きないが、命令２〜
命令５の出力レジスタと同じであると正しい結果になら
ない。従って、演算結果がセットされるレジスタを入力
として指定する命令の処理は以前の処理結果が確定しセ
ットされるまで待たせるように制御する。図４（３）で
命令１（Ｑ１）で出力レジスタとして指定されたＲ３の
値が２つ後の命令３（Ｑ３）で入力として指定され、ま
た命令２（Ｑ２）で出力レジスタとして指定されたＲ６
の値が１つ後の命令３（Ｑ３）で入力として指定されて
いる。従って、レジスタ読出とレジスタ書込みのステー
ジ段差数ｎ＞１であればレジスタコンフリクトが発生す
る。
投入され、順次ステージを変えて処理される。レジスタ
読出はＳ２で行われ、書込みはＳ６で行われるものとす
る。そしてレジスタの読出と書込みに何の関係もなけれ
ば図のようにパイプライン中に順次命令が流され、最大
速度で処理される。しかし、前の命令によって処理され
た結果が出力レジスタにセットされる前に後続命令の入
力として使われてしまうと正しい処理が行われないこと
になる。これがレジスタコンフリクトである。図の命令
６のオペランド読出が命令１を含む命令以前の出力レジ
スタを指定している場合は問題が起きないが、命令２〜
命令５の出力レジスタと同じであると正しい結果になら
ない。従って、演算結果がセットされるレジスタを入力
として指定する命令の処理は以前の処理結果が確定しセ
ットされるまで待たせるように制御する。図４（３）で
命令１（Ｑ１）で出力レジスタとして指定されたＲ３の
値が２つ後の命令３（Ｑ３）で入力として指定され、ま
た命令２（Ｑ２）で出力レジスタとして指定されたＲ６
の値が１つ後の命令３（Ｑ３）で入力として指定されて
いる。従って、レジスタ読出とレジスタ書込みのステー
ジ段差数ｎ＞１であればレジスタコンフリクトが発生す
る。
【０００７】図６にレジスタコンフリクトが発生する場
合を示す。（１）は直ぐ後に続く命令Ｑ２が直前の命令
Ｑ１で出力レジスタとして使われたレジスタを読み出す
ようになっている場合である。Ｑ２はＳ１でＱ１のレジ
スタ書込みが終わるまで待つように制御（ウエイト制
御）される。（２）は４命令後の命令Ｑ５が命令Ｑ１で
出力レジスタとして使われたレジスタを読み出す場合で
ある。
合を示す。（１）は直ぐ後に続く命令Ｑ２が直前の命令
Ｑ１で出力レジスタとして使われたレジスタを読み出す
ようになっている場合である。Ｑ２はＳ１でＱ１のレジ
スタ書込みが終わるまで待つように制御（ウエイト制
御）される。（２）は４命令後の命令Ｑ５が命令Ｑ１で
出力レジスタとして使われたレジスタを読み出す場合で
ある。
【０００８】この出力レジスタと入力レジスタの番号比
較がレジスタのコンフリクト検出である。レジスタのコ
ンフリクト検出は、パイプラインの深さによって確認す
べきレジスタの数が増えてくる。
較がレジスタのコンフリクト検出である。レジスタのコ
ンフリクト検出は、パイプラインの深さによって確認す
べきレジスタの数が増えてくる。
【０００９】図７にレジスタコンフリクトを検出する回
路の例を示す。この場合、レジスタ読出とレジスタ書込
みのステージ段差数ｎ＝４であるので、レジスタに書き
込む命令Ｑ１の書込みレジスタ指定Ｑ１ＯＲ３と、後に
続くＱ２，Ｑ３，Ｑ４の（ｎ−１＝３）命令の入力レジ
スタ指定Ｑ２ＯＲ１，Ｑ２ＯＲ２〜Ｑ４ＯＲ１，Ｑ４Ｏ
Ｒ２とを比較する。一致した場合、Ｃ１〜Ｃ１２のいず
れかの信号が出る。それにより、パイプラインのウエイ
ト制御を行う。このウエイト制御については色々な方式
があり、本発明の直接的な課題ではないので説明は省略
する。
路の例を示す。この場合、レジスタ読出とレジスタ書込
みのステージ段差数ｎ＝４であるので、レジスタに書き
込む命令Ｑ１の書込みレジスタ指定Ｑ１ＯＲ３と、後に
続くＱ２，Ｑ３，Ｑ４の（ｎ−１＝３）命令の入力レジ
スタ指定Ｑ２ＯＲ１，Ｑ２ＯＲ２〜Ｑ４ＯＲ１，Ｑ４Ｏ
Ｒ２とを比較する。一致した場合、Ｃ１〜Ｃ１２のいず
れかの信号が出る。それにより、パイプラインのウエイ
ト制御を行う。このウエイト制御については色々な方式
があり、本発明の直接的な課題ではないので説明は省略
する。
【００１０】図７に示すように、Ｑ１ＯＲ３信号は６つ
の比較回路の入力（出力先が６）となっており、他の信
号は４ないし２であるのに対し最も負荷が重い。
の比較回路の入力（出力先が６）となっており、他の信
号は４ないし２であるのに対し最も負荷が重い。
【００１１】
【発明が解決しようとする課題】すなわち、演算回路の
出力となるレジスタのコンフリクト検出回路への出力数
が大きく、負荷が重くなる。特にＣＭＯＳ回路では、回
路の段数の他に負荷の重さ（出力先の数、配線長）が重
要なファクタとなり、回路の遅延時間が長くなる。これ
がクリティカルパスの１つとなり、全体のクロック周期
を長くするという問題がある。
出力となるレジスタのコンフリクト検出回路への出力数
が大きく、負荷が重くなる。特にＣＭＯＳ回路では、回
路の段数の他に負荷の重さ（出力先の数、配線長）が重
要なファクタとなり、回路の遅延時間が長くなる。これ
がクリティカルパスの１つとなり、全体のクロック周期
を長くするという問題がある。
【００１２】本発明は、レジスタのコンフリクト検出回
路を分散して特定の部分に重い負荷が掛からないように
することにより、クリティカルパスができないようにす
ることを目的としている。
路を分散して特定の部分に重い負荷が掛からないように
することにより、クリティカルパスができないようにす
ることを目的としている。
【００１３】
【課題を解決するための手段】オペランドを３以上指定
できる命令形式のパイプライン計算機において、命令の
オペランド指定フィールドのどれが処理結果の出力先で
あるかを命令内で指定するように構成する。
できる命令形式のパイプライン計算機において、命令の
オペランド指定フィールドのどれが処理結果の出力先で
あるかを命令内で指定するように構成する。
【００１４】図１は実施例の命令フォーマットであり、
そのような指定ができる命令フォーマットの例として、
３オペランド命令形式を代表として示す。４つ以上のオ
ペランドがある場合でも同様である。（１）各オペラン
ド指定フィールド毎に入力／出力の指定ビットをもつこ
とでもよいし、（２）各オペランド指定フィールドの内
どれが出力オペランドであるかを指定することでもよ
い。
そのような指定ができる命令フォーマットの例として、
３オペランド命令形式を代表として示す。４つ以上のオ
ペランドがある場合でも同様である。（１）各オペラン
ド指定フィールド毎に入力／出力の指定ビットをもつこ
とでもよいし、（２）各オペランド指定フィールドの内
どれが出力オペランドであるかを指定することでもよ
い。
【００１５】このように各オペランドの入力／出力を命
令内で個別に指定できれば、レジスタの読み出しステー
ジと書込みステージとのステージ数の差以内で連続する
命令で書込みレジスタと同じレジスタから読み出す場合
に、プログラム上で図２（３）に示すように、書込みレ
ジスタと読込レジスタとが命令の指定フィールドが同じ
になるようにすることができる。指定フィールドが同じ
になるようにするにはコンパイラで処理すればよい。こ
のように構成することにより、出力レジスタとして使わ
れたレジスタのコンフリクト検出回路への信号は負荷が
少なくてすむのでディレイ時間が少なくなる。従って、
クリティカルパスを少なくすることができ、プロセサの
クロック周期を短くすることができる。
令内で個別に指定できれば、レジスタの読み出しステー
ジと書込みステージとのステージ数の差以内で連続する
命令で書込みレジスタと同じレジスタから読み出す場合
に、プログラム上で図２（３）に示すように、書込みレ
ジスタと読込レジスタとが命令の指定フィールドが同じ
になるようにすることができる。指定フィールドが同じ
になるようにするにはコンパイラで処理すればよい。こ
のように構成することにより、出力レジスタとして使わ
れたレジスタのコンフリクト検出回路への信号は負荷が
少なくてすむのでディレイ時間が少なくなる。従って、
クリティカルパスを少なくすることができ、プロセサの
クロック周期を短くすることができる。
【００１６】
【発明の実施の形態】図１は本発明の実施例の命令フォ
ーマットである。（１）は、オペランドのそれぞれが入
力であるか、出力となるかを１ビットの入力／出力指定
フラグ15a,15b,15c で指定する。（２）は２ビットの出
力オペランド指定フィールド15により出力レジスタが３
つの内のどれであるかを指定する。以下、図２〜図４を
参照して説明する。図２（２）に演算例を示す。これ
は、図４で説明したものと同じである。図２（３）はそ
れを書込みレジスタと読込レジスタとが命令の指定フィ
ールドが同じになるようにコンパイラで処理した結果で
ある。
ーマットである。（１）は、オペランドのそれぞれが入
力であるか、出力となるかを１ビットの入力／出力指定
フラグ15a,15b,15c で指定する。（２）は２ビットの出
力オペランド指定フィールド15により出力レジスタが３
つの内のどれであるかを指定する。以下、図２〜図４を
参照して説明する。図２（２）に演算例を示す。これ
は、図４で説明したものと同じである。図２（３）はそ
れを書込みレジスタと読込レジスタとが命令の指定フィ
ールドが同じになるようにコンパイラで処理した結果で
ある。
【００１７】命令１はＡ＋Ｂを演算してレジスタＲ３に
セットする。オペランド１の指定フィールド（ＯＲ１）
12でＲ３を指定し、入力／出力の指定ビット15a を
‘１’〔出力〕に指定する。命令Ｑ３では同じオペラン
ド１の指定フィールド（ＯＲ１）12でＲ３を指定し、入
力／出力の指定ビット15a を‘０’〔入力〕に指定す
る。同様に、命令２はＣ＋Ｄを演算してレジスタＲ６に
セットする。命令２で出力、命令３で入力となるレジス
タＲ６はオペランド２の指定フィールド13でＲ６と指定
し、命令２では入力／出力の指定ビット15b を‘１’
〔出力〕に指定し、命令Ｑ３では入力／出力の指定ビッ
ト15b を‘０’〔入力〕に指定する。
セットする。オペランド１の指定フィールド（ＯＲ１）
12でＲ３を指定し、入力／出力の指定ビット15a を
‘１’〔出力〕に指定する。命令Ｑ３では同じオペラン
ド１の指定フィールド（ＯＲ１）12でＲ３を指定し、入
力／出力の指定ビット15a を‘０’〔入力〕に指定す
る。同様に、命令２はＣ＋Ｄを演算してレジスタＲ６に
セットする。命令２で出力、命令３で入力となるレジス
タＲ６はオペランド２の指定フィールド13でＲ６と指定
し、命令２では入力／出力の指定ビット15b を‘１’
〔出力〕に指定し、命令Ｑ３では入力／出力の指定ビッ
ト15b を‘０’〔入力〕に指定する。
【００１８】図６で説明したように、レジスタの読み出
しステージと書込みステージとのステージ段数の差より
１少ない命令についての指定信号をレジスタコンフリク
ト検出に使えばよいので、また、出力レジスタと入力レ
ジスタとは必ず命令のおなじフィールドで指定されるの
で、レジスタコンフリクト検出回路は図３に示すような
回路で実現できる。
しステージと書込みステージとのステージ段数の差より
１少ない命令についての指定信号をレジスタコンフリク
ト検出に使えばよいので、また、出力レジスタと入力レ
ジスタとは必ず命令のおなじフィールドで指定されるの
で、レジスタコンフリクト検出回路は図３に示すような
回路で実現できる。
【００１９】この図でわかるように、各信号Ｑ１ＯＲ１
〜Ｑ４ＯＲ３はいずれも負荷が３ですんでいる。従来方
式の図７ではＱ１ＯＲ３信号が負荷６であったのと比べ
ると大幅に減少している。
〜Ｑ４ＯＲ３はいずれも負荷が３ですんでいる。従来方
式の図７ではＱ１ＯＲ３信号が負荷６であったのと比べ
ると大幅に減少している。
【００２０】
【発明の効果】以上説明したように、本発明によればレ
ジスタコンフリクト検出回路の遅延時間を少なくでき、
クリティカルパスを少なくできる。結果としてクロック
周期を短くできるので、プロセサの速度を速くすること
ができる。
ジスタコンフリクト検出回路の遅延時間を少なくでき、
クリティカルパスを少なくできる。結果としてクロック
周期を短くできるので、プロセサの速度を速くすること
ができる。
【図１】 実施例の命令フォーマット
【図２】 実施例の命令の指定例
【図３】 実施例のレジスタコンフリクト検出回路
【図４】 レジスタ指定の説明図
【図５】 パイプライン処理の説明図
【図６】 同 レジスタコンフリクトが発生する場合
【図７】 従来のレジスタコンフリクト検出回路
11 命令コード 12 オペランド指定フィールド１ 13 オペランド指定フィールド２ 14 オペランド指定フィールド３ 15 出力オペランド指定フィールド 15a 15b 15c 入力／出力指定フラグ
Claims (1)
- 【請求項１】 オペランドを３以上指定できる命令形式
のパイプライン計算機であって、 命令のオペランド指定フィールドのどれが処理結果の出
力先であるかを命令内で指定するように構成されている
ことを特徴とするパイプライン計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20854296A JP3658879B2 (ja) | 1996-08-07 | 1996-08-07 | パイプライン計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20854296A JP3658879B2 (ja) | 1996-08-07 | 1996-08-07 | パイプライン計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1049371A true JPH1049371A (ja) | 1998-02-20 |
| JP3658879B2 JP3658879B2 (ja) | 2005-06-08 |
Family
ID=16557919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20854296A Expired - Lifetime JP3658879B2 (ja) | 1996-08-07 | 1996-08-07 | パイプライン計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3658879B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615339B1 (en) | 1999-07-19 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | VLIW processor accepting branching to any instruction in an instruction word set to be executed consecutively |
-
1996
- 1996-08-07 JP JP20854296A patent/JP3658879B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6615339B1 (en) | 1999-07-19 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | VLIW processor accepting branching to any instruction in an instruction word set to be executed consecutively |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3658879B2 (ja) | 2005-06-08 |
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Legal Events
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