JPH04124729A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２つ以上のオペランドを持つ命令を実行する
計算機において使用されるパイプライン制御方式に関す
る。

（従来の技術） パイプライン制御方式とは、計算機の中央処理装置で実
行される命令を複数のステージに分割し、分割された各
ステージをそれぞれ別個の処理回路により平行処理する
方式である。このようなパイプライン制御方式により、
中央処理装置のデータ処理時間の短縮を図ることができ
る。例久ば、分割される各ステージは、命令を読み出し
て解読するＤステージ、オペランドを読み出して演算の
対象となるデータが格納されたアドレスを計算するＸス
テージ、命令の実行を行なうＥステージ等から成る。と
ころで、上述のように分割される命令には、各種の形式
がある。

第３図は、各種の命令形式を示す図である。

第３図（ａ）及び（ｂ）は、一般的な計算機における命
令形式の一例を示したものである。

第３図（ａ）の命令形式は、ＲＳ形式と呼ばれる命令形
式である。この形式の命令は、オペレーション（ＯＰ）
フィールドと、Ｒ２フィールドと、Ｄ２フィールドとか
ら成る。

ＯＰフィールドは、１６ビツトの大きさを持ち、命令の
種別を示す。

Ｒ２フィールド及びＤ２フィールドは、命令で使用する
オペランドを指定する。

Ｒ２フィールドは、４ビツトあり、１６個の汎用レジス
タのいずれかを指定する。

Ｄ２フィールドは、１２ビツトあり、Ｒ２で指定される
汎用レジスタの内容に加えられる。これにより、オペラ
ンドのアドレスが計算される。

以上のように、Ｒ５形式の命令は、○Ｐフィールドと、
Ｒ２フィールドと、Ｄ２フィールドとから成る４バイト
の命令である。

第３図（ｂ）の命令形式は、ＳＳ形式と呼ばれる命令形
式である。この形式の命令は、オペレーション（○Ｐ）
フィールドと、Ｒ２フィールドと、Ｄ２フィールドと、
Ｒ，フィールドと、Ｄ。

フィールドとから成る。

○Ｐフィールドは、１６ビツトの大きさを持ち、命令の
種別を示す。

Ｒ２フィールド及びＤ２フィールドは、命令で使用する
第１オペランドを指定する。

Ｒ２フィールドは、４ビツトあり、１６個の汎用レジス
タのいずれかを指定する。

Ｄ２フィールドは、１２ビツトあり、Ｒ２で指定される
汎用レジスタの内容に加えられる。これにより、第１オ
ペランドのアドレスが計算される。

Ｒ３フィールド及びＤ３フィールドは、命令で使用する
第１オペランドを指定する。

Ｒ３フィールドは、Ｒ２フィールドと同様に、４ビツト
あり、１６個の汎用レジスタのいずれかを指定する。

Ｄ３フィールドは、１２ビツトあり、Ｒ３で指定される
汎用レジスタの内容に加えられる。これにより、第２オ
ペランドのアドレスが計算される。

以上のように、ＳＳ形式の命令は、○Ｐフィールドと、
Ｒ２フィールドと、Ｄ２フィールドと、Ｒ，フィールド
と、Ｄ、フィールドとから成る６バイトの命令である。

第２図は、従来のパイプライン制御方式を示すブロック
図である。

図示の装置は、命令バッファ１と、命令デコーダ２と、
命令実行制御部３とを備えるとともに、Ｄステージ、Ｘ
ステージ、Ｅステージの各ステージに対応した命令レジ
スタ３１．３２．３６を備えている。

命令バッファ１は、命令が格納されているバッファであ
る。

Ｄステージ命令レジスタ３１は、命令バッファ１から転
送された命令を格納する。このＤステージ命令レジスフ
３１は、ＳＳ形式の命令を実行するため、６バイトの大
きさを持つ。

命令デコーダ２は、Ｄステージ命令レジスタ３１に格納
された命令の種別を判定し、パイプライン制御を行なう
制御信号を生成する。

Ｘステージ命令レジスタ３２は、Ｄステージ命令レジス
タ３１から転送された命令を格納する。

このＸステージ命令レジスタ３２も、Ｄステージ命令レ
ジスタ３１と同様に６バイトの大きさをもつ。Ｘステー
ジ命令レジスタ３２のＲ２フィールド及びＲ３フィール
ドは、それぞれ汎用レジスタ３３のＡＯ大入力びＡ１人
力に接続される。

汎用レジスタ３３は、ＡＯ大入力びＡ１人力に対応して
Ｄｏ出カ及びＤ１出力を行なう。これらのＤｏ比出力び
Ｄ１出カは、それぞれ加算器３４及び加算器３５に入力
される。

加算器３４は、第１オペランドのアドレス計算用の加算
器である。即ち、加算器３４は、汎用レジスタ３３の出
力Ｄ○と、Ｘステージ命令レジスタ３２のＤ２フィール
ドとを入力し、両者を加算して出力する。第１オペラン
ドの計算結果は、Ｅステージアドレスレジスタ３７に格
納される。

加算器３５は、第２オペランドのアドレス計算用の加算
器である。即ち、加算器３５は、汎用レジスタ３３の出
力Ｄ１と、Ｘステージ命令レジスタ３２のＤ３フィール
ドとを入力し、両者を加算して出力する。第２オペラン
ドの計算結果は、Ｅステージアドレスレジスタ３８に格
納される。

Ｅステージ命令レジスタ３６は、命令のｏＰフィールド
のみを格納する。

命令実行制御部３は、Ｅステージ命令レジスタ３６の内
容及びアドレスレジスタ３７．３８の内容に従い、命令
の実行を行なう。即ち、命令実行制御部３は、オペラン
ドのリード、演算処理等をＥステージ命令レジスタ３６
に示された命令の種類により順次行なう。

（発明が解決しようとする課題） しかしながら、上述した従来の技術には、次のような問
題点があった。

即ち、上記のパイプライン制御方式では、６バイトの大
きさの命令レジスタが必要である。また、オペランドの
アドレス計算のために汎用レジスタ３３に対し、２系統
の読み出し経路が必要である。更に、加算器及びアドレ
スレジスタが２つずつ必要である。このように、従来の
方式では、ハードウェア量が増大するという問題があっ
た。

本発明は以上の点に着目してなされたもので、２つ以上
のオペランドを持つ命令を最小のハードウェアで実行で
きるようにしたパイプライン制御方式を提供することを
目的とするものである。

（課題を解決するための手段） 本発明のパイプライン制御方式は、複数のオペランドを
持つ命令を単数のオペランドを持つ複数の命令に分割し
、当該分割された複数の命令を各ステージに分割して処
理することを特徴とするものである。

（作用） 本発明のパイプライン制御方式においては、命令の実行
前に複数のオペランドを持つ命令が単数のオペランドを
持つ命令に分割される。そして、分割された命令が順次
パイプライン制御により実行される。従って、複数のオ
ペランドを格納し、アドレス計算を同時に行なう必要が
ない。この結果、命令レジスタや加算器を削減し、ハー
ドウェア量の低減を図ることができる。

（実施例） 第１図は、本発明のパイプライン制御方式を示すブロッ
ク図である。

図示の装置は、命令バッファ１と、命令デコーダ２と、
命令実行制御部３とを備えるとともに、Ｄステージ、Ｘ
ステージ、Ｅステージの各ステージに対応した命令レジ
スタ１１．１２．１５を備えている。

命令バッファ１は、第２図に示す従来のものと同様に、
命令が格納されているバッファである。

Ｄステージ命令レジスタ１１は、命令バッファ１から転
送された命令を格納する。このＤステージ命令レジスタ
１１は、４バイトの大きさを持つ。

命令デコーダ２は、第２図に示す従来のものと同様に、
Ｄステージ命令レジスタ３１に格納された命令の種別を
判定し、パイプライン制御を行なう制御信号を生成する
。

Ｘステージ命令レジスタ１２は、Ｄステージ命令レジス
タ１１から転送された命令を格納する。

このＸステージ命令レジスタ１２も、Ｄステージ命令レ
ジスタ１１と同様に４バイトの大きさを持つ、Ｘステー
ジ命令レジスタ１２のＲ２フィールドは、汎用レジスタ
１３のＡＯ大入力接続される。

汎用レジスタ１３は、ＡＯ人力に対応してり。

出力を行なう。このＤｏ出力は、加算器１４に入力され
る。

加算器１４は、オペランドのアドレス計算用の加算器で
ある。即ち、加算器１４は、汎用レジスタ１３の出力Ｄ
ｏと、Ｘステージ命令レジスタ１２のＤ２フィールドと
を入力し、両者を加算して出力する。オペランドの計算
結果は、Ｅステージアドレスレジスタ１６に格納される
。

Ｅステージ命令レジスタ１５は、命令のＯＰフィールド
のみを格納する。

命令実行制御部３は、Ｅステージ命令レジスタ１５の内
容及びアドレスレジスタ１６の内容に従い、命令の実行
を行なう。即ち、命令実行制御部３は、オペランドのリ
ード、演算処理等をＥステージ命令レジスタ１５に示さ
れた命令の種類により順次行なう。

第４図は、本発明に係る命令バッファ続出回路を示す図
である。

図示のように、命令バッファ続出回路は、命令バッファ
１と、Ｄステージ命令レジスタ１１との間に設けられた
選択回路２１．２２により構成されている。

命令バッファ１は、８バイトの大きさを持つ。

Ｄステージ命令レジスタ１１は、前述したように４バイ
トの大きさを持つ。

選択回路２１．２２は、それぞれ命令バッファ１の２バ
イトずつとＤステージ命令レジスタ１１の２バイトとを
接続している。これらの選択回路２１．２２は、命令バ
ッファ１上の連続した４バイトか、２バイトの間隔をあ
けた２バイトずつの合計４バイトかのいずれかをＤステ
ージ命令レジスタ１１に格納する。いずれを格納するか
は、第１図に示す命令デコーダ２が出力する制御信号に
より決定される。このようにして、Ｄステージ命令レジ
スタ１１には、ＳＳ形式命令の○Ｐフィールド、Ｒ２フ
ィールド及びＤ２フィールドか、ＳＳ形式命令の○Ｐフ
ィールド、Ｒ３フィールド及びＤ３フィールドのいずれ
かが格納されるようになっている。

以上の回路を、従来のものと比較すると、以下のように
なる。

第５図は、従来の命令バッファ続出回路を示す図である
。

図示のように、従来の命令バッファ続出回路は、命令バ
ッファ１と、Ｄステージ命令レジスフ３１との間に設け
られた選択回路２３．２４．２５により構成されている
。

命令バッファ１は、８バイトの大きさを持つ。

Ｄステージ命令レジスタ３１は、前述したように６バイ
トの大きさを持つ。

選択回路２３．２４．２５は、それぞれ命令バッファ１
の２バイトずつとＤステージ命令レジスタ３１の２バイ
トとを接続している。これらの選択回路２３．２４．２
５は、命令バッファ１上の連続した４バイトか、連続し
た６バイトかのいずれかをＤステージ命令レジスタ３１
に格納する。いずれを格納するかは、第１図に示す命令
デコーダ２が出力する制御信号により決定される。

このようにして、Ｄステージ命令レジスタ３１には、Ｓ
Ｓ形式命令のＯＰフィールド、Ｒ２フィールド及びＤ２
フィールド、並びにＲ３フィールド及びり、フィールド
が格納されるようになっている。

従って、第５図に示す従来の回路の選択回路２５を削減
することにより、第４図に示す本発明に係る回路を構成
することは容易に行なうことができる。

次に、上述した装置におけるＳＳ形式命令を実行する場
合の動作を説明する。

命令バッファに格納されたＳＳ形式命令は、ＯＰフィー
ルド、Ｒ２フィールド及びＤ２フィールドが存在する先
頭の４バイトがＤステージ命令レジスタ１１に転送され
る。ここで、命令デコーダ２は、Ｄステージ命令レジス
タ１１に格納されている格納されている命令がＳＳ形式
であることを検出する。すると、次の命令の読み出しは
、Ｄステージ命令レジスタ１１のＲ２フィールド及びＤ
２フィールドのみをＳＳ形式命令のＲ３フィールド及び
Ｄ３フィールドに入換えるよう、制御信号が出される。

この制御信号に従って、Ｄステージ命令レジスタ１１が
制御される。

以上のようにして、第３図（ｂ）で示すＳＳ形式命令は
、第３図（Ｃ）に示すように、２つのＲ５形式に分割さ
れる。分割された第１番目の命令がＸステージ命令レジ
スタ１２に格納されたとき、Ｒ２フィールド及びＤ２フ
ィールドより第１のオペランドのアドレスが計算される
。そして、分割された第２番目の命令がＸステージ命令
レジスタ１２に格納されたとき、Ｒ，フィールド及びＤ
３フィールドより第２のオペランドのアドレスが計算さ
れる。このようにして、ＳＳ形式の命令が実行されてい
く。

尚、上述した実施例においては、２つのオペランドを持
つＳＳ形式の命令を実行するものついて説明したが、本
発明は、これに限らず、第３以降のオペランドを含む複
数のオペランドを持つ形式の命令を実行するものにも適
用することができる。

（発明の効果） 以上説明したように、本発明のパイプライン制御方式に
よれば、複数のオペランドを持つ命令を単数のオペラン
ドを持つ命令に分割して処理するようにしたので、ハー
ドウェア量の削減を図ることができる。より具体的には
、命令レジスタの大きさの減少、汎用レジスタのアドレ
ス計算用の読み出し経路の削減、加算器の数の削減を図
ることができる。

【図面の簡単な説明】

第１図は本発明のパイプライン制御方式の一実施例のブ
ロック図、第２図は従来のパイプライン制御方式を示す
ブロック図、第３図は各種の命令形式を示す図、第４図
は本発明に係る命令バッファ続出回路を示す図、第５図
は従来の命令バッファ続出回路を示す図である。 １・・・命令バッファ、２・・・命令デコーダ、３・・
・命令実行制御部、 １１・・・Ｄステージ命令レジスタ、 １２・・・Ｘステージ命令レジスタ、 １５・・・Ｅステージ命令レジスタ。 第 ■ 図 腹米のパイプライン一方式Ｙ示ナグロンク図第２図 ４Ｂｙｔ＊ １６ｂｉｔ　　４１ｎ？　　ｌきｔ 洛覆り４今形式乞示す因 第３図

Claims (1)

1. 【特許請求の範囲】 複数のオペランドを持つ命令を単数のオペランドを持つ
   複数の命令に分割し、 当該分割された複数の命令を各ステージに分割して処理
   することを特徴とするパイプライン制御方式。