JPH1049489A - 信号発生装置 - Google Patents

Abstract

(57)【要約】 【課題】 スタンバイ時間及びパルス幅を回路の変更な
くしてソフト的に変更可能な信号発生装置を提供する。 【解決手段】 レジスタ４０及び５０にセットする第１
及び第２のウエイト時間によって、スタンバイ時間及び
パルス幅を満たすようデータ処理システムは動作し、該
ウエイト時間を変更することによって、前記スタンバイ
時間及びパルス幅を変更することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵからＲＯ
Ｍ、ＲＡＭ等に代表される周辺回路に対するデータの読
み込み及び書き込みを行うために、ＣＰＵから出力され
る制御信号に基づき周辺回路への制御信号を発生する信
号発生装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来よ
り、記憶媒体としてのＲＯＭ、ＲＡＭ等の周辺回路をは
じめ、計時機能や入出力機能を持つＬＳＩ等の周辺回路
に対して、ＣＰＵからデータの読み込み及び書き込みを
行う際には、その対象となる周辺回路のＡＣ特性に合わ
せたタイミングで制御信号を周辺回路へ入力してやる必
要があった。そのため、ＣＰＵから出力される制御信号
のタイミングが、対象となる周辺回路のＡＣ特性に合っ
ていなければ、ＣＰＵから出力される制御信号を周辺回
路のＡＣ特性に合わせたタイミングに変えて出力するた
めの信号発生装置が必要となっていた。

【０００３】ここで具体的に、ＣＰＵから周辺回路に対
するデータの読み込み（以下、リードサイクルという）
を行う場合の制御信号について図３のタイムチャートに
基づいて説明する。図３のに示すシステムクロックは
ＣＰＵを動作させる基本クロックである。図３中の〜
に示す信号が制御信号であり、全ての制御信号はｌｏ
ｗレベルで有効状態、ｈｉｇｈレベルで無効状態を示し
ている。

【０００４】リードサイクルでは、ＣＰＵからアドレス
信号（）と、リード信号（）が出力される。アドレ
ス信号（）は、メモリマップ上で周辺回路における読
み出し対象となるデータの格納場所を示す信号であり、
リード信号（）はアドレス信号で示したデータ格納場
所からデータの読み出しを要求するための制御信号であ
る。アドレス信号とリード信号の出力タイミングはＣＰ
Ｕ毎に決められており、図３では、アドレス信号（）
が時刻ｔ１で出力された後、システムクロック（）で
１周期（１Ｔ：以下、１周期をＴとして記述することと
する）遅れてリード信号（）が出力されている（時刻
ｔ２）。出力されたアドレス信号（）はアドレスデコ
ーダを介して選択信号（）として周辺回路へ入力され
る。このように、アドレスデコーダを介して出力される
選択信号（）はＣＰＵからのアドレス信号（）より
も若干遅れて周辺回路へ入力されることになる。図３に
示すタイムチャートでは、説明を簡単にするためにアド
レスデコーダによる遅れはないものとし、アドレス信号
と同じタイムチャートを用いて説明する。

【０００５】次に、リード信号（）を考える。ここで
問題となるのは、選択信号（）が周辺回路へ入力され
た時点（時刻ｔ１）からリード信号（）を周辺回路へ
入力できるまでの時間（以下、「スタンバイ時間」とい
う。）が周辺回路毎に決められていることである。これ
は、周辺回路がデータの格納アドレスを指定されてか
ら、そのアドレスからのデータの読み出し準備をするま
での時間である。また、リード信号のパルス幅も周辺回
路毎に規定されている。例えば、上記スタンバイ時間が
図３中の時間α、パルス幅が図３中の時間βで規定され
ていたとする。このとき、ＣＰＵから出力されたリード
信号（）はこの規定を満たしていない。

【０００６】このような場合、従来より信号発生装置に
よってリード信号（）に代えて上記ＡＣ特性を満たす
読込信号（）を出力していた。例えば、図３に示すよ
うに、選択信号（）が時刻ｔ１に周辺回路に入力され
てから規定時間αを計時して時刻ｔ３に読込信号（）
を出力し、さらに規定時間βを計時してパルス幅を確保
していた。

【０００７】なお、ここではリードサイクルについて説
明したが、ＣＰＵの周辺回路に対するデータの書き込み
（以下、「ライトサイクル」という。）についても全く
同様である。ところが、従来の信号発生装置の回路設計
では、上記スタンバイ時間（図３中の時間α）及びパル
ス幅（時間β）を、接続する周辺回路のＡＣ特性に合わ
せて固定した値で設計していた。従って、例えば周辺回
路のバージョンアップや生産中止による代用品の使用に
よって周辺回路が変更されたとき、信号発生装置の制御
信号の出力タイミングが周辺回路のＡＣ特性を満たさな
くなった場合には、回路設計からやり直して信号発生装
置自体を新しいものに変える必要があった。また、例え
ば設計時にデータシートの誤記等が判明する可能性もあ
り、その場合も上記同様回路の設計からやり直す必要が
あった。そのため、ＡＣ特性を満たすことができなくな
った場合には信号発生装置の交換に時間とコストがかか
っていた。

【０００８】ところで、リード信号のパルス幅の変更が
できるＣＰＵは従来から利用されている。しかし、その
場合には、ＣＰＵからのアドレス信号及びリード信号が
周辺回路のスタンバイ時間を満たし、ＣＰＵからのリー
ド信号を周辺回路に直接入力することが可能であること
が前提になっており、スタンバイ時間を満たすことがで
きない場合は、従来の信号発生装置を使用しなければな
らず上述の問題点は解決できなかった。

【０００９】本発明は、上記問題点を解決するためにな
されたものであり、スタンバイ時間（図３中の時間α）
及びパルス幅（時間β）を回路の変更なくしてソフト的
に変更することのできる信号発生装置を提供することを
目的とする。

【００１０】

【課題を解決するための手段及び発明の効果】請求項１
に記載の信号発生装置は、周辺回路からＣＰＵへのデー
タ読み込みに用いられ、ＣＰＵからのアドレス信号を解
読して周辺回路へ選択信号を出力するアドレス解読手段
を備え、該アドレス解読手段によって出力された選択信
号及びＣＰＵからのリード信号に基づき周辺回路に対す
る読込信号を出力することが可能な信号発生装置におい
て、アドレス解読手段によって出力された選択信号が周
辺回路に入力された時点から計時して読込信号を有効と
する時刻を判定するための第１のウエイト時間と、同様
に計時して読込信号を無効とする時刻を判定するための
第２のウエイト時間とを記憶するウエイト時間記憶手段
と、ＣＰＵからのリード信号及びアドレス解読手段によ
って出力された選択信号を入力されている間は、ウエイ
ト時間記憶手段に記憶されている第１及び第２のウエイ
ト時間に基づいて計時する計時手段と、該計時手段によ
る第１のウエイト時間の計時終了時点で読込信号を有効
にし、同様に第２のウエイト時間の計時終了時点で読込
信号を無効にする読込信号出力手段と、該読込信号出力
手段によって読込信号が無効とされたときには、直前の
読込信号有効時に周辺回路から出力されていたデータ
を、次に読込信号が有効とされるまで、周辺回路から前
記ＣＰＵへの転送経路上で保持するデータ保持手段とを
備えたことを特徴としている。

【００１１】本発明の信号発生装置は、周辺回路からＣ
ＰＵへのデータ転送（リードサイクル）で用いられるも
のであり、ＣＰＵからのアドレス信号を解読して選択信
号を周辺回路へ出力するアドレス解読手段を備えてお
り、出力された選択信号及びＣＰＵからのリード信号に
基づいて周辺回路への読込信号を出力するものである。

【００１２】そして、ウエイト時間記憶手段は、第１ウ
エイト時間及び第２ウエイト時間を記憶する。第１ウエ
イト時間は、読込信号を有効とする時刻を判定するため
に、アドレス解読手段によって出力された選択信号が周
辺回路に入力された時点から上記スタンバイ時間を計時
するためのウエイト時間である。また、第２のウエイト
時間は、読込信号のパルス幅を確保する目的で、その読
込信号を無効とする時刻を判定するために、アドレス解
読手段によって出力された選択信号が周辺回路に入力さ
れた時点からの時間を計時するためのウエイト時間であ
る。

【００１３】計時手段は、ＣＰＵからのリード信号とア
ドレス解読手段によって出力された選択信号との両方の
信号を入力されている状態にあるとき、ウエイト時間記
憶手段に記憶されている第１及び第２のウエイト時間に
基づいて計時する。ウエイト時間に基づいて計時すると
いうのは、例えば、ウエイト時間記憶手段に記憶されて
いる第１及び第２のウエイト時間を所定のタイミングで
読み込んで計時することが考えられる。そして、読込信
号出力手段は、計時手段による第１のウエイト時間の計
時終了時点で読込信号を有効にする。その後、第２のウ
エイト時間の計時終了時点で読込信号を無効にする。

【００１４】データ保持手段は、読込信号出力手段によ
って読込信号が無効となったときには、直前の読込信号
有効時に出力されていたデータを次に読込信号が有効に
なるまで転送経路上に保持する。なお、第１及び第２の
ウエイト時間をウエイト時間記憶手段に記憶する方法と
しては、ＣＰＵのデータバスを用いて設定しておくこと
も考えられるし、あるいは、信号発生装置にスイッチを
設け、そのスイッチによって設定しておくことも考えら
れる。

【００１５】ここで、図３に基づいて上記作用を詳しく
説明する。図３は上述したように、リードサイクルにお
ける各信号のタイムチャートを示し、ｌｏｗレベルの出
力が信号の有効状態を示している。本発明の信号発生装
置は、ＣＰＵから出力されるアドレス信号（）とリー
ド信号（）とに基づいて、周辺回路への選択信号
（）と読込信号（）とを出力するものである。選択
信号（）は、アドレス解読手段によってアドレス信号
（）が解読されて出力されたもので、アドレス信号と
同じタイムチャートで示す。

【００１６】そして、ウエイト時間記憶手段が、スタン
バイ時間（時間α）を計時するための第１のウエイト時
間（時間Ｗ１）と、パルス幅（時間β）を計時するため
の第２のウエイト時間（時間Ｗ２）を記憶している。計
時手段は、リード信号（）と選択信号（）の両方の
信号がｌｏｗレベルで出力された時点（時刻ｔ２）から
ウエイト時間記憶手段に記憶された第１及び第２のウエ
イト時間（時間Ｗ１及びＷ２）に基づき計時する。読込
信号出力手段は、第１のウエイト時間の計時手段による
計時終了時点（時刻ｔ３）で、読込信号（）をｌｏｗ
レベルで出力し、第２のウエイト時間の計時手段による
計時終了時点（時刻ｔ４）で、読込信号（）をｈｉｇ
ｈレベルで出力する。

【００１７】データ保持手段は、読込信号（）が時刻
ｔ４においてｈｉｇｈレベルで出力されて無効となった
ときに、時刻ｔ４の直前に読込信号（）がｌｏｗレベ
ルであったときに周辺回路から出力されていたデータを
次に読込信号（）がｌｏｗレベルとなるまで保持す
る。つまり、ＣＰＵは一般的にリードサイクルの終了時
（時刻ｔ５）にデータの取り込みを行う。ところが、周
辺回路への読込信号（）は時刻ｔ４にｈｉｇｈレベル
に反転されてしまうために、時刻ｔ５では、周辺回路か
らデータの出力がされていない。したがって、時刻ｔ５
にＣＰＵからデータの取り込みができるように読込信号
（）の有効時に出力されたデータを転送経路上に保持
する。そのため、周辺回路のデータ出力が終わってもＣ
ＰＵはデータを取り込むことができる。

【００１８】このように、スタンバイ時間（図３の時間
α）及びパルス幅（時間β）を計時する第１及び第２の
ウエイト時間をウエイト時間記憶手段が記憶しているた
めに、このウエイト時間を変更することによって従来固
定されていたスタンバイ時間及びパルス幅を変更するこ
とができる。これによって、例えば周辺回路のバージョ
ンアップや生産中止による代用品の使用によって信号発
生装置のＡＣ特性が満たされなくなった場合や、データ
シートの誤記等でＡＣ特性が満たされなくなった場合で
あっても回路設計からやり直して信号発生装置自体を新
しいものに変える必要がほとんどなくなり、時間やコス
トが大幅に削減できる結果となる。

【００１９】また、請求項２に記載の信号発生装置は、
ＣＰＵから周辺回路へのデータ書き込みに用いられ、Ｃ
ＰＵからのアドレス信号を解読して周辺回路へ選択信号
を出力するアドレス解読手段を備え、該アドレス解読手
段によって出力された選択信号及びＣＰＵからのライト
信号に基づき周辺回路に対する書込信号を出力すること
が可能な信号発生装置において、アドレス解読手段によ
って出力された選択信号が周辺回路に入力された時点か
ら計時して書込信号を有効とする時刻を判定するための
第１のウエイト時間と、同様に計時して書込信号を無効
とする時刻を判定するための第２のウエイト時間とを記
憶するウエイト時間記憶手段と、ＣＰＵからのライト信
号及びアドレス解読手段によって出力された選択信号を
入力されている間は、ウエイト時間記憶手段に記憶され
ている第１及び第２のウエイト時間に基づいて計時する
計時手段と、該計時手段による第１のウエイト時間の計
時終了時点で書込信号を有効にし、同様に第２のウエイ
ト時間の計時終了時点で書込信号を無効にする書込信号
出力手段とを備えたことを特徴としている。

【００２０】この場合は、請求項１に示した信号発生装
置のデータ保持手段は必要なくなる。なぜなら、周辺回
路がデータの取り込みをするタイミングでは、常にＣＰ
Ｕからデータの出力がされているからである。例えば、
図３でリード信号（）をライト信号として、また読込
信号（）を書込信号として考えると、周辺回路のデー
タ取り込みは時刻ｔ４までに行われる。ＣＰＵからのラ
イト信号は、時刻ｔ５まで出力されているので、時刻ｔ
５まではデータがＣＰＵから出力されていることにな
る。

【００２１】請求項１に示した信号発生装置はＣＰＵか
らのリード信号に基づき読込信号を発生する装置である
のに対して、本信号発生装置はライト信号に基づき書込
信号を発生する。書込信号の発生のタイミングは図３に
示した読込信号の発生のタイミングと全く同じであるた
めに、ここでの説明は省略する。

【００２２】ところで、通常ＲＡＭ等の周辺回路に対し
ては、データの読み込み及び書き込みの両方を行うこと
が考えられる。そこで、請求項１に示した読込専用の信
号発生装置と、請求項２に示した書込専用の信号発生装
置を単純に組み合わせて使用することも考えられるが、
上記スタンバイ時間及びパルス幅が同じである場合に
は、請求項３に示すよう構成してもよい。

【００２３】請求項３に示した信号発生装置は、周辺回
路からＣＰＵへのデータ読み込み及びＣＰＵから周辺回
路へのデータ書き込みに用いられ、ＣＰＵからのアドレ
ス信号を解読して周辺回路へ選択信号を出力するアドレ
ス解読手段を備え、該アドレス解読手段によって出力さ
れた選択信号及びＣＰＵからの転送指示信号に基づき、
周辺回路に対する読込信号及び書込信号を出力すること
が可能な信号発生装置において、アドレス解読手段によ
って出力された選択信号が周辺回路に入力された時点か
ら計時して読込信号及び書込信号を有効とする時刻を判
定するための第１のウエイト時間と、同様に計時して読
込信号及び書込信号を無効とする時刻を判定するための
第２のウエイト時間とを記憶するウエイト時間記憶手段
と、ＣＰＵからの転送指示信号及びアドレス解読手段に
よって出力された選択信号を入力されている間は、ウエ
イト時間記憶手段に記憶されている第１及び第２のウエ
イト時間に基づいて計時する計時手段と、該計時手段に
よる第１のウエイト時間の計時終了時点でＣＰＵからの
転送指示信号がリード信号である場合は読込信号を有効
にし、ＣＰＵからの転送指示信号がライト信号である場
合は書込信号を有効にし、同様に第２のウエイト時間の
計時終了時点でＣＰＵからの転送指示信号がリード信号
である場合は読込信号を無効にし、ＣＰＵからの転送指
示信号がライト信号である場合は書込信号を無効にする
読込書込信号出力手段と、該読込書込信号出力手段によ
って読込信号が無効とされたときには、直前の読込信号
有効時に周辺回路から出力されていたデータを、次に読
込信号が有効とされるまで、周辺回路から前記ＣＰＵへ
の転送経路上で保持するデータ保持手段とを備えたこと
を特徴としている。

【００２４】なお、ここでいう「転送指示信号」とは、
リード信号又はライト信号を示している。本発明の信号
発生装置は、アドレス解読手段によって出力された選択
信号と、ＣＰＵからの転送指示信号とに基づいて、転送
指示信号がリード信号の場合は読込信号を、一方、転送
指示信号がライト信号の場合は書込信号を出力する。そ
して、ウエイト時間記憶手段に記憶された第１のウエイ
ト時間は上述したスタンバイ時間を計時するためのウエ
イト時間であり、第２のウエイト時間は上述したパルス
幅を計時するためのウエイト時間である。

【００２５】計時手段は第１及び第２のウエイト時間
を、選択信号及び転送指示信号の両方の信号が入力され
た時点から計時する。読込書込信号出力手段は、計時手
段による第１のウエイト時間の計時終了時点で、転送指
示信号がリード信号の場合は読込信号を有効とし、転送
指示信号がライト信号の場合は書込信号を有効とする。
また、計時手段による第２のウエイト時間の計時終了時
点で、転送指示信号がリード信号の場合は読込信号を無
効とし、転送指示信号がライト信号の場合は書込信号を
無効とする。つまり、読込信号に関するスタンバイ時間
及びパルス幅も、書込信号に関するスタンバイ時間及び
パルス幅も共通のものとなる。

【００２６】そして、データ保持手段は、読込信号の出
力によって周辺回路から出力されるデータをラッチす
る。書込信号の出力に対しては機能しない。

【００２７】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 ＜第１実施形態＞図１は、本発明の信号発生装置をデー
タ処理システム１に適用した例を示すブロック図であ
る。

【００２８】データ処理システム１は、制御手段として
のＣＰＵ１００と、ＲＡＭやＲＯＭ等の周辺回路２００
と、本発明の「信号発生装置」としての信号発生装置１
０とから構成され、ＣＰＵ１００によって出力されるア
ドレス信号及びリード信号に基づき周辺回路２００から
ＣＰＵ１００へのデータ転送を行うシステムである。

【００２９】信号発生装置１０は、「アドレス解読手
段」としてのアドレスデコーダ２０と、読込信号出力装
置３０と、「ウエイト時間記憶手段」としてのレジスタ
４０及びレジスタ５０と、「データ保持手段」としての
ラッチ６０とから構成されている。

【００３０】アドレスデコーダ２０は、ＣＰＵ１００か
ら出力されたアドレス信号を解読し、信号発生装置３０
及び周辺回路２００へ選択信号を出力する。レジスタ４
０及び５０は、ＣＰＵ１００と周辺回路２００を結ぶデ
ータバス７０に接続されており、データバス７０を介
し、ＣＰＵ１００によってウエイト時間がセットされ
る。また、セットされたウエイト時間は読込信号出力装
置３０によって読み出されて使用される。なお、レジス
タ４０には、スタンバイ時間を計時するための「第１の
ウエイト時間」がセットされ、レジスタ５０には、パル
ス幅を計時するための「第２のウエイト時間」がセット
される。

【００３１】ラッチ６０はＣＰＵ１００と周辺回路２０
０との間でデータ転送するためのデータバス７０の経路
上に設けられ、読込信号出力装置３０によって出力され
る読込信号に基づき周辺回路２００から出力されたデー
タをラッチする。読込信号出力装置３０は、ＣＰＵ１０
０によって出力されるリード信号、アドレスデコーダ２
０によって出力される選択信号及びレジスタ４０、５０
にセットされているウエイト時間に基づき周辺回路２０
０への読込信号を出力する。

【００３２】ここで、読込信号出力装置３０の詳しい構
成を図２の回路図に基づいて説明する。読込信号出力装
置３０は、「計時手段」としてのカウンタ３１及び３２
と、「読込信号出力手段」としてのフリップフロップ３
３と、ＯＲゲート３４とから構成されている。カウンタ
３１及びカウンタ３２は、それぞれ上述したレジスタ４
０、レジスタ５０に接続されており、その２つのレジス
タにセットされたウエイト時間を読み出して計時する。
カウンタ３１及び３２は、ＣＰＵからのリード信号及び
アドレスデコーダ２０から出力された選択信号に基づき
動作する。

【００３３】フリップフロップ３３は、カウンタ３１の
出力によってＲＥＳＥＴ（出力信号のｌｏｗレベルへの
反転）、カウンタ３２の出力によってＳＥＴ（出力信号
のｈｉｇｈレベルへの反転）を行う。ＯＲゲート３４
は、リード信号と選択信号の２つの信号が同時に入力さ
れているとき（互いにｌｏｗレベルのとき）、ｌｏｗレ
ベルの信号を出力をする。

【００３４】ここで上記構成による本実施形態のデータ
処理システム１の動作を図３に基づき説明する。図３
は、本実施形態のデータ処理システム１におけるタイム
チャートであり、周辺回路２００からＣＰＵ１００への
データ転送を示している。図中のシステムクロック
（）はＣＰＵ１００を動作させる基本クロックであ
る。そして、アドレス信号（）及びリード信号（）
はＣＰＵ１００から出力される制御信号であり、選択信
号（）及び読込信号（）は信号発生装置１０から出
力され周辺回路２００へ入力される制御信号である。な
お、アドレス信号がアドレスデコーダ２０によって解読
され、出力された信号が選択信号であるが、ここでは説
明を簡単にするためにアドレスの解読にかかる時間はな
いものとし、アドレス信号と選択信号を同一のタイムチ
ャート（）を用いて説明することとする。また、制御
信号（〜）はｌｏｗレベルを有効状態としている。

【００３５】このようなシステムでは、周辺回路２００
の規定に合うスタンバイ時間（選択信号が入力された時
点から読込信号が入力される時点までの時間）及びパル
ス幅（読込信号のパルス幅）を満たす制御信号を周辺回
路２００へ入力してやることが必要であることは上述し
た。例えば、システムクロック（）の周期をＴで表し
た場合、周辺回路２００ではスタンバイ時間が３Ｔ（図
３中の時間α）必要であり、パルス幅が２Ｔ（時間β）
必要であるとする。このとき、利用者はスタンバイ時間
（時間α）及びパルス幅（時間β）のそれぞれを計時す
るための第１及び第２のウエイト時間を算出してレジス
タ４０及び５０にそれぞれセットする。つまり、レジス
タ４０にはスタンバイ時間（時間α）を計時するための
第１のウエイト時間（２Ｔ）を、レジスタ５０にはパル
ス幅（時間β）を計時するための第２のウエイト時間
（４Ｔ）をセットする。

【００３６】リードサイクルに入ると、ＣＰＵ１００に
よってアドレス信号（）が時刻ｔ１に出力される。Ｃ
ＰＵ１００のよって出力されたアドレス信号はアドレス
デコーダ２０によって解読され、選択信号として周辺回
路２００及び読込信号出力装置３０へ出力される（図１
参照）。このとき、図２に示すように読込信号出力装置
３０に入力された選択信号は、読込信号出力装置３０内
のカウンタ３１及び３２のそれぞれのＬＯＡＤ端子３５
及び３６へ入力される。カウンタ３１及び３２は、ＬＯ
ＡＤ端子３５及び３６へ選択信号が入力されると、レジ
スタ４０及び５０のそれぞれからウエイト時間を読み出
してカウンタ３１及び３２内へセットする。

【００３７】続いて図３中の時刻ｔ２にＣＰＵ１００か
らリード信号（）が出力されると、図２では、リード
信号がｌｏｗレベルに反転し、選択信号は時刻ｔ１の時
点からｌｏｗレベルとなっているため、ＯＲゲート３４
の出力もｌｏｗレベルとなる。その結果、図２中のカウ
ンタ３１及び３２の動作端子３７及び３８へｌｏｗレベ
ルの信号が入力されることになり、カウンタ３１及び３
２は時刻ｔ２より計時を始めることになる。

【００３８】そして、レジスタ４０から読み出しカウン
タ３１内へセットされた第１のウエイト時間（２Ｔ：図
３中のＷ１）の計時が終了した時点（図３中の時刻ｔ
３）で、カウンタ３１からｌｏｗレベルの信号がフリッ
プフロップ３３へ出力され、読込信号（）がｌｏｗレ
ベルに反転する（図３参照）。一方、レジスタ５０から
読み出しカウンタ３２内へセットされた第２のウエイト
時間（２Ｔ：図３中のＷ２）の計時が終了した時点（図
３中の時刻ｔ４）で、カウンタ３２からｌｏｗレベルの
信号がフリップフロップ３３へ出力され、読込信号
（）がｈｉｇｈレベルに反転する（図３参照）。

【００３９】ラッチ６０は、読込信号（）がｈｉｇｈ
レベルに反転すると（図３中の時刻ｔ４）、そのときに
周辺回路２００からデータバス７０上に出力されていた
データを、次に読込信号（）がｌｏｗレベルに反転す
るまで保持する。その理由は、ＣＰＵ１００は図３中の
時刻ｔ５で周辺回路２００から出力されたデータバス７
０上のデータを取り込むが、時刻ｔ４で周辺回路２００
への読込信号（）がｈｉｇｈレベルとなるため、時刻
ｔ５では周辺回路２００からのデータはデータバス７０
上へ出力されていない。よって、時刻ｔ４の時点で周辺
回路２００から出力されていたデータを時刻ｔ５の時点
で取り込めるようデータバス７０上でラッチする。

【００４０】以上説明したように、レジスタ４０及び５
０にセットする第１及び第２のウエイト時間によって、
上記スタンバイ時間（時間α）及びパルス幅（時間β）
を満たすようデータ処理システム１は動作する。そし
て、レジスタ４０及び５０にセットする第１及び第２の
ウエイト時間を変更することによって、従来の信号発生
装置では固定されていたスタンバイ時間及びパルス幅を
変更することが可能となる。これによって、例えば周辺
回路２００のバージョンアップや生産中止による代用品
の使用によって信号発生装置１０の出力する制御信号が
周辺回路２００のＡＣ特性を満たすことができなくなっ
た場合や、データシートの誤記等で信号発生装置１０の
出力する制御信号が周辺回路２００のＡＣ特性が満たし
ていない場合であっても、レジスタ４０及び５０にセッ
トする第１及び第２のウエイト時間を変更することで対
応することができるようになる。従って、回路設計から
やり直して信号発生装置１０自体を新しいものに変える
必要はほとんどなくなり、時間やコストが大幅に削減で
きる結果となる。 ＜第２実施形態＞上記第１実施形態のデータ処理システ
ム１は信号発生装置１０を用いたリードサイクル専用の
システムであったが、本第２実施形態では、請求項２に
示した書込信号を発生する信号発生装置をライトサイク
ル専用のデータ処理システムに適用した例を説明する。
図４のデータ処理システム２はＣＰＵ１００と、周辺回
路２００と、信号発生装置１１０から構成されている。

【００４１】信号発生装置１１０は、「アドレス解読手
段」としてのアドレスデコーダ２０と、「書込信号出力
手段」及び「計時手段」に相当する書込信号出力装置１
３０と、「ウエイト時間記憶手段」としてのレジスタ４
０及び５０とから構成されている。書込信号出力装置１
３０の構成は上記第１実施形態の中で図２に基づき説明
した構成と全く同じである。そして、書込信号出力装置
１３０は、ＣＰＵ１００から出力されるライト信号に基
づいて書込信号を出力するよう動作する。動作タイミン
グは、上記第１実施形態で図３に示したリードサイクル
のタイムチャート中のリード信号をライト信号に、読込
信号を書込信号に置き換えたものとなるため、ここでの
説明は省略する。

【００４２】なお、ライトサイクルでは図１中の信号発
生装置１０の構成要素であったラッチ６０は必要ない。
なぜなら、ＣＰＵ１００は図３中の時刻ｔ５までデータ
をデータバス７０上に出力する。一方、周辺回路２００
は、書込信号（図３中の読込信号（））がｈｉｇｈレ
ベルへ反転する時刻ｔ４でＣＰＵ１００から出力されて
いるデータバス７０上のデータを取り込む。つまり、ラ
イトサイクルでは、周辺回路２００がデータを取り込も
うとするタイミングでは常にＣＰＵ１００からデータが
出力されていることになるからである。 ＜第３実施形態＞上記第１実施形態では周辺回路からの
読込専用のシステムを考え、上記第２実施形態では周辺
回路への書込専用のシステムを考えた。本第３実施形態
では、請求項３に示した読込信号及び書込信号の両方の
信号を発生する信号発生装置をリードサイクル及びライ
トサイクルの両方を行うデータ処理システム３に適用し
た例を示す。図５に示すデータ処理システム３は、ＣＰ
Ｕ１００と、周辺回路２００と、信号発生装置２１０と
から構成されている。

【００４３】信号発生装置２１０は、「アドレス解読手
段」としてのアドレスデコーダ２０と、「読込書込信号
出力手段」及び「計時手段」に相当する読込書込信号出
力装置２３０と、「ウエイト時間記憶手段」としてのレ
ジスタ４０及び５０と、「データ保持手段」としてのラ
ッチ６０とから構成されている。

【００４４】この場合、読込書込信号出力装置２３０
は、ＣＰＵから出力された信号がライト信号であった場
合には書込信号を出力し、ＣＰＵから出力された信号が
リード信号であった場合には読込信号を出力する。な
お、読込信号も書込信号も同じタイミングで出力され
る。その理由は、第１ウエイト時間及び第２ウエイト時
間を記憶するレジスタ４０及び５０をリードサイクルと
ライトサイクルで共通に使用するからである。また、ラ
ッチ６０は読込信号が出力された場合に限り上記第１実
施形態で説明したようにラッチとして機能し、書込信号
に対しては何の機能もしない。

【００４５】以上、本発明はこのような実施形態に何等
限定されるものではなく、本発明の主旨を逸脱しない範
囲において種々なる形態で実施し得る。例えば、第３実
施形態で示したデータ処理システム３では、レジスタ４
０及びレジスタ５０をリードサイクル及びライトサイク
ルで共通に使用していた。そのため、読込信号及び書込
信号の出力タイミング（スタンバイ時間及びパルス幅）
は同じになっていた。それに対して、上記第１実施形態
に示した信号発生装置１０と、上記第２実施形態に示し
た信号発生装置１１０との両方の信号発生装置を備える
データ処理システムを構成してもよい。この場合、もち
ろんリードサイクル及びライトサイクルの両方の処理を
行うことが可能で、さらに読込信号、書込信号の出力タ
イミング（スタンバイ時間及びパルス幅）をそれぞれ変
更することができる。

【図面の簡単な説明】

【図１】 第１実施形態のデータ処理システムを示すブ
ロック図である。

【図２】 第１実施形態の読込信号出力装置を示す回路
図である。

【図３】 リードサイクルにおける各信号のタイムチャ
ートである。

【図４】 第２実施形態のデータ処理システムを示すブ
ロック図である。

【図５】 第３実施形態のデータ処理システムを示すブ
ロック図である。

【符号の説明】

１，２，３…データ処理システム １０…信号発生
装置 ２０…アドレスデコーダ ３０…読込信
号出力装置 １３０…書込信号出力装置 ２３０…読込
書込信号出力装置 ３１，３２…カウンタ ３３…フリッ
プフロップ ３４…ＯＲゲート ３５，３６…
ＬＯＡＤ端子 ３７，３８…動作端子 ４０，５０…
レジスタ ６０…ラッチ ７０…データ
バス １００…ＣＰＵ ２００…周辺
回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 周辺回路からＣＰＵへのデータ読み込み
   に用いられ、ＣＰＵからのアドレス信号を解読して前記
   周辺回路へ選択信号を出力するアドレス解読手段を備
   え、該アドレス解読手段によって出力された前記選択信
   号及びＣＰＵからのリード信号に基づき前記周辺回路に
   対する読込信号を出力することが可能な信号発生装置に
   おいて、 前記アドレス解読手段によって出力された前記選択信号
   が前記周辺回路に入力された時点から計時して前記読込
   信号を有効とする時刻を判定するための第１のウエイト
   時間と、同様に計時して前記読込信号を無効とする時刻
   を判定するための第２のウエイト時間とを記憶するウエ
   イト時間記憶手段と、 前記ＣＰＵからのリード信号及び前記アドレス解読手段
   によって出力された前記選択信号を入力されている間
   は、前記ウエイト時間記憶手段に記憶されている前記第
   １及び第２のウエイト時間に基づいて計時する計時手段
   と、 該計時手段による前記第１のウエイト時間の計時終了時
   点で前記読込信号を有効にし、同様に前記第２のウエイ
   ト時間の計時終了時点で前記読込信号を無効にする読込
   信号出力手段と、 該読込信号出力手段によって前記読込信号が無効とされ
   たときには、直前の読込信号有効時に前記周辺回路から
   出力されていたデータを、次に前記読込信号が有効とさ
   れるまで、前記周辺回路から前記ＣＰＵへの転送経路上
   で保持するデータ保持手段とを備えたことを特徴とする
   信号発生装置。
2. 【請求項２】 ＣＰＵから周辺回路へのデータ書き込み
   に用いられ、ＣＰＵからのアドレス信号を解読して前記
   周辺回路へ選択信号を出力するアドレス解読手段を備
   え、該アドレス解読手段によって出力された前記選択信
   号及びＣＰＵからのライト信号に基づき前記周辺回路に
   対する書込信号を出力することが可能な信号発生装置に
   おいて、 前記アドレス解読手段によって出力された前記選択信号
   が前記周辺回路に入力された時点から計時して前記書込
   信号を有効とする時刻を判定するための第１のウエイト
   時間と、同様に計時して前記書込信号を無効とする時刻
   を判定するための第２のウエイト時間とを記憶するウエ
   イト時間記憶手段と、 前記ＣＰＵからのライト信号及び前記アドレス解読手段
   によって出力された前記選択信号を入力されている間
   は、前記ウエイト時間記憶手段に記憶されている前記第
   １及び第２のウエイト時間に基づいて計時する計時手段
   と、 該計時手段による前記第１のウエイト時間の計時終了時
   点で前記書込信号を有効にし、同様に前記第２のウエイ
   ト時間の計時終了時点で前記書込信号を無効にする書込
   信号出力手段とを備えたことを特徴とする信号発生装
   置。
3. 【請求項３】 周辺回路からＣＰＵへのデータ読み込み
   及びＣＰＵから周辺回路へのデータ書き込みに用いら
   れ、ＣＰＵからのアドレス信号を解読して前記周辺回路
   へ選択信号を出力するアドレス解読手段を備え、該アド
   レス解読手段によって出力された前記選択信号及びＣＰ
   Ｕからの転送指示信号に基づき、前記周辺回路に対する
   読込信号及び書込信号を出力することが可能な信号発生
   装置において、 前記アドレス解読手段によって出力された前記選択信号
   が前記周辺回路に入力された時点から計時して前記読込
   信号及び前記書込信号を有効とする時刻を判定するため
   の第１のウエイト時間と、同様に計時して前記読込信号
   及び前記書込信号を無効とする時刻を判定するための第
   ２のウエイト時間とを記憶するウエイト時間記憶手段
   と、 前記ＣＰＵからの転送指示信号及び前記アドレス解読手
   段によって出力された前記選択信号を入力されている間
   は、前記ウエイト時間記憶手段に記憶されている前記第
   １及び第２のウエイト時間に基づいて計時する計時手段
   と、 該計時手段による前記第１のウエイト時間の計時終了時
   点で前記ＣＰＵからの転送指示信号がリード信号である
   場合は前記読込信号を有効にし、前記ＣＰＵからの転送
   指示信号がライト信号である場合は前記書込信号を有効
   にし、同様に前記第２のウエイト時間の計時終了時点で
   前記ＣＰＵからの転送指示信号がリード信号である場合
   は前記読込信号を無効にし、前記ＣＰＵからの転送指示
   信号がライト信号である場合は前記書込信号を無効にす
   る読込書込信号出力手段と、 該読込書込信号出力手段によって前記読込信号が無効と
   されたときには、直前の読込信号有効時に前記周辺回路
   から出力されていたデータを、次に前記読込信号が有効
   とされるまで、前記周辺回路から前記ＣＰＵへの転送経
   路上で保持するデータ保持手段とを備えたことを特徴と
   する信号発生装置。