JPH06202964A - 集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はマイクロプロセッサ、メモリ間で転
送エラーが発生したとき、転送エラーを起こした番地デ
ータと、データとを外部に出力するとともに、転送エラ
ー時に再アクセスを行なうかどうか、またその回数を設
定し得るようにする。 【構成】 予め設定されている退避条件が満たされたと
き、オペランドマネージメント回路１１によってアドレ
スバッファ９に格納されているアドレスデータをワーキ
ングレジスタ１２に退避させた後、オペランドアドレス
発生回路８を制御してオペランドの退避アドレスデータ
を発生してデータバッファ１０に格納されているオペラ
ンドをメモリ３に退避させるとともに、前記ワーキング
レジスタ１２に格納されている前記アドレスデータを前
記データバッファ１０に転送した後、前記オペランドア
ドレス発生回路８を制御して前記アドレスデータの退避
アドレスを発生させて退避対象となる前記アドレスデー
タを前記メモリ３に退避させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサ等と
して使用される集積回路に関する。

【０００２】

【従来の技術】マイクロプロセッサを使用したシステム
として、従来、図３に示すマイクロプロセッサシステム
が知られている。

【０００３】この図に示すマイクロプロセッサシステム
はマイクロプロセッサ１０１と、パリティチェッカ１０
２と、メモリ１０３と、パリティビット付加回路１０４
とを備えており、メモリ１０３に対してデータを書き込
むとき、このデータに対してパリティビットを付加して
データの書込みを行ない、また前記メモリ１０３からデ
ータを読み出すとき、そのパリティビットに基づいて読
出したデータが正しいデータかどうかをチェックしたり
しながら、データの処理を行なう。

【０００４】マイクロプロセッサ１０１はオペランドア
ドレス発生回路１０５と、アドレスバッファ１０６と、
データバッファ１０７と、オペランドマネージメント回
路１０８とを備えており、メモリ１０３に対してデータ
を書き込むとき、書込み対象となる番地を示すアドレス
データと、書込み対象となるデータとを供給して前記メ
モリ１０３にデータを書き込ませ、また前記メモリ１０
３からデータを読み出すとき、パリティチェッカ１０２
の出力に基づいて前記データが正しいかどうかをチェッ
クして、前記データが正しいときには、このデータの処
理を行ない、また前記データが正しいデータでないとき
には、再読出し処理を行ない、正しいデータが読み出さ
れたとき、このデータの処理を行なう。

【０００５】オペランドマネージメント回路１０８は前
記オペランドアドレス発生回路１０５にアドレスデータ
を発生するように命令する制御信号を送る機能と、前記
アドレスバッファ１０６に、前記メモリ１０３へアドレ
スデータを送るように命令する制御信号を送る機能と、
前記メモリ１０３に対してデータを書き込むのか、デー
タを読み出すのかを命令する制御信号（Ｒ／Ｗ信号）を
送る機能と、前記メモリ１０３に対してバスサイクルを
伝える制御信号（ＢＳ信号）を送る機能と、前記パリテ
ィチェッカ１０２からＲＥＴＲＹ信号が出力されたと
き、これを受け取るとともに、前記メモリ１０３からＤ
Ｃ信号が出力されたとき、これを受け取って他のブロッ
クの実行開始を指示する機能とを持っている。

【０００６】そして、アクセス対象となる命令を実行す
るとき、前記命令が前記メモリ１０３に対する書込み処
理が必要な命令であれば、前記オペランドアドレス発生
回路１０５やアドレスバッファ１０６、データバッファ
１０７を制御して書込み対象となるデータと、書込み番
地を示すアドレスデータとを出力させてこれを前記メモ
リ１０３に供給させる。また、前記命令が前記メモリ１
０３に対する読出し処理が必要な命令であれば、前記オ
ペランドアドレス発生回路１０５やアドレスバッファ１
０６、データバッファ１０７を制御して前記メモリ１０
３からデータを出力させてこれを取り込むとともに、前
記パリティチェッカ１０２の出力に基づいて前記メモリ
１０３から出力されるデータが正しいデータかどうかを
判定する。そして、前記メモリ１０３から出力されるデ
ータが正しいデータでないとき、前記メモリ１０３に対
する読出し処理を繰り返す。

【０００７】また、オペランドアドレス発生回路１０５
は前記オペランドマネージメント回路１０８から制御信
号が出力されたとき、これを受けて前記メモリ１０３に
アクセスするためのアドレスデータを発生する機能を持
っており、発生したアドレスデータをアドレスバッファ
１０６に供給する。

【０００８】また、アドレスバッファ１０６は前記オペ
ランドアドレス発生回路１０５から出力されるアドレス
データを取り込んで一時記憶した後、前記オペランドマ
ネージメント回路１０８から制御信号が出力されたと
き、一時記憶しているアドレスデータを読出す機能を持
っており、読み出したアドレスデータを前記メモリ１０
３に供給する。

【０００９】また、データバッファ１０７は前記オペラ
ンドマネージメント回路１０８から出力される制御信号
を取り込んでこの制御信号によって書込みが指示されて
いるときには、一時記憶しているデータを出力して前記
メモリ１０３に供給し、また前記制御信号によって読出
しが指示されているときには、前記メモリ１０３から出
力されるデータを取り込んでこれを一時記憶する機能を
持っており、前記オペランドマネージメント回路１０８
から出力される制御信号に基づいて一時記憶しているデ
ータを前記メモリ１０３に供給したり、このメモリ１０
３から出力されるデータを取り込んでこれを一時記憶し
たりする。

【００１０】また、メモリ１０３は前記マイクロプロセ
ッサ１０１から出力されるＲ／Ｗ信号が“ＬＯＷ”にな
り、ＢＳ信号が“ＨＩＧＨ”のとき、前記マイクロプロ
セッサ１０１から出力されるデータを取り込むととも
に、このデータをパリティビット付加回路１０４に供給
して、このパリティビット付加回路１０４から出力され
るパリティビットを取り込んで、これを前記データとと
もに、前記マイクロプロセッサ１０１から出力されるア
ドレスデータで指定された番地に書込み、さらにこのと
きデータの取込みが終了したことを示すＤＣ信号を生成
してこれを前記マイクロプロセッサ１０１に供給する。
また、前記マイクロプロセッサ１０１から出力されるＲ
／Ｗ信号が“ＨＩＧＨ”になり、ＢＳ信号が“ＬＯＷ”
のとき、前記マイクロプロセッサ１０１から出力される
アドレスデータで指定された番地からパリティビット付
きのデータを読出してこれを前記マイクロプロセッサ１
０１と前記パリティチェッカ１０２とに供給し、さらに
このときデータの取込みが終了したことを示すＤＣ信号
を生成してこれを前記マイクロプロセッサ１０１に供給
する。

【００１１】また、パリティビット付加回路１０４は前
記メモリ１０３からデータが供給されたとき、このデー
タに対するパリティビットを生成してこれを前記メモリ
１０３に供給する。

【００１２】また、パリティチェッカ１０２は前記メモ
リ１０３から読み出されたデータに付加されているパリ
ティビットに基づいて前記データが正しいかどうかをチ
ェックし、前記データが正しくないときには、ＲＥＴＲ
Ｙ信号（ＨＩＧＨ信号）を生成してこれを前記マイクロ
プロセッサ１０１に供給する。

【００１３】次に、図４に示すタイミング図を参照しな
がら、このマイクロプロセッサシステムのデータ読出し
動作を説明する。なお、ここでは、“ＨＩＧＨ”を有効
信号（アクティブ信号）とするとともに、“ＬＯＷ”を
無効信号（ディゼーブル信号）とする。また、Ｒ／Ｗ信
号は“ＨＩＧＨ”のとき、読出しモードとするととも
に、“ＬＯＷ”のとき、書込みモードとする。さらに、
ＣＬＫ信号はマイクロプロセッサに入力されるクロック
であり、ＢＣＬＫ信号はバスサイクルの最小単位を示す
信号であり、ＣＬＫ信号の２倍の周期になっている。

【００１４】まず、第１バスサイクルの前半の期間Ｓ１
では、オペランドマネージメント回路１０８によってオ
ペランドアドレス発生回路１０５およびアドレスバッフ
ァ１０６、データバッファ１０７、メモリ１０３が制御
されて、オペランドアドレス発生回路１０５から読出し
対象となる番地を示すアドレスデータ“Ａ”が出力さ
れ、これがアドレスバッファ１０６に一時記憶された
後、アドレスバス上に出力されてメモリ１０３に供給さ
れる。

【００１５】この後、前記第１バスサイクルの後半の期
間Ｓ２で、メモリ１０３から前記アドレスデータ“Ａ”
で指定された番地に格納されているデータが読み出され
て、これがデータバッファ１０７と、パリティチェッカ
１０２とによって取り込まれるとともに、前記メモリ１
０３からＤＣ信号が出力され、これがオペランドマネー
ジメント回路１０８に取り込まれる。

【００１６】そして、図４に示す如く前記パリティチェ
ッカ１０２によって前記データのパリティチェックが行
われて、前記データが正しくないと判定されて、ＲＥＴ
ＲＹ信号が出力されれば、オペランドマネージメント回
路１０８によってこれが取り込まれて、前記メモリ１０
３から読み出したデータが正しくないと判定される。

【００１７】これによって、次のバスサイクル（第２バ
スサイクル）の前半の期間で、オペランドマネージメン
ト回路１０８によってオペランドアドレス発生回路１０
５およびアドレスバッファ１０６、データバッファ１０
７、メモリ１０３が制御されて、オペランドアドレス発
生回路１０５から読出し対象となる番地を示すアドレス
データ“Ａ”が出力され、これがアドレスバッファ１０
６に一時記憶された後、アドレスバス上に出力されてメ
モリ１０３に供給される。

【００１８】この後、前記第２バスサイクルの後半の期
間で、メモリ１０３から前記アドレスデータ“Ａ”で指
定された番地に格納されているデータが読み出されて、
これがデータバッファ１０７と、パリティチェッカ１０
２とによって取り込まれるとともに、前記メモリ１０３
からＤＣ信号が出力され、これがオペランドマネージメ
ント回路１０８に取り込まれる。

【００１９】そして、図４に示す如く前記パリティチェ
ッカ１０２によって前記データのパリティチェックが行
われて、前記データが正しくないと判定されて、ＲＥＴ
ＲＹ信号が出力されれば、オペランドマネージメント回
路１０８によってこれが取り込まれて、前記メモリ１０
３から読み出したデータが正しくないと判定される。

【００２０】これによって、上述した動作と同様に、次
のバスサイクル（第３バスサイクル）の前半の期間で、
オペランドマネージメント回路１０８によってオペラン
ドアドレス発生回路１０５およびアドレスバッファ１０
６、データバッファ１０７、メモリ１０３が制御され
て、オペランドアドレス発生回路１０５から読出し対象
となる番地を示すアドレスデータ“Ａ”が出力され、こ
れがアドレスバッファ１０６に一時記憶された後、アド
レスバス上に出力されてメモリ１０３に供給される。

【００２１】この後、前記第３バスサイクルの後半の期
間で、メモリ１０３から前記アドレスデータ“Ａ”で指
定された番地に格納されているデータが読み出されて、
これがデータバッファ１０７と、パリティチェッカ１０
２とによって取り込まれるとともに、前記メモリ１０３
からＤＣ信号が出力され、これがオペランドマネージメ
ント回路１０８に取り込まれる。

【００２２】そして、図４に示す如く前記パリティチェ
ッカ１０２によって前記データのパリティチェックが行
われて、前記データが正しいと判定されて、ＲＥＴＲＹ
信号が出力されなけれれば、オペランドマネージメント
回路１０８によって前記メモリ１０３から読み出したデ
ータが正しいと判定される。

【００２３】以下、上述した動作が繰り返されて、メモ
リ１０３から命令を実行するのに必要なデータが順次、
読み出されて処理される。

【００２４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のマイクロプロセッサシステムにおいては、次に
述べるような問題があった。

【００２５】すなわち、従来のマイクロプロセッサ１０
１では、転送エラーを起こしたデータ、アドレスデータ
の情報が外部に出力されないので、転送エラーがどのメ
モリ１０３で起きたのか発見することが難しいという問
題があった。

【００２６】また、従来のマイクロプロセッサ１０１で
は、転送エラーを起こした場合、繰り返し同一メモリを
アクセスするので、アクセス中止回路を用いて所定周期
毎にこのようなアクセスの繰り返しが発生しているかど
うかをチェックし、無駄なアクセスの繰り返しが発生し
ているとき、これを検出してアクセスを停止させるよう
にしている。

【００２７】しかしながら、このようなマイクロプロセ
ッサシステムでは、アクセス中止回路のチェック周期を
１秒程度に設定し、この時間を短くすることが難しいた
め、アクセスの繰り返しが発生してからこれが停止する
まで時間がかかり過ぎてしまうという問題があった。

【００２８】本発明は上記の事情に鑑み、マイクロプロ
セッサ、メモリ間で転送エラーが発生したとき、転送エ
ラーを起こした番地データと、データとを外部に出力す
ることができるとともに、転送エラー時に再アクセスを
行なうかどうか、またその回数を設定することができる
集積回路を提供することを目的としている。

【００２９】

【課題を解決するための手段】上記の目的を達成するた
めに本発明による集積回路は、外部のメモリとデータ転
送を行ないながら、指定されたデータ処理を行なう集積
回路において、前記メモリに対してメモリアクセスを行
なうとき、アクセス対象となる番地のアドレスデータを
生成するアドレスデータ発生回路と、このアドレスデー
タ発生回路によって生成されたアドレスデータを取り込
んでこれを前記メモリに出力するアドレスバッファと、
前記メモリに対してメモリアクセスを行なうときのオペ
ランドが格納されるオペランドバッファと、前記アドレ
スバッファに格納されているアドレスデータを取り込ん
で一時記憶するレジスタと、予め設定されている退避条
件が満たされたとき、前記アドレスバッファのアドレス
データを前記レジスタに退避させた後、前記アドレス発
生回路を制御してオペランドの退避アドレスを発生して
前記オペランドバッファのオペランドをメモリに退避さ
せるとともに、前記レジスタのアドレスデータを前記オ
ペランドバッファに転送した後、前記アドレス発生回路
を制御して前記アドレスデータの退避アドレスデータを
発生させて退避対象となる前記アドレスデータを前記メ
モリに退避させる退避処理回路とを備えたことを特徴と
している。

【００３０】

【作用】上記の構成において、予め設定されている退避
条件が満たされたとき、退避処理回路によってアドレス
バッファに格納されているアドレスデータがレジスタに
退避された後、アドレス発生回路が制御されてオペラン
ドの退避アドレスデータが生成されてオペランドバッフ
ァに格納されているオペランドがメモリに退避させられ
るとともに、前記レジスタに格納されているアドレスデ
ータが前記オペランドバッファに転送された後、前記ア
ドレス発生回路が制御されて前記アドレスデータの退避
アドレスが生成されて退避対象となる前記アドレスデー
タが前記メモリに退避させられる。

【００３１】

【実施例】図１は本発明による集積回路の一実施例を適
用したマイクロプロセッサシステムの一例を示すブロッ
ク図である。

【００３２】この図に示すマイクロプロセッサシステム
はマイクロプロセッサ１と、パリティチェッカ２と、メ
モリ３と、パリティビット付加回路４とを備えており、
メモリ３に対してデータを書き込むとき、このデータに
対してパリティビットを付加してデータの書込みを行な
い、また前記メモリ３からデータを読み出すとき、その
パリティビットに基づいて読出したデータが正しいデー
タかどうかをチェックしたりしながら、データの処理を
行なう。

【００３３】マイクロプロセッサ１はカウンタ５と、ス
テータスレジスタ６と、リトライ処理回路７と、オペラ
ンドアドレス発生回路８と、アドレスバッファ９と、デ
ータバッファ１０と、オペランドマネージメント回路１
１と、ワーキングレジスタ１２とを備えており、メモリ
３に対してデータを書き込むとき、書込み対象となる番
地を示すアドレスデータと、書込み対象となるデータと
を供給して前記メモリ３にデータを書き込ませ、また前
記メモリ３からデータを読み出すとき、パリティチェッ
カ２の出力に基づいて前記データが正しいかどうかをチ
ェックして、前記データが正しいときには、このデータ
の処理を行ない、また前記データが正しいデータでない
ときには、正しく読み出されていないデータやこのデー
タのアドレスデータの出力処理や再読出し処理を行な
い、この後正しいデータが読み出されたとき、このデー
タの処理を行なう。

【００３４】カウンタ５はデータ転送エラーが起きたと
き、このデータ転送エラーの回数を計数する機能を持っ
ており、データ転送エラーが発生したとき、その回数を
計数してこれをリトライ回数として前記リトライ処理回
路７に供給する。

【００３５】また、ステータスレジスタ６はメモリアク
セスの種類、すなわち命令フェッチによるメモリアクセ
スなのか、データフェッチによるメモリアクセスなのか
等のメモリアクセスの種類毎に、転送エラーが発生した
ときの処理内容、例えば転送エラーが発生したとき、再
度、同一のメモリアクセスを繰り返すかどうか、繰り返
す場合には、その繰り返し回数や、エラーが発生した番
地のアドレスデータ、転送エラーとなったデータを出力
するかどうか等の情報が設定されており、設定されてい
る転送エラー時の処理内容を示す情報を前記リトライ処
理回路７に供給する。

【００３６】リトライ処理回路７は前記カウンタ５から
出力されるリトライ回数と、前記ステータスレジスタ６
から出力される情報と、前記パリティチェッカ２から出
力されるＲＥＴＲＹ信号の有効／無効と、前記メモリ３
から出力されるＤＣ信号の有効／無効と、前記オペラン
ドマネージメント回路１１から出力されるＲ／Ｗ信号お
よびＢＳ信号の有効／無効とに基づいて転送エラーが発
生したとき、メモリアクセスを繰り返すか否か、メモリ
アクセスを繰り返す場合には、その回数、転送エラーが
発生したデータおよびそのアドレスデータを出力するか
否かを決定する機能を持っており、決定内容に基づいた
制御信号を生成してこれを前記オペランドマネージメン
ト回路１１に供給する。

【００３７】オペランドマネージメント回路１１は前記
オペランドアドレス発生回路８にアドレスデータを発生
するように命令する制御信号を送る機能と、前記アドレ
スバッファ９に、前記メモリ３へアドレスデータを送る
ように命令する制御信号を送る機能と、前記メモリ３に
対してデータを書き込むのか、データを読み出すのかを
命令する制御信号（Ｒ／Ｗ信号）を送る機能と、前記メ
モリ３に対してバスサイクルを伝える制御信号（ＢＳ信
号）を送る機能と、前記リトライ処理回路７から制御信
号が出力されたとき、これを受け取るとともに、前記メ
モリ３からＤＣ信号が出力されたとき、これを受け取っ
て他のブロックの実行開始を指示する機能とを持ってい
る。

【００３８】そして、アクセス対象となる命令を実行す
るとき、前記命令が前記メモリ３に対する書込み処理が
必要な命令であれば、前記オペランドアドレス発生回路
８やアドレスバッファ９、データバッファ１０を制御し
て書込み対象となるデータと、書込み番地を示すアドレ
スデータとを出力してこれを前記メモリ３に供給する。
また、命令が前記メモリに対する読出し処理が必要な命
令であれば、前記オペランドアドレス発生回路８やアド
レスバッファ９、データバッファ１０を制御して前記メ
モリ３からデータを出力させてこれを取り込むととも
に、前記リトライ処理回路７から出力される制御信号に
基づいてメモリ３から出力されるデータの処理を開始さ
せたり、前記メモリ３からのデータ読出し処理を繰り返
したりする。

【００３９】また、オペランドアドレス発生回路８は前
記オペランドマネージメント回路１１から制御信号が出
力されたとき、これを受けて前記メモリ３にアクセスす
るためのアドレスデータを発生する機能を持っており、
発生したアドレスデータをアドレスバッファ９に供給す
る。

【００４０】アドレスバッファ９は前記オペランドアド
レス発生回路８から出力されるアドレスデータを取り込
んで一時記憶した後、前記オペランドマネージメント回
路１１から制御信号が出力されたとき、一時記憶してい
るアドレスデータを読出す機能を持っており、読み出し
たアドレスデータを前記メモリ３に供給する。

【００４１】また、データバッファ１０は前記オペラン
ドマネージメント回路１１から出力される制御信号を取
り込んでこの制御信号によって書込みが指示されている
ときには、一時記憶しているデータを出力して前記メモ
リ３に供給し、また前記制御信号によって読出し指示さ
れているときには、前記メモリ３から出力されるデータ
を取り込んでこれを一時記憶する機能を持っており、前
記オペランドマネージメント回路１１から出力される制
御信号に基づいて一時記憶しているデータを前記メモリ
３に供給したり、このメモリ３から出力されるデータを
取り込んでこれを一時記憶したりする。

【００４２】また、ワーキングレジスタ１２は前記アド
レスバッファ９や前記データバッファ１０から出力され
る退避用のデータやアドレスデータを一時記憶する機能
を持っており、前記アドレスバッファ９や前記データバ
ッファ１０から出力される退避用のデータやアドレスデ
ータを取り込んで、これを一時記憶したり、一時記憶し
ているデータやアドレスデータを前記アドレスバッファ
９や前記データバッファ１０に戻したりする。

【００４３】また、メモリ３は前記マイクロプロセッサ
１から出力されるＲ／Ｗ信号が“ＬＯＷ”になり、ＢＳ
信号が“ＨＩＧＨ”のとき、前記マイクロプロセッサ１
から出力されるデータを取り込むとともに、このデータ
をパリティビット付加回路４に供給して、このパリティ
ビット付加回路４から出力されるパリティビットを取り
込んで、これを前記データとともに、前記マイクロプロ
セッサ１から出力されるアドレスデータで指定された番
地に書込み、さらにこのときデータの取込みが終了した
ことを示すＤＣ信号を生成してこれを前記マイクロプロ
セッサ１に供給する。また、前記マイクロプロセッサ１
から出力されるＲ／Ｗ信号が“ＨＩＧＨ”になり、ＢＳ
信号が“ＬＯＷ”のとき、前記マイクロプロセッサ１か
ら出力されるアドレスデータで指定された番地からパリ
ティビット付きのデータを読出してこれを前記マイクロ
プロセッサ１と前記パリティチェッカ２とに供給し、さ
らにこのときデータの取込みが終了したことを示すＤＣ
信号を生成してこれを前記マイクロプロセッサ１に供給
する。

【００４４】また、パリティビット付加回路４は前記メ
モリ３からデータが供給されたとき、このデータに対す
るパリティビットを生成してこれを前記メモリ３に供給
する。

【００４５】また、パリティチェッカ２は前記メモリ３
から読み出されたデータに付加されているパリティビッ
トに基づいて前記データが正しいかどうかをチェック
し、前記データが正しくないときには、ＲＥＴＲＹ信号
（ＨＩＧＨ信号）を生成してこれを前記マイクロプロセ
ッサ１に供給する。

【００４６】次に、図２に示すタイミング図を参照しな
がら、このマイクロプロセッサシステムのデータ読出し
動作を説明する。なお、ここでは、“ＨＩＧＨ”を有効
信号（アクティブ信号）とするとともに、“ＬＯＷ”を
無効信号（ディゼーブル信号）とする。また、Ｒ／Ｗ信
号は“ＨＩＧＨ”のとき、読出しモードとするととも
に、“ＬＯＷ”のとき、書込みモードとする。さらに、
ＣＬＫ信号はマイクロプロセッサ１に入力されるクロッ
クであり、ＢＣＬＫ信号はバスサイクルの最小単位を示
す信号であり、ＣＬＫ信号の２倍の周期になっている。

【００４７】まず、第１バスサイクルの前半の期間Ｓ１
では、オペランドマネージメント回路１１によってオペ
ランドアドレス発生回路８およびアドレスバッファ９、
データバッファ１０、メモリ３が制御されて、メモリ３
が読出しモードにされるとともに、オペランドアドレス
発生回路８から読出し対象となる番地を示すアドレスデ
ータ“Ａ”が出力され、これがアドレスバッファ９に一
時記憶された後、アドレスバス上に出力されてメモリ３
に供給される。

【００４８】この後、前記第１バスサイクルの後半の期
間Ｓ２で、メモリ３から前記アドレスデータ“Ａ”で指
定された番地に格納されているデータが読み出されて、
これがデータバッファ１０と、パリティチェッカ２とに
よって取り込まれるとともに、前記メモリ３からＤＣ信
号が出力され、これがオペランドマネージメント回路１
１に取り込まれる。

【００４９】そして、図２に示す如く前記パリティチェ
ッカ２によって前記データのパリティチェックが行われ
て、前記データが正しくないと判定され、このパリティ
チェッカ２からＲＥＴＲＹ信号が出力されれば、リトラ
イ処理回路７によってデータ転送エラーが発生したこと
が検出されるとともに、カウンタ５によってこれが計数
される。

【００５０】そして、リトライ処理回路７により今回の
アクセスの種類をキーとしてステータスレジスタ６から
情報が読み出されるとともに、この情報中の読み出しの
繰り返し設定回数と、前記カウンタ５の計数値が比較さ
れ、これらが一致していれば、前記情報によって指定さ
れた処理、例えばメモリアクセスを繰り返す処理が終了
する。またデータ転送エラーが発生したデータやこのデ
ータの番地を示すアドレスデータを出力する処理等の実
行が指示される。

【００５１】ここで、前記情報によって指定されている
処理がデータ転送エラーが発生したデータやこのデータ
の番地を示すアドレスデータを出力する処理であれば、
リトライ処理回路７によってこの処理を指令する制御信
号が生成されて、これがオペランドマネージメント回路
１１に供給される。

【００５２】この後、次のバスサイクル（第２バスサイ
クル）の前半の期間で、オペランドマネージメント回路
１１によってオペランドアドレス発生回路８およびアド
レスバッファ９、データバッファ１０、メモリ３、ワー
キングレジスタ１２が制御されて、前記メモリ３が書込
みモードにされるとともに、アドレスレジスタ９に記憶
されているアドレスデータ“Ａ”がワーキングレジスタ
１２に転送され、この後オペランドアドレス発生回路８
からデータ転送エラーを起こした番地に格納されていた
データを退避させる場所を示すアドレスデータ“Ｘ”が
出力されて、これがアドレスバッファ９に一時記憶され
た後、アドレスバス上に出力されてメモリ３に供給され
る。

【００５３】この後、前記第２バスサイクルの後半の期
間で、データバッファ１０から退避対象となるデータが
出力されて、これが前記メモリ３の前記アドレスデータ
“Ｘ”で指定された番地に書き込まれるとともに、前記
メモリ３からＤＣ信号が出力され、これがオペランドマ
ネージメント回路１１に取り込まれる。

【００５４】次いで、次のバスサイクル（第３バスサイ
クル）の前半の期間で、オペランドマネージメント回路
１１によってオペランドアドレス発生回路８およびアド
レスバッファ９、データバッファ１０、メモリ３、ワー
キングレジスタ１２が制御されて、前記ワーキングレジ
スタ１２に一時記憶されている前記アドレスデータ
“Ａ”がデータバッファ１０に転送されるとともに、前
記メモリ３が書込みモードにされる。

【００５５】そして、オペランドアドレス発生回路８か
らデータ転送エラーを起こした番地のアドレスデータを
退避させる場所を示すアドレスデータ“Ｙ”が出力され
て、これがアドレスバッファ９に一時記憶された後、ア
ドレスバス上に出力されてメモリ３に供給される。

【００５６】この後、前記第３バスサイクルの後半の期
間で、データバッファ１０から退避対象となるアドレス
データが出力されて、これが前記メモリ３の前記アドレ
スデータ“Ｙ”で指定された番地に書き込まれるととも
に、前記メモリ３からＤＣ信号が出力され、これがオペ
ランドマネージメント回路１１に取り込まれる。

【００５７】次いで、次のバスサイクル（第４バスサイ
クル）の前半の期間で、オペランドマネージメント回路
１１によってオペランドアドレス発生回路８およびアド
レスバッファ９、データバッファ１０、メモリ３が制御
されて、前記メモリ３が読出しモードにされるととも
に、オペランドアドレス発生回路８から読出し対象とな
る番地を示すアドレスデータ“Ａ”が再度、出力され
て、これがアドレスバッファ９に一時記憶された後、ア
ドレスバス上に出力されてメモリ３に供給される。

【００５８】この後、前記第４バスサイクルの後半の期
間Ｓ２で、メモリ３から前記アドレスデータ“Ａ”で指
定された番地に格納されているデータが読み出されて、
これがデータバッファ１０と、パリティチェッカ２とに
よって取り込まれるとともに、前記メモリ３からＤＣ信
号が出力され、これがオペランドマネージメント回路１
１に取り込まれる。

【００５９】そして、図２に示す如く前記パリティチェ
ッカ２によって前記データのパリティチェックが行われ
て、前記データが正しくないと判定され、このパリティ
チェッカ２からＲＥＴＲＹ信号が出力されれば、リトラ
イ処理回路７によってデータ転送エラーが発生したこと
が検出されるとともに、カウンタ５によってこれが計数
される。

【００６０】そして、リトライ処理回路７により今回の
アクセスの種類をキーとしてステータスレジスタ６から
情報が読み出されるとともに、この情報中の繰り返し設
定回数と、前記カウンタ５の計数値が比較され、前記繰
り返し設定回数よりも前記カウンタ５の計数値が小さけ
れば、前記情報によって指定されたリトライ処理を指令
する制御信号が生成されて、これがオペランドマネージ
メント回路１１に供給される。

【００６１】この後、次のバスサイクル（第５バスサイ
クル）の前半の期間で、オペランドマネージメント回路
１１によってオペランドアドレス発生回路８およびアド
レスバッファ９、データバッファ１０、メモリ３が制御
されて、オペランドアドレス発生回路８から読出し対象
となる番地を示すアドレスデータ“Ａ”が出力されて、
これがアドレスバッファ９に一時記憶された後、アドレ
スバス上に出力されてメモリ３に供給される。

【００６２】この後、前記第５バスサイクルの後半の期
間で、メモリ３から前記アドレスデータ“Ａ”で指定さ
れた番地に格納されているデータが読み出されて、これ
がデータバッファ１０と、パリティチェッカ２とによっ
て取り込まれるとともに、前記メモリ３からＤＣ信号が
出力され、これがオペランドマネージメント回路１１に
取り込まれる。

【００６３】そして、図２に示す如く前記パリティチェ
ッカ２によって前記データのパリティチェックが行われ
て、前記データが正しいと判定され、このパリティチェ
ッカ２からＲＥＴＲＹ信号が出力されなければ、リトラ
イ処理回路７によってデータ転送エラーが成功したと判
定される。

【００６４】これによって、オペランドマネージメント
回路１１は次のバスサイクル（第６バスサイクル）で、
新たなアドレスに対するメモリ３の読出し処理の実行す
る。

【００６５】以下、上述した動作が繰り返されて、メモ
リ３から命令を実行するのに必要なデータが順次、読み
出されて処理される。

【００６６】このようにこの実施例においては、メモリ
３に対してデータを書き込むとき、書込み対象となる番
地を示すアドレスデータと、書込み対象となるデータと
を供給して前記メモリ３にデータを書き込ませ、また前
記メモリ３からデータを読み出すとき、パリティチェッ
カ２の出力に基づいて前記データが正しいかどうかをチ
ェックして、前記データが正しいときには、このデータ
の処理を行ない、また前記データが正しいデータでない
ときには、正しく読み出されていないデータやこのデー
タのアドレスデータの出力処理や再読出し処理を行な
い、この後正しいデータが読み出されたとき、このデー
タの処理を行なうようにしたので、データ転送エラーが
発生したとき、メモリ３のどのアドレスでデータ転送エ
ラーが起こっているのか知ることができ、これによって
ボード上で故障したメモリＩＣの発見などに威力を発揮
することができる。

【００６７】また、データ転送エラーが起きたとき、繰
り返しアクセスする回数や繰り返しアクセスするか否か
を設定することができ、これによってデータ転送エラー
時の時間的な損失を減らすことができる。

【００６８】

【発明の効果】以上説明したように本発明によれば、マ
イクロプロセッサ、メモリ間で転送エラーが発生したと
き、転送エラーを起こした番地データと、データとを外
部に出力することができるとともに、転送エラー時に再
アクセスを行なうかどうか、またその回数を設定するこ
とができる。

【図面の簡単な説明】

【図１】本発明による集積回路の一実施例を適用したマ
イクロプロセッサシステムの一例を示すブロック図であ
る。

【図２】図１に示すマイクロプロセッサシステムの動作
例を示すフローチャートである。

【図３】従来から知られているマイクロプロセッサシス
テムの一例を示すブロック図である。

【図４】図３に示すマイクロプロセッサシステムの動作
例を示すフローチャートである。

【符号の説明】

３ メモリ １ マイクロプロセッサ（集積回路） ８ オペランドアドレス発生回路（アドレスデータ発生
回路） ９ アドレスバッファ １０ データバッファ（オペランドバッファ） １２ ワーキングレジスタ（レジスタ） １１ オペランドマネージメント回路（退避処理回路）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｃ 7630−4Ｍ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部のメモリとデータ転送を行ないなが
   ら、指定されたデータ処理を行なう集積回路において、 前記メモリに対してメモリアクセスを行なうとき、アク
   セス対象となる番地のアドレスデータを生成するアドレ
   スデータ発生回路と、 このアドレスデータ発生回路によって生成されたアドレ
   スデータを取り込んでこれを前記メモリに出力するアド
   レスバッファと、 前記メモリに対してメモリアクセスを行なうときのオペ
   ランドが格納されるオペランドバッファと、 前記アドレスバッファに格納されているアドレスデータ
   を取り込んで一時記憶するレジスタと、 予め設定されている退避条件が満たされたとき、前記ア
   ドレスバッファのアドレスデータを前記レジスタに退避
   させた後、前記アドレス発生回路を制御してオペランド
   の退避アドレスを発生して前記オペランドバッファのオ
   ペランドをメモリに退避させるとともに、前記レジスタ
   のアドレスデータを前記オペランドバッファに転送した
   後、前記アドレス発生回路を制御して前記アドレスデー
   タの退避アドレスデータを発生させて退避対象となる前
   記アドレスデータを前記メモリに退避させる退避処理回
   路と、 を備えたことを特徴とする集積回路。
2. 【請求項２】 前記退避処理回路は前記退避条件が満た
   されたとき、再度、同一のメモリアクセスを繰り返す処
   理またはオペランドに関する情報の退避処理のいずれか
   一方を優先的に行なう請求項１記載の集積回路。
3. 【請求項３】 前記退避処理回路は前記退避条件が満た
   されたとき、メモリアクセスの種類毎に、再度、同一の
   メモリアクセスを繰り返す処理またはオペランドに関す
   る情報の退避処理のいずれか一方を優先的に行なう請求
   項１記載の集積回路。
4. 【請求項４】 前記退避処理回路は前記退避条件が満た
   されたとき、退避条件が満たされた回数を計数するカウ
   ンタの計数値と、メモリアクセスの種類とに基づいて、
   再度、同一のメモリアクセスを繰り返す処理またはオペ
   ランドに関する情報の退避処理のいずれか一方を優先的
   に行なう請求項１記載の集積回路。