JPH10502181A

JPH10502181A - メモリインタフェースのないグラフィックスコントローラ集積回路

Info

Publication number: JPH10502181A
Application number: JP8502311A
Authority: JP
Inventors: プアール，ディープラジ・エス; ランガナサン，ラビ
Original assignee: ネオマジック・コーポレイション
Priority date: 1994-06-20
Filing date: 1995-06-05
Publication date: 1998-02-24
Also published as: US7106619B2; US6356497B1; US6771532B2; US20060208764A1; US5650955A; US20020149560A1; WO1995035572A1; US20120188260A1; US6920077B2; US20050180225A1; US6041010A; US5703806A; US20040179015A1

Abstract

(57)【要約】ＣＭＯＳ集積回路（２０）は、グラフィックスエンジン（２２）と、ビデオメモリ（２１）と、いくつかのインタフェースブロックと、ＰＣＭＣＩＡホストアダプタ（２７）と、ＬＣＤまたはＣＲＴディスプレイユニットにビデオ画像を発生するための赤外線インタフェース（２６）と、ビデオ信号を受信するためのビデオストリームインタフェース（２７）とからなるグラフィックスコントローラシステムを含む。ビデオメモリはグラフィックスコントローラと同じ集積回路上に一体化されるため、メモリインタフェースにはパッケージピンは必要ない。このように節約されたピンはオンチップＰＣＭＣＩＡホストアダプタへのアクセスを提供するのに用いられる。内部のメモリインタフェースの幅は１２８ビットである。メモリインタフェースの幅か広くなり、かつパッケージピン接続に関連した大きな寄生容量がなくなるため、性能の改善および電力消費の削減が同時に達成される。

Description

【発明の詳細な説明】メモリインタフェースのないグラフィックスコントローラ集積回路発明の背景この発明はグラフィックスコントローラシステムに関し、より特定的には電力消費が少ないグラフィックスコントローラシステムに関する。図１に示されるように、典型的なグラフィックスコントローラシステムはグラフィックスコントローラ集積回路１０を有し、このグラフィックスコントローラ集積回路１０はビデオデータを操作するためのグラフィックスエンジン１２と、ＣＰＵインタフェース１３と、ディスプレイインタフェース１４と、ビデオメモリインタフェース１５とを有する。グラフィックスコントローラ集積回路１０はＣＰＵインタフェース１３を通してＣＰＵ（中央処理装置）からビデオ画像データを受け取り、そのデータを処理した後、ビデオメモリインタフェース１５を通して、ビデオフレームバッファとも呼ばれる別個のビデオメモリ１１にその情報を記憶する。グラフィックスコントローラ１０はまた、画像データが確実に、（インタフェース１５を通して）ビデオメモリから規則的に引き出され、かつディスプレイのリフレッシュ要件を満たす周波数でディスプレイインタフェース１４を通してディスプレイ装置に送られるようにする。いくつかのより進歩したグラフィックスコントローラシステムにおいては、ビデオ画像データはＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協会）コネクタを備えたデバイスといった、他の供給源からも受け取ることができる。グラフィックスコントローラ集積回路１０のビデオメモリインタフェース１５には、ビデオメモリ１１とのインタフェース専用のポートが有る。このインタフェース１５に必要なポートの数は、ビデオメモリ１１にアクセスするのに必要なアドレス、データおよび制御信号の和である。メモリ１１のサイズは、ディスプレイ解像度をサポートするのに必要なビデオフレームバッファの関数である。ビデオフレームバッファにはダイナミックランダムアクセスメモリ（ＤＲＡＭ）が最も一般的に用いられるが、いくつかの高性能のシステムはＶＲＡＭ（直列データポート付きのＤＲＡＭ）を用いる。ノートブック型コンピュータと呼ばれることが多く、かつＬＣＤ（液晶ディスプレイ）パネルを備えたＩＢＭコンパチブル移動コンピュータにおける典型的なＶＧＡ（ビデオグラフィックスアダプタ規格）ディスプレイは、単一の２５６Ｋｘ１６ＤＲＡＭ集積回路をビデオフレームバッファとして用いる。典型的なＳＶＧＡ（スーパーＶＧＡ規格）システムは２５６Ｋｘ３２に構成されたこのようなＤＲＡＭを２つ用いる。ビデオメモリとグラフィックスコントローラとの間のデータ経路の幅が広ければデータ転送のための帯域がより大きくなる。しかしデータ経路の幅が広ければ、グラフィックスコンピュータパッケージのピン数およびＤＲＡＭのパッケージ数も増加し、それに伴って製造工程が複雑化し、かつコストが上がる。１６ビットのデータ経路は、メモリアドレス、データおよび制御信号を扱うのに１つのＤＲＡＭパッケージと、およそ３０本の信号線とを必要とし、３２ビットのデータ経路は２つのＤＲＡＭパッケージと５０本の信号線とを必要とする。信号線が多く加えられる程、電力消費は増す。なぜなら、各信号線はパッケージＩ／Ｏピンおよび移動コンピュータシステムのマザーボード上の導電トレースに関連した寄生容量を有するからである。したがってグラフィックス性能を高めることには、電力消費、ピン数およびパッケージ数の増加が伴う。この発明は、電力消費、ピン数およびパッケージ数を抑えた高性能のグラフィックスコンピュータシステムによってこれらの問題を解決または実質的に軽減する。発明の概要この発明によると、電力消費、ポイント数およびパッケージ数が減り、同時に性能が高められたグラフィックスコンピュータシステムが提供される。以前は外部にあったビデオメモリがグラフィックスコンピュータシステムと一体化されてメモリインタフェースがなくなる。減った数のピンはＰＣＭＣＩＡホストアダプタに関連したピンを加えるために用いられ、それによりその機能を同じチップ上に一体化することができ、マザーボード上のパッケージ数をさらに減らすことになる。この発明は論理回路および出力バッファ回路に、特定な配置をさらに提供し、それによりグラフィックスコントローラシステム機能を果たすのに十分な大きさの論理回路構成が、高性能ビデオメモリとして作用するのに十分な大きさのメモリと一体化できるようにする。さらにこの発明は一体化されたビデオメモリと、グラフィックスコンピュータシステムの機能ブロックとの間に幅の広いバスを提供する。この発明は幅の広いバスからのビデオデータを操作するための回路をこれらのブロックに有し、そのためデータの転送は動作上のさまざまなＶＧＡモードにコンパチブルなままである。図面の簡単な説明図１は、先行技術のグラフィックスコントローラシステムの一般的な構成を示す図である。図２は、この発明によるグラフィックスコントローラ集積回路の一般的な構成を示す図である。図３Ａは、論理プロセスに従って製造された先行技術の集積回路に接続されたＣＭＯＳ論理インバータの回路図であり、図３Ｂは、ＤＲＡＭプロセスに従って製造された先行技術の集積回路に接続されたＣＭＯＳ論理インバータの回路図である。図４は、ＤＲＡＭプロセスに従って製造された集積回路においてこの発明に従って接続されたＣＭＯＳ論理インバータの回路図である。図５は、Ｎ型ウェルにおけるＰチャネルトランジスタであって、図２に示される集積回路のグラフィックスコントローラ部分のアナログ回路の大部分を形成するものの断面図である。図６Ａは、先行技術に見られる出力バッファのＣＭＯＳドライバ段の回路図であり、図６Ｂは、この発明による出力バッファのＣＭＯＳドライバ段の回路図である。図７は、この発明によるグラフィックスコントローラシステムの構成を詳細に示すブロック図である。図８は、図７のグラフィックスコントローラシステムのバスリードラッチの出力信号の構成を示す図である。図９Ａ−図９Ｄは、図７のグラフィックスコントローラシステムのバスリードラッチの出力におけるマルチプレクサの構成を示す図である。好ましい実施例の説明この発明に従って、図２に示されるように、ビデオメモリと同じ集積回路基板上にグラフィックスコントローラ機能が一体化される。単一の集積回路２０の基板の一部分は、進歩したグラフィックスエンジン２２、すなわちグラフィックスコントローラ機能を扱い、かつビデオデータを操作する回路のためのものである。集積回路２０にはさらに、ＤＲＡＭの形のビデオメモリ２１のための、基板の別の部分がある。１２８ビットの幅のデータインタフェース２５はグラフィックスエンジン２２とＤＲＡＭ２１とを接続する。ＤＲＡＭは７．３メガビットあり、これは５６Ｋｘ１２８ビットに構成される。各メモリサイクルにおいて１２８ビットがアクセスされ、その後この１２８ビットは必要な数のビットまで多重化されて、ＣＰＵインタフェース２３を通してＣＰＵに、またはディスプレイインタフェース２４を通してディスプレイに送られる。集積回路２０は他のインタフェースをさらに有し、これらの他のインタフェースにはたとえば、移動用コンピュータと別のデバイスとの間にデータを無線伝達するための赤外線インタフェース２６と、ＰＣＭＣＩＡ仕様を満たすよう設計されたモデムおよびハードディスクなどといったデバイスに接続するためのＰＣＭＣＩＡホストアダプタインタフェース２７と、さまざまな供給源からテレビまたはＶＣＲ信号といったビデオ信号を受信するためのビデオストリームインタフェース２８とがある。ビデオストリームインタフェース２８は、ビデオエレクトロニクス規格協会（ＶＥＳＡ）によって公表されたＶＡＦＣ（ＶＥＳＡアドバンストフィーチャーコネクタ）規格に適合される。同じ基板上に（およそ７メガビットの）大きなＤＲＡＭのブロックと、グラフィックスエンジン２２およびさまざまなインタフェースに必要な（およそ４０Ｋから５０Ｋの論理ゲートである）大きな論理ブロックとを一体化することは、単にＤＲＡＭと論理回路とを同じ集積回路基板上に置くようなことではない。ＤＲＡＭに対する最適な技術と論理回路に対する最適な技術とは電気的にインコンパチブルである。したがってＤＲＡＭ回路および論理回路の性能が十分に確実に維持され、かつ妥協されないようにするためには以下に説明されるさまざまなステップを行なう必要がある。論理ゲートを形成するのに用いられる集積回路プロセスは、（基板の型に依存してＶ_DDまたはＶ_SSである）外部電源電圧のうち一方を、基板にバイアスする電圧として用いる。一方、ＤＲＡＭを形成するのに用いられる集積回路プロセスは、外部電源電圧とは異なる、内部的に発生した基板バイアス電圧を用いる。これは主に、ＤＲＡＭのメモリセルビット線の接合容量を下げ、かつメモリセルのリフレッシュ時間を改善するためになされる。たとえば一般に用いられる今日のＣＭＯＳ技術においては、基板材料はＰ型シリコンである。論理プロセスは外部的に与えられたＶ_SSまたは接地電圧を用いて基板に接続する。Ｖ_SS線は回路領域にも用いられて、論理回路におけるプルダウンＮチャネルトランジスタに電流を流すための接地経路を提供する。図３Ａは代表的な論理ゲートによってこの点を示し、インバータはプルダウンＮチャネルトランジスタ３１とプルアップＰチャネルトランジスタ３２とを有する。ＰＭＯＳトランジスタ３２のソースは正の電源電圧Ｖ_DDの金属線４２に接続され、ＮＭＯＳトランジスタ３１のソースはＶ_SSの金属線４１に接続される。ＮＭＯＳトランジスタが置かれるＰ型基板もまたＶ_SS線４１に接続される。図３Ａ（ならびに３Ｂおよび４）において、ノード３０は金属−Ｎ⁺ソース間コンタクトを表わし、かつノード４０は金属−Ｐ⁺基板間コンタクトを表わす。したがって、論理集積回路にある同じＶ_SS金属トラックは２つの機能を果たす。すなわち１）基板表面にわたる２５〜５０ミクロンごとの基板タップとしての機能、および２）論理回路のＮチャネルトランジスタのソース端末としての機能である。各論理回路にはＮ型トランジスタおよびＰ型トランジスタの両方があるため、基板タップは動作の間に回路がラッチアップ状態にならないよう保護するのに必要である。しかしＣＭＯＳＤＲＡＭにおいては、典型的なＤＲＡＭアレイはＮ型トランジスタおよびキャパシタのみで構成され、かつその主な目的はメモリビット線の寄生容量を最小にすることである。Ｎ型ビット線接合領域はビット線容量を成す大部分となり、かつ接合容量は逆接合バイアス電圧によってかなり下げられるため、Ｐ型基板は典型的には、Ｖ_BBで示された−１．５ボルトにバイアスされる。この電圧はオンチップチャージポンプから発生するため、キャパシティには限界かあり、かつ出力インピーダンスは高い。この結果、基板に容量的に結合された、メモリアレイに関連した大きな接合領域を予め充電することおよび放電することにより、基板電圧は比較的「雑音のある」状態となる。ＤＲＡＭにおいて、メモリアドレスの復号化と、データの読出しおよび書込み機能とを扱う少量のオンチップ論理は典型的に、基板タップとしてではなく、Ｎチャネルプルダウントランジスタのソース端子に接続するためだけにＶ_SS金属トラックを用いる。図３Ｂにおいて、インバータである、代表的な論理ゲートで示されるように、プルダウンＮチャネルトランジスタ３３のソースはＶ_SS金属線４３に接続される。ＮＭＯＳトランジスタ３３のＰ型基板はＶ_BBである。事実上典型的には、ＤＲＡＭには回路構成の中に基板タップがない。基板タップはダイの端縁のみに作られる。ＤＲＡＭの論理ブロックの多くは、何回も繰返される、少数のセルから成り、これは合わせて全体のチップ面積の小さな部分しか占めないので、典型的には２５ミクロンの広いＰ−Ｎ間の拡散間隔が論理セルにおいて維持でき、ラッチアップを避けることができる。これとは対照的に、比較的ランダムな態様で多くの異なったセルの型が接続される論理回路においては、セルのサイズはチップ面積の合計を決定するため、非常に重要である。Ｐ−Ｎ間の拡散間隔は最小化され、典型的には５ミクロンになり、この５ミクロンでは、ラッチアップを避けるために各セルに基板タップを用いることが必要である。単一の集積回路にかなりの量のランダム論理とかなりの量のＤＲＡＭとを組合せるには、この問題を克服する必要がある。この発明はＤＲＡＭプロセスに従って製造された集積回路２０に、グラフィックスエンジン１２およびインタフェースであるランダム論理とＤＲＡＭ１１とを組合せる。集積回路の論理回路は、Ｎチャネルプルダウントランジスタのソース端子に接続されたＶ_SS線をＰ基板タップから切離すよう設計し直される。図４に示されるように、代表的な論理回路のＮチャネルプルダウントランジスタ３５のソースは（０ボルトで）Ｖ_SS線４５に接続され、基板は（−１．５ボルトで）Ｖ_BB線４７によってタップされる。その後Ｐ−Ｎ間の拡散間隔は有害な結果をもたらすことなく最小にされる。さらに、集積回路２０のグラフィックスエンジン２２はアナログ回路を有する。一例のアナログ回路においては低域フィルタが用いられることが多く、かつＲＣ回路が必要である。これまではＲＣ回路のキャパシタは、ＮＭＯＳトランジスタであってそのゲートがキャパシタの一方端を形成し、かつ短絡ソース／ドレインが他方端を形成するものによって典型的に形成されてきた。このトランジスタのボディバイアスは、ＤＲＡＭ２１に必要なオンチップチャージポンプから発生した、雑音のある基板電圧であるため、雑音の一部は低域フィルタ回路の中にやむを得ず結合する。この問題を避けるために、この発明によるアナログ回路の大部分は、独立したＮウェル内のＰチャネルトランジスタで設計され、この独立したＮウェルは図５に示されるような比較的静かな正の基準電圧Ｖ_DDに接続される。Ｎウェルはキャパシタの端子３７および３８ならびにアナログ回路の残り部分を「雑音のある」基板電圧から分離する。集積回路の周辺には外部と信号のやり取りをするためのバッファ回路がある。各出力バッファのドライバ段回路のＤＲＡＭ技術によって問題が生じる。図６Ａには先行技術に見られる代表的な出力ドライバ段が示される。基本的に、ドライバ段であるインバータは２つのトランジスタを有し、Ｎチャネルプルダウンドライバトランジスタ５０のソースは外部的な負の電源電圧Ｖ_SSQで電圧供給バス５２に接続され、Ｐチャネルプルアップドライバトランジスタ５１のソースは外部的な正の電源電圧Ｖ_DDQで電圧電源バス５３に接続される。「負」および「正」という語は、他方の電源電圧に対する一方の電源電圧を意味し、かつ添字にある「Ｑ」は、電源電圧が集積回路の他の部分にある電源電圧Ｖ_DDおよびＶ_SSと必ずしも同じでないことを示す。これにより集積回路の内部部分がたとえば０−＋３．３Ｖの電圧レベルで動作し、周辺出力ドライバ回路が０−＋５．０Ｖの異なったレベルで動作するようになる。さらに、電源電圧を分離することにより集積回路の内部と周辺部との間には雑音から何らかの遮断ができる。２つのトランジスタ５０および５１のドレインは互いにかつ出力端子５４に接続される。トランジスタ５０および５１のゲートもまた入力端子５７にともに接続され、この入力端末５７は残りのバッファ回路（図示せず）に接続される。出力信号を切換える間、ドライバトランジスタと外部負荷との間でインピーダンスが不整合であるため、出力信号電圧は常に電源電圧Ｖ_DDQおよびＶ_SSQをオーバーシュートしやすい状態である。出力信号電圧ＤＡＴＡＯＵＴがたとえば入力端子５７でローになる内部信号ｄａｔａｏｕｔ＊に応答してハイに駆動すると、先行技術の設計は結果として、点線で印を付けられた寄生ダイオードとなり、オーバーシュートが０．６ボルトを超えると順バイアスされる。ダイオード５５はＰチャネルプルアップトランジスタ５０のドレインと、トランジスタを保持するＮウェルとの接合によって形成され、このＮウェルはＶ_DDQにも接続される。この順バイアス作用の結果、正のチャージまたはホールが基板の中に注入され、この基板がオンチップ基板バイアス電圧発生器に抗して働く。ホール注入の量はオーバーシュートの程度、出力バッファの数および切換周波数の関数である。もし基板バイアス電圧発生器が過度のホール注入に負ければ、オンチップＤＲＡＭには機能上の故障またはソフトエラーが起こる。この問題を避けるために、図６Ｂに示される新しい出力ドライバ回路が用いられる。図において、参照要素の動作または接続が図６Ａと変わらないところには同じ参照符号が用いられる。要素の動作または接続が異なれば、異なった参照符号が用いられる。代表的な新しいドライバ回路において、特定の電圧Ｖ_DDQ およびＶ_SSQにあるバッファ回路の各バンクに対して、そのバンクのＰチャネルドライバトランジスタ５１があるＮウェルは、バンクの電圧Ｖ_DDQよりも高い電圧に上げられる。オンチップバイアス発生器はＶ_DDQのバス５３に接続されて、Ｖ_DDQより１ボルト高いＮＶ_DDの電圧を発生する基準となる。バイアス発生器（図示せず）はＮＶ_DDのバス５９に接続され、このバス５９は各Ｐチャネルトランジスタ５１のＮウェルに接続される。単一のＮウェルにいくつかのＰチャネルトランジスタ５１があれば、バス５９は各々が各トランジスタ５１の近くにある一連のタップにおいてＮウェルに接続される。この配置によりラッチアップが起こりにくくなる。同じ集積回路上の出力バッファの各バンクに対して、そのバンクへのＶ_DDQの供給を基準とする異なったＮＶ_DDバイアス発生器が用いられて、より高い電圧を発生する。これにより、＋３．３Ｖの供給から駆動した出力バッファバンクのＮウェルは＋４．３Ｖにバイアスされ、＋５．０Ｖの供給で駆動した出力バッファバンクのＮウェルは＋６．０Ｖにバイアスされる。図６Ｂに示されるように、トランジスタ５１のドレインと、トランジスタ５１を保持するＮウェルとによって形成される寄生ダイオード５８にはこのとき、１ボルト余分なＮウェルバイアスがある。オーバーシュートが１．６Ｖを超えない限りダイオード５８は順バイアスされない。この余分な安全マージンにより、基板へのホール注入の量がかなり減り、したがってオンチップＤＲＡＭにおけるソフトエラーまたは機能上の故障の発生が防げられる。ＤＲＡＭ２１であるビデオメモリとグラフィックスコントローラとを一体化することにより、外部のＤＲＡＭを備えた現在のグラフィックスコントローラシステムと比べて、電力がかなり節約される。現在のグラフィックスコントローラシステムの容量はＤＲＡＭパッケージおよびコントローラパッケージのＩ／Ｏピンの容量に、ＤＲＡＭパッケージとコントローラパッケージとを乗せ、かつ接続するマザーボード上のトレースの容量を足したものからなる。この発明はビデオメモリアドレス、データおよびコントロールバス容量をおよそ２０分の１に削減する。これらの線の多くは高周波数で連続して切換わるため、結果として、それに相当する電力が節約される。電力を節約する別のものには、グラフィックスエンジン２２とビデオメモリ２１との間で転送され得る１２８ビットの幅のメモリワードがある。コントローラ、すなわちグラフィックスエンジン２２には、１つのＤＲＡＭ読出しサイクルの後に利用できる１２８ビットのデータが有る。これと比較して、先行技術のグラフィックスコントローラシステムは３２ビットまたは１６ビットの幅のＤＲＡＭ構成に応じてそれぞれ４つまたは８つの読出しサイクルを必要とする。各ＤＲＡＭサイクルにおいて固定量の電力が消費されるため、この発明は先行技術の電力消費の４分の３から８分の７の量を節約する。さらに、この発明は非常に効率的にメモリを用いる。ビデオメモリ２１のキャパシティは３２Ｋｘ１２８ビット、または次に大きなサイズである６４Ｋｘ１２８ビットのメモリを形成するＤＲＡＭ集積回路の組合せといった、上位２進境界になる必要はない。この発明は、各々２５６Ｋ（２¹⁸）ビットの典型的なサイズのメモリブロックを加えることにより、ビデオメモリ１１に必要なキャパシティを達成する。メモリキャパシティは特定の用途にカスタマイズできる。たとえば、１０２４ｘ７６８ｘ８のディスプレイ要件は６．４メガビットのビデオメモリを必要とし、これは２４個のメモリブロックで構成できる。外部のＤＲＡＭでは、標準的なＤＲＡＭパッケージには４メガビットあるため、８メガビットのビデオメモリが必要である。集積回路２０のビデオメモリ２１はいかなる幅、深さまたはキャパシティにも構成でき、かつ標準的なＤＲＡＭに関連した多重化アドレスアーキテクチャに従う必要はない。大量の論理およびメモリを単一の集積回路に組込むことができるため、この発明は１つの集積回路においてグラフィックスコントロール動作のためのおよびビデオメモリ論理を提供する。図７は図２の、進歩したグラフィックスコントローラシステムの構成をより詳しく示す。先に述べたとおり、メモリ２１は５６Ｋｘ１２８ビットの幅に配置されたダイナミックＲＡＭメモリセルから構成される。メモリブロックで言い換えると、メモリ２１には２¹⁸ｘ２８ビットの記憶容量がある。図２の１２８ビットのインタフェース２５は、１６個の８ビットのバイトとして構成された１２８ビット幅のバス６１によって実現され、このため書込み動作はバイトレベルでメモリ２１に対して行なうことができる。バス６１には、図２のグラフィックスエンジン２２の部分であるグラフィックスユーザインタフェース（ＧＵＩ）加速ブロック６２が接続される。図２のＣＰＵインタフェース２３は図７のホストバスインタフェースブロック６３によって実現され、ディスプレイインタフェース２４はＣＲＴディスプレイブロック６４およびＬＣＤディスプレイインタフェースブロック６５によって実現される。ブロック６２〜６５はすべて図７の点線で示される。図７には赤外線インタフェース２６、ＰＣＭＣＩＡホストアダプタ２７およびビデオソースインタフェース２８が示されていない。インタフェース２６および２８ならびにアダプタ２７の回路は現在パーソナルコンピュータシステムにある別個の印刷回路板に見られ、かつ先に述べた技術によって単一の集積回路上に一体化されてもよい。ＧＵＩ加速ブロック６２は１２８ビットの幅のレジスタ７０を有し、このレジスタ７０はバス６１からデータを受け取る。レジスタ７０はその内容を各々６４ビットの２つの部分に分けて６４ビットのＢＩＴブロック転送（ＢＩＴＢＬＴ）動作ユニット７１に送り、動作を行なう。ユニット７１の出力は６４ビットの幅の経路を通ってアッセンブルレジスタ７２に送り込まれる。ＢＩＴＢＬＴ動作の後、レジスタ７２は１２８ビットのワードを形成して、バス６１に送り返す。この構成では性能と集積回路上のスペースとの間の妥協が最良であり、転送速度はメモリ２１と動作ユニット７１との間で最大になり、なおユニット７１に対して最適なサイズである６４ビットが維持される。１２８ビットのＢＩＴＢＬＴ動作ユニットは非常に大量の集積回路スペースを占め、３２ビットのユニットはＢＩＴＢＬＴ動作を遅らせ過ぎる。ホストバスインタフェースブロック６３はホスト、すなわちコンピュータシステムのＣＰＵのバスとバス６１との間にある。インタフェースブロック６３は１２８ビットのバス６１とホストの３２ビットのバスとの間に双方向性のデータ経路を提供する。ブロック６３はバスリードラッチ７３を有し、このバスリードラッチ７３はバス６１からの１２８ビットの幅のワードを保持する。ラッチ７３の出力はマルチプレクサ７４の入力に接続され、このマルチプレクサ７４は１２８ビットのラッチ７３から、ホストバスへの３２ビットを選択する。ホストのリード動作のために、選択された３２ビットはホストバスのアドレススペースに４つの連続したバイトを含まなければならない。使用しているＶＧＡコンパチブルフォーマットおよび他の拡張記憶フォーマットに応じて、これらの４つのバイトはラッチ７３に記憶されたデータの、１８ｘ８ビットが１２８ビットに等しい、１６バイトの中に散在してもよい。ラッチ７３の出力は図８に示され、各々のバイトは０〜Ｆで明示される。ＶＧＡコンパチブルフォーマットおよび付加的な拡張記憶フォーマットすべてに４バイトのアクセスを適切に実現するために、マルチプレクサ７４は別個の４つの単一のバイトマルチプレクサ７４Ａ〜７４Ｄとして実施され、それぞれはホストバス上で読み返された各バイトに対応する。８−１のマルチプレクサ７４Ａ〜７４Ｄの各々は、ラッチ７３からの特定の入力バイトとともにそれぞれ図９Ａ〜９Ｄに示される。各々のマルチプレクサ７４Ａ〜７４Ｄはそれぞれホストバスへのバイト０〜３を発生する。マルチプレクサ７４Ａ〜７４Ｄに制御信号ｓｅｌｄａ（２：０）、ｓｅｌｄｂ（２：０）、ｓｅｌｄｃ（２：０）、およびｓｅｌｄｃ（２：０）を発生する論理が以下のＶＨＤＬコードに記載される。これらの制御信号はプログラマブルコントロールレジスタにあるＶＧＡ標準規格ロールビットから引出され、このプログラマブルコントロールレジスタは使用中の記憶フォーマットおよびメモリコントローラ状態の機械の内部状態の付加的な情報を定める。この発明は以下の標準的なコントロールビットＳＲ４［３］＝チェーン４ＧＲ５［３］＝読出しモードＧＲ５［４］＝奇数／偶数ＧＲ４［０］＝読出しマップ選択［０］ＧＲ４［１］＝読出しマップ選択［１］ＧＲ６［０］＝ＡＰＡ／Ｔｅｘｔ＊，グラフィックスモードと、拡張モードコントロールビットＰＡＣＰＩＸ＝パックピクセルフォーマットとを用いる。示されるように、ード −−リードモードについてはホスト書込みｃｙｃ（ｈｗｃｙｃ）にパックモードを強いる。 −−ｔｍｐｐａｃｋに加えてモデル（ｇｒ５３）およびｍｅｍｔｓｔを読出す。これらのコントロールビットは制御信号ｔｍｐｐａｃｋ、ｐａｃｋ、ｒｄｐｌａｎａｒおよびｗｒｐｌａｎａｒを発生するのに用いられ、これらの制御信号は最終的には、制御信号ｓｅｌｄａ（２：０）、ｓｅｌｄｂ（２：０）、ｓｅｌｄｃ（２：０）、およびｓｅｌｄｃ（２：０）を発生するのに用いられる。これらの制御信号から、マルチプレクサ７４Ａ〜７４Ｄの各々に対して他の制御信号が発生する。たとえば、第１のマルチプレクサ７４Ａの制御論理および制御信号は以下のとおりである。 −−最初の８個の８−１のｍｕｘ（７：０）上記の制御信号は制御信号ｓｅｌａ（０）〜ｓｅｌａ（７）を発生する。これらの８つの制御信号は次に制御信号ｓｅｌｄａを３つ発生する。上記のＶＨＤＬコードのｅｎｄは出力バイトｃｐｕ１０として、８つの入力バイトｍｒｄｄｔａ（ＸＤＯＷＮＴＯＹ）のうち１つを選択することによってマルチプレクサ７４Ａがいかに制御信号に応答するかを示す。同様に −−第２の８個の８−１のｍｕｘ（１５：８） −−第３の８個の８−１のｍｕｘ（２３：１６） −−第４の８個の８−１のｍｕｘ（３１：２４）マルチプレクサ７４Ｂ〜７４Ｄの動作および制御信号の詳細をそれぞれ示す。再度図７を参照して、ブロック６３はさらにＦＩＦＯ（先入れ先出し）レジスタ７７を有し、このレジスタ７７の入力端子は３２ビットのホストバスに接続されてホストバスからデータを転送する。これもまた３２ビットの幅であるＦＩＦＯ７７の出力端子はグラフィックスコントローラユニット７６に接続され、このグラフィックスコントローラユニット７６の入力端子はマルチプレクサ７４の出力端子に接続される。グラフィックスコントローラユニット７６はデータビットを操作し、かつＣＰＵ（図示せず）からのコマンドに応答して４つのドライバ７５を通して単一または複数のバイトをバス６１に選択的にロードできる。ＶＧＡのコンパチビリティのためには、メモリ書込み動作の間にバスリードラッチ７３からグラフィックスコントローラユニット７６に送られる３２ビットは常に、ホストバス上のメモリモジュール６０から読出された最後のバイトを含む、４つのＶＧＡ面からの４つのバイトである。マルチプレクサ７４は各読出し動作が完了すると同時にＶＧＡコンパチブルモードに正しく設定される。マルチプレクサ７４のこのような設定はここでもまた、ＶＧＡまたは拡張モードに依存し、かつアペンディクス１および２Ａ〜２Ｄに示されるものと似た論理式から引出される。４つのドライバ７５はマルチプレクサ７４によって行なわれたデータ選択動作を逆にする。マルチプレクサ７４はメモリ６０から読出された１６バイトから４バイトを選択し、ホストバスに送る。ドライバ７５は書込み動作においてホストバスからの４バイトを、メモリバス６１上の１６バイトのスロットに適切に位置づけ、それによりデータは後に引き出すことができるよう適切に記憶される。これらのドライバ７５の制御は、メモリコントローラの制御状態およびコントロールレジスタビットであって、使用中のＶＧＡコンパチブル記憶フォーマットまたは他の付加的な拡張記憶フォーマットを規定するものによってもたらされる。ＣＲＴディスプレイブロック６４はメモリ２１と、ＶＧＡ規格とコンパチブルであるＣＲＴディスプレイとの間のデータ経路を提供する。ブロック６４は、バス６１からの１２８ビットを受け取るデータ回転ユニット８０を有する。ユニット８０は３２ビットの４つの経路を介してＣＲＴＦＩＦＯレジスタ８１の入力端子に接続され、このレジスタ８１は各ワードが１２８ビットの幅である、４ワードのキャパシティを有する。言い換えるとＦＩＦＯレジスタ８１の幅は１２８ビットあり、深さは４段あり、かつ４回のメモリ取込みによって満たすことができる。ＦＩＦＯレジスタ８１の出力端子は３２ビットの幅の経路を介してＶＧＡディスプレイ経路ユニット８２に接続される。今日のノートブック型コンピュータ用のＶＧＡコンパチブルグラフィックスコントローラはすべて外部のビデオメモリバッファへの１６ビットまたは３２ビットのメモリバスに基づく。これと比較して、この１２８ビットのバスのアーキテクチャにより性能が高まり、電力消費が削減できる。しかし、ＶＧＡの互換性を達成し、かつ性能を高めるためには、メモリバス６１からＦＩＦＯレジスタ８１にデータを転送する際にバイトスワッピングが必要である。このスワッピングはデータ回転ユニット８０で実施される。１２８ビットのＦＩＦＯレジスタ８１から３２ビットが選択され、かつＶＧＡディスプレイ経路ユニット８２に送られる。以下のコード −−ＣＲＴＦＩＦＯ入力ＭＵＸ式は、使用中のＶＧＡ記憶フォーマットまたは拡張モード記憶フォーマットを規定するコントロールレジスタビットによって制御信号および実施を特定し、かつメモリコントローラの制御状態を特定する。以下の制御信号がある。ｆｏｎｔｃｙは内部の状態マシーンから、かつ先に特定された制御信号ＧＲ６［０］から間接的に引出された信号である。ｆｏｎｔｃｙといった制御信号はこのＶＧＡコンパチブルコントローラに見られ、テキストモードにおいてフォントまたはＡＳＣＩＩフェッチ動作を定める。ｓｗａｐおよびｓｗａｐはＶＧＡコンパチブルコントローラに見られる０および１オーダのビットのＣＲＴアドレスカウンタである。これらの信号は先に述べたチェーン４および奇数／偶数の制御信号から引出される。ｒｓｃｎｔｂ０およびｒｓｃｎｔｂ１はＶＧＡコンパチブルコントローラに見られる０および１オーダのビットの５ビットの行走査カウンタである。行走査カウンタはテキストモードの文字行をトラッキングするために用いられる。１ワードは先に特定された制御信号であるＳＲ４［３］またはチェーン４である。ｃｒｓｒｄｔｃｔはＶＧＡコンパチブルコントローラにおけるカーソル検出信号である。さらに、ＴＥＸＴおよびａｐａは先に特定された制御信号ＧＲ６［０］の真の、かつ反転されたものである。これらの制御信号はさらなる信号ｍｅｍｃ１ｄｔａおよびｍｅｍｃ２ｄｔａを発生するのに用いられる。一般的に言うと、これらの２つの信号はテキストモードにおけるｃｒｓｒｄｔｃｔ信号か、またはグラフィックスモードにおける、バス６１上の１２８ビットのワードからのビット９６（またはそれぞれビット３６）のデータビットのいずれかである。信号ｍｅｍａｄｔａは基本的にはバス６１上の１２８ビットのワードから形成された３２ビットの４つのワードのデータである。ビット場所１２７〜９６および６３〜３２のためのワードはビット９６およびビット３２がテキストモードにおけるｃｒｓｒｄｔｃｔか、またはそれぞれバス６１からのデータビット９６およびデータビット３２かのいずれかとなるように修正される。最後にｓｗａｐａおよびｓｗａｐｂはデータ回転ユニット８０にあるマルチプレクサへの制御信号である。「＆」という記号は信号の連結を表わすことに注目すべきである。最後に以下のコードは、 −−ｆｉｆｏの最初のＶＧＡワードに対応する第１の組のｍｕｘ −−ｆｉｆｏの最初のＶＧＡワードに対応する第１の組のｍｕｘ −−メモリからｆｉｆｏへの第２および第４のＶＧＡグループのデータにはｍｕｘはない。 −−ｃｒｔｆｉｎ（１２０ｄｏｕｎｔｏ０）はｃｒｔｆｉｆｏに行く１２８データビットである。データ回転ユニット８０の動作を示し、このデータ回転ユニット８０は入力としてｍｅｍａｄｔａ信号を受け取り、かつＦＩＦＯレジスタ８１への出力としてｃｒｔｆｉｎ信号を送る。第１のＶＧＡ（３２ビットの）ワードであるｃｒｔｆｉｎ（３１ＤＯＷＮＴＯ０）は制御信号ｓｗａｐａの状態に応じてバス６１からの入来する３２ビットの４つのワードのうちいずれで満たされてもよい。同様に、第３のＶＧＡ（３２ビットの）ワードであるｃｒｔｆｉｎ（９５ＤＯＷＮＴＯ６４）は、制御信号ｓｗａｐｂの状態に応じてバス６１からの入来する３２ビットの４つのワードのうちいずれで満たされてもよい。第２のＶＧＡワードであるｃｒｔｆｉｎ（６３ＤＯＷＮＴＯ３２）および第４のＶＧＡワードであるｃｒｔｆｉｎ（１２７ＤＯＷＮＴＯ９６）はそれぞれ、バス６１からの入来する第３の３２ビットのワードおよび第１の３２ビットのワードによって満たされる。その後ＣＲＴＦＩＦＯ８１はＶＧＡディスプレイ経路ユニット８２およびカラーパレットＲＡＭ８３に３２ビットのワードを選択的に送る。ＲＡＭ８３はディジタルアナログコンバータ（ＤＡＣ）８４に接続される。ＲＡＭ８３はＤＡＣ８４に、各コンポーネントカラーに対し６ビットずつ、１８ビットのデータを送る。ＤＡＣ８４はＣＲＴカラーディスプレイのためのアナログ信号を発生する。ＲＡＭ８３はさらにデュアル走査のＬＣＤパネルディスプレイのために構成されたＬＣＤディスプレイインタフェースブロック６５にデータを送る。ブロック６５の一般的な動作は、シェーダユニット９６がＲＡＭ８３からデータを受信することである。ユニット９６はＬＣＤピクセルに対するグレースケール値を発生する。ちなみに、グレースケールという用語はカラーＬＣＤディスプレイの強度を示すことに注目すべきである。これらの値はフォーマッタユニット９２に送られ、このフォーマッタユニット９２はその名称が示唆するようにＬＣＤディスプレイの電極を駆動する集積回路のグレースケール値をフォーマット化する。シェーダユニット９６はさらに、いくつかのバッファユニット９５、９４、９３、９０および９１（およびバス６１に沿って）を通してそのグレースケール値を送り、その後フォーマッタユニット９２でフォーマット化され、かつ送信されてデュアル走査動作をする。デュアル走査ＬＣＤパネルは今日ノートブック型コンピュータに一般的に用いられ、かつブロック６５のバッファユニットはメモリであって、それによって交互の動作において１つのＬＣＤパネルのディスプレイがシェーダユニット９６で更新にされ、第２のパネルの表示がメモリから維持されるものを提供する。したがって、以上の説明はこの発明の好ましい実施例を十分にかつ完全に開示しているが、この発明の真の範囲および精神から離れることなくさまざまな修正、代替的な構成および等価物が採用されてもよい。たとえばこの発明は７．３メガビットほどであり、かつ４０〜５０Ｋほどの論理ゲートのメモリキャパシティを有する集積回路で説明されたが、より小さいサイズの集積回路を形成するのにこの発明を用いることができる。グラフィックスカードにおける基礎的なＶＧＡビデオメモリのキャパシティである２メガビットのメモリキャパシティを有し、現在のグラフィックスコントローラ集積回路の論理のおよその量である３０Ｋの論理ゲートを備えた集積回路でもこの発明の利点を実現することができる。たとえばコスト、電力消費および占有スペースが削減され、性能が高まる。したがってこの発明は添付のクレームの境界および範囲によってのみ限定されるべきである。

Claims

【特許請求の範囲】１．ＣＰＵおよびディスプレイに接続するための集積回路グラフィックスコントローラシステムであって、前記コントローラシステムは、前記ＣＰＵからの命令に応答してビデオデータを操作するためのグラフィックスエンジンと、前記ビデオデータを保持するビデオメモリと、前記グラフィックスエンジンと前記ビデオメモリとの間にあるデータインタフェースとを含み、前記インタフェースの幅は少なくとも６４ビットであり、それにより前記グラフィックスコントローラシステムが電力消費を削減する、グラフィックスコントローラシステム。２．ＰＣＭＣＩＡホストアダプタをさらに含む、請求項１に記載のグラフィックスコントローラシステム。３．赤外線インタフェースをさらに含む、請求項１に記載のグラフィックスコントローラシステム。４．ｎが整数であるとき前記メモリが２¹⁸ｘ８ｘｎビットの中間サイズを有する、請求項１に記載のグラフィックスコントローラシステム。５．前記メモリが２¹⁸ｘ１８ビットである、請求項４に記載のグラフィックスコントローラシステム。６．前記データインタフェースの幅が１２８ビットである、請求項５に記載のグラフィックスコントローラシステム。７．ＣＰＵおよびディスプレイに接続するための集積回路グラフィックスコントローラシステムであって、前記コントローラシステムは前記ＣＰＵからの命令に応答してビデオデータを操作するためのグラフィックスエンジンを含み、前記グラフィックスエンジンはＰチャネルトランジスタおよびＮチャネルトランジスタから形成される論理回路を有し、前記Ｐチャネルトランジスタのソースは第１の電圧電源線に接続され、前記Ｎチャネルトランジスタのソースは第２の電圧電源線に接続され、かつ前記Ｎチャネルトランジスタは第３の電圧電源線に接続される基板領域に置かれ、前記第３の電圧電源は前記第２の電圧電源よりも低く、さらに前記コントローラシステムは、前記ビデオデータを保持するビデオメモリと、前記グラフィックスエンジンと前記ビデオメモリとの間のデータインタフェースとを含み、それにより前記グラフィックスコントローラシステムが電力消費を削減する、集積回路グラフィックスコントローラシステム。８．前記ビデオメモリの容量は少なくとも２メガビットであり、前記グラフィックスコントローラが少なくとも３０Ｋの論理ゲートを含む、請求項７に記載の集積回路グラフィックスコントローラシステム。９．ＣＰＵおよびディスプレイに接続するための集積回路グラフィックスコントローラシステムであって、前記コントローラシステムは、前記ＣＰＵからの命令に応答してビデオデータを操作するためのグラフィックスエンジンを含み、前記グラフィックスエンジンは大部分がＰチャネルトランジスタからなるアナログ回路を有し、さらに前記コントローラシステムは、前記ビデオデータを保持するビデオメモリと、前記グラフィックスエンジンと前記ビデオメモリとの間のデータインタフェースとを含み、それにより前記グラフィックスコントローラシステムが電力消費を削減する、集積回路グラフィックスコントローラシステム。１０．少なくとも３０Ｋの論理ゲートを有する論理部分と、少なくとも２メガビットの容量を有するメモリ部分とを含む、集積回路。１１．前記論理ゲートがＰチャネルトランジスタおよびＮチャネルトランジスタを有し、前記Ｐチャネルトランジスタのソースは第１の電圧電源線に接続され、前記Ｎチャネルトランジスタのソースは第２の電圧電源線に接続され、かつ前記Ｎチャネルトランジスタは第３の電圧電源線に接続される基板部分に置かれ、前記第３の電圧電源は前記第２の電圧電源よりも低い、請求項１０に記載の集積回路。１２．少なくとも３０Ｋの論理ゲートを有する論理部分と、少なくとも２メガビットの容量を有するメモリ部分とを備える集積回路において、論理ゲートは、Ｎウェルにあり、かつゲートと、第１および第２のソース／ドレインとを有するＰＭＯＳトランジスタを含み、前記第１のソース／ドレインは第１の電源に接続され、さらにＰウェルにあり、かつゲートと、第１および第２のソース／ドレインとを有するＮＭＯＳドライブトランジスタを含み、前記ゲートは前記ＰＭＯＳドライブトランジスタの前記ゲートに共通して入力端末に接続され、前記ＮＭＯＳドライブトランジスタの前記第２のソース／ドレインは前記ＰＭＯＳドライブトランジスタの前記第２のソース／ドレインに共通して出力端子に接続され、前記第１のソース／ドレインは第２の電源に接続され、前記第２の電源は前記第１の電源に対して負の電圧であり、さらに前記論理ゲートは、前記Ｐウェルに接続される第３の電源を有し、前記第３の電源は前記第２の電源に対して負の電圧であり、それによりラッチアップ状態が避けられる、論理ゲート。１３．前記第３の電源が前記第２の電源に対して予め定められた電圧に設定される、請求項１２に記載のバッファ回路。１４．前記予め定められた電圧がおよそ−１．５ボルトである、請求項１３に記載のバッファ回路。１５．少なくとも３０Ｋの論理ゲートを有する論理部分と、少なくとも２メガビットのキャパシティを有するメモリ部分とを備える集積回路において、出力ドライブステージを有するバッファ回路は、Ｎウェルにあり、かつゲートと、第１および第２のソース／ドレインとを有するＰＭＯＳドライブトランジスタを含み、前記第１のソース／ドレインは第１の電源に接続され、さらにＰウェルにあり、かつゲートと、第１および第２のソース／ドレインとを有するＮＭＯＳドライブトランジスタを含み、前記ゲートは前記ＰＭＯＳドライブトランジスタの前記ゲートと同様に入力端子に接続され、前記ＮＭＯＳドライブトランジスタの前記第２のソース／ドレインは前記ＰＭＯＳドライブトランジスタの前記第２のソース／ドレインに共通して出力端末に接続され、かつ前記第１のソース／ドレインは第２の電源に接続され、前記第２の電源は前記第１の電源に対して負の電圧であり、さらに前記バッファ回路は、前記ＰＭＯＳドライブトランジスタの付近にあるタップを通して前記Ｎウェルに接続される第３の電源を含み、前記第３の電源は前記第１の電源に対して正の電圧であり、それによりラッチアップ状態が避けられる、バッファ回路。１６．前記第３の電源が前記第１の電源に対して予め定められた電圧に設定される、請求項１５に記載のバッファ回路。１７．前記予め定められた電圧がおよそ＋１ボルトである、請求項１６に記載のバッファ回路。１８．前記第１の電源がおよそ＋５ボルトであり、前記第２の電源がおよそ０ボルトであり、かつ前記第３の電源が＋６ボルトである、請求項１７に記載のバッファ回路。１９．第１の電源がおよそ＋３．３ボルトであり、前記第２の電源がおよそ０ボルトであり、かつ前記第３の電源が＋４．３ボルトである、請求項１７に記載のバッファ回路。２０．複数の出力ドライバ段をさらに有し、各段は１対のＰＭＯＳドライブトランジスタおよびＮＭＯＳドライブトランジスタを含み、各ＰＭＯＳトランジスタは前記Ｎウェルにあり、かつ前記第３の電源は各ＰＭＯＳドライブトランジスタ付近にあるタップを通して前記Ｎウェルに接続される、請求項１５に記載のバッファ回路。２１．少なくとも３０Ｋの論理回路を有する論理部分と、少なくとも２メガビットのキャパシティを有するメモリ部分とを備える集積回路において、キャパシタは、半導体基板のＮウェルにあるＰＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタはゲートと、第１および第２のソース／ドレインとを有し、前記第１のソース／ドレインは前記第２のソース／ドレインに共通して接続されて、前記キャパシタの前記第１の端子を形成し、前記ゲートは前記キャパシタの第２の端子を形成し、前記Ｎウェルは第１の電源に接続され、かつ前記基板は前記第１の電源に対して負の電圧にある第２の電源に接続され、それにより前記キャパシタは前記基板の電気雑音から分離される、キャパシタ。２２．前記第２の電源が基板バイアス発生器から発生する、請求項２１に記載のキャパシタ。２３．前記第２の電源がおよそ−１．５ボルトである、請求項２２に記載のキャパシタ。２４．前記第１の電源がおよそ＋３．３ボルトである、請求項２２に記載のキャパシタ。