JPS60252394A - カラ−画像表示装置 - Google Patents
カラ−画像表示装置Info
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- JPS60252394A JPS60252394A JP59101886A JP10188684A JPS60252394A JP S60252394 A JPS60252394 A JP S60252394A JP 59101886 A JP59101886 A JP 59101886A JP 10188684 A JP10188684 A JP 10188684A JP S60252394 A JPS60252394 A JP S60252394A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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- General Engineering & Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、表示色に応じた数のメモリプレーンで構成さ
れた画像メモリを有するカラー画像表示装置に係り、特
にメモリプレーンを可変構成にしたカラー画像表示装置
に係る。
れた画像メモリを有するカラー画像表示装置に係り、特
にメモリプレーンを可変構成にしたカラー画像表示装置
に係る。
［従来技術］
カラー画像用の画像メモリは１ピクセル当り複数ビット
の画像情報を記憶するため、一般に表示色に応じた数の
メモリプレーンで構成されている。
の画像情報を記憶するため、一般に表示色に応じた数の
メモリプレーンで構成されている。
例えば３原色を使用する場合は、赤、緑、および青の各
メモリプレーンにより８色まで表示できる。
メモリプレーンにより８色まで表示できる。
−般にはｎ枚のメモリプレーンで表示可能な色の種類は
２０色である。従来のカラー画像表示装置ではｎの値が
固定されていたが、特開昭５８−５５９８４号公報のよ
うに、メモリプレーンを可変構成にすると、画像表示の
融通性が増す。
２０色である。従来のカラー画像表示装置ではｎの値が
固定されていたが、特開昭５８−５５９８４号公報のよ
うに、メモリプレーンを可変構成にすると、画像表示の
融通性が増す。
［発明が解決しようとする問題点］
可変構成のメモリプレーンを使用する場合の問題は、外
部から見たときプレーン構成がどうであろうと、ＣＰＵ
−ディスプレイ間のインタフェースの動作が一定でなけ
ればならないことである。
部から見たときプレーン構成がどうであろうと、ＣＰＵ
−ディスプレイ間のインタフェースの動作が一定でなけ
ればならないことである。
例えば、メモリプレーンのサイズが２倍（枚数が半分）
になったとき、画像メモリの読出しおよび書込みを行う
回路（以下、Ｒ／Ｗ回路という）とメモリプレーンの間
のバスのサイズも２倍にすれば、メモリのＲ／Ｗ時間は
一定となる。しかし、物理的にはバスサイズは固定され
ているため、Ｒ／Ｗ回路とメモリ間の可変バスサイズに
対応するためには、バスサイズ別にＲ／Ｗ回路を設け、
それらを適宜切換えてメモリに接続することが必要であ
った。
になったとき、画像メモリの読出しおよび書込みを行う
回路（以下、Ｒ／Ｗ回路という）とメモリプレーンの間
のバスのサイズも２倍にすれば、メモリのＲ／Ｗ時間は
一定となる。しかし、物理的にはバスサイズは固定され
ているため、Ｒ／Ｗ回路とメモリ間の可変バスサイズに
対応するためには、バスサイズ別にＲ／Ｗ回路を設け、
それらを適宜切換えてメモリに接続することが必要であ
った。
従って本発明の目的は、１つのＲ／Ｗ回路で異なるバス
サイズに対応できるカラー画像表示装置を提供すること
にある。
サイズに対応できるカラー画像表示装置を提供すること
にある。
［問題点を解決するための手段］
本発明においては、画像メモリを構成する複数のカラ一
対応メモリプレーンはＣＰＵがらの共通アドレスによっ
て同時にアドレス指定され、個々に接続されているデー
タバス上の画像データを書込まれるか、またはそれらの
データバスへ画像データを読出す。画像メモリへ書込む
べき画像データはＲ／Ｗ回路において各メモリプレーン
のデータバスへ分配される。これらの画像データが書込
まれるのは、第１選択手段によって選択されたメモリプ
レーンだけである。読出しは各メモリプレーンで同時に
行われ、読出された画像デ”−夕はメモリプレーンごと
に設けられている読出しレジスタヘロードされる。その
うち、第２選択手段によって選択された読出しレジスタ
の内容がＣＰＵバスへ出力される。
対応メモリプレーンはＣＰＵがらの共通アドレスによっ
て同時にアドレス指定され、個々に接続されているデー
タバス上の画像データを書込まれるか、またはそれらの
データバスへ画像データを読出す。画像メモリへ書込む
べき画像データはＲ／Ｗ回路において各メモリプレーン
のデータバスへ分配される。これらの画像データが書込
まれるのは、第１選択手段によって選択されたメモリプ
レーンだけである。読出しは各メモリプレーンで同時に
行われ、読出された画像デ”−夕はメモリプレーンごと
に設けられている読出しレジスタヘロードされる。その
うち、第２選択手段によって選択された読出しレジスタ
の内容がＣＰＵバスへ出力される。
［実施例］
これから説明する実施例では、メモリプレーン（以下、
単にプレーンという）の数は４枚であり各プレーンにお
いて共通のアドレスにより８ビツト（１バイト）単位の
書込みまたは読出しが同時に行われるようになっている
が、もちろん本発明はこのような数値に限定されるもの
ではない。
単にプレーンという）の数は４枚であり各プレーンにお
いて共通のアドレスにより８ビツト（１バイト）単位の
書込みまたは読出しが同時に行われるようになっている
が、もちろん本発明はこのような数値に限定されるもの
ではない。
まずマルチプレーンモードの考え方について説明する。
第１Ａ図は４枚モード、第１Ｂ図は２枚モード、第１Ｃ
図は１枚モードのときの構成をそれぞれ示している。い
ずれのモードにおいてもＲ／Ｗ回路１０は同じでよい。
図は１枚モードのときの構成をそれぞれ示している。い
ずれのモードにおいてもＲ／Ｗ回路１０は同じでよい。
４枚モードおよび２枚モードはカラー表示用であるが、
１枚モードはモノクロ表示の他にカラー表示（白黒以外
の２色）も可能である。Ｒ／Ｗ回路１０は、ＣＰ ＴＪ
１．２からの指令に応答して、ＣＰＵ１２から画像メ
モリ１４への書込み、および画像メモリ１４からＣＰＵ
］、 ２への読出しを行う。各プレーンにはＣＰＵ１
２からアドレスバス２４を介して同しアドレスが供給さ
れる。画像メモリ１４に書込まれている画像データを読
出してディスプレイ１６で表示する場合は、Ｒ／Ｗ回路
１０とは別の表示リフレッシュ回路（図示せず）が使用
されるが、これは本発明には関係しないので、ここでは
触れないことにする。
１枚モードはモノクロ表示の他にカラー表示（白黒以外
の２色）も可能である。Ｒ／Ｗ回路１０は、ＣＰ ＴＪ
１．２からの指令に応答して、ＣＰＵ１２から画像メ
モリ１４への書込み、および画像メモリ１４からＣＰＵ
］、 ２への読出しを行う。各プレーンにはＣＰＵ１
２からアドレスバス２４を介して同しアドレスが供給さ
れる。画像メモリ１４に書込まれている画像データを読
出してディスプレイ１６で表示する場合は、Ｒ／Ｗ回路
１０とは別の表示リフレッシュ回路（図示せず）が使用
されるが、これは本発明には関係しないので、ここでは
触れないことにする。
第１Ａ図の４枚のモードにおいて、ＣＰＵ１２から画像
メモリ１４への書込みを行うときは、Ｒ／Ｗ回路１０は
、ＣＰＵ１２から１６ビツト幅のＣＰＵバス１８を介し
て送られてきた画像データを、各々のプレーン０〜３の
データバスへ分配して、選択されたプレーンへ８ビツト
ずつ同時に書込む。読出しのときは、各プレーンから８
ビツトの画像データが同時に読出され、ＣＰ Ｕ １２
ヘ１６ビツトずつ転送される。画像メモリ１４を構成
している４枚のプレーン０〜３は各々異なった色Δ〜Ｄ
に対応しており、従って表示のためにディスプレイ１６
の方へ送られるカラーコードは１ピクセル当り４ビツト
である。これは１６色の表示を可能にする。要するに４
枚モードにおいては４ビツトのカラーコードが８ピクセ
ル分同時に画像メモリ１４に書込まれたり、そこから読
出されたりする。
メモリ１４への書込みを行うときは、Ｒ／Ｗ回路１０は
、ＣＰＵ１２から１６ビツト幅のＣＰＵバス１８を介し
て送られてきた画像データを、各々のプレーン０〜３の
データバスへ分配して、選択されたプレーンへ８ビツト
ずつ同時に書込む。読出しのときは、各プレーンから８
ビツトの画像データが同時に読出され、ＣＰ Ｕ １２
ヘ１６ビツトずつ転送される。画像メモリ１４を構成
している４枚のプレーン０〜３は各々異なった色Δ〜Ｄ
に対応しており、従って表示のためにディスプレイ１６
の方へ送られるカラーコードは１ピクセル当り４ビツト
である。これは１６色の表示を可能にする。要するに４
枚モードにおいては４ビツトのカラーコードが８ピクセ
ル分同時に画像メモリ１４に書込まれたり、そこから読
出されたりする。
第１Ｂ図の２枚モードの場合は、４枚モードのときのプ
レーンＯ〜３が２５枚１組になって新たな２倍サイズの
プレーンＯ′および１′を構成している。ただし枚数が
２枚に減っているので、表示可能なのは４色だけである
。プレーンＯ′および１′に対する書込みおよび読出し
は１６．ビット単位で行われる。２枚モードにおいては
、ディスプレイ１６よりもドツト数の多いディスプレイ
２０を接続することができる。
レーンＯ〜３が２５枚１組になって新たな２倍サイズの
プレーンＯ′および１′を構成している。ただし枚数が
２枚に減っているので、表示可能なのは４色だけである
。プレーンＯ′および１′に対する書込みおよび読出し
は１６．ビット単位で行われる。２枚モードにおいては
、ディスプレイ１６よりもドツト数の多いディスプレイ
２０を接続することができる。
ディスプレイ゛１６および２０はカラーディスプレイで
あるが、第１（［の１枚モードの場合は、ディスプレイ
２２はモノクロでもよい。１枚モードにおいては２色し
か表示できないが、プレーンサイズが元の４倍になって
いるので大画面の表示が可能である。プレーン０″′に
対する書込みおよび読出しは３２ビット単位で行われる
。
あるが、第１（［の１枚モードの場合は、ディスプレイ
２２はモノクロでもよい。１枚モードにおいては２色し
か表示できないが、プレーンサイズが元の４倍になって
いるので大画面の表示が可能である。プレーン０″′に
対する書込みおよび読出しは３２ビット単位で行われる
。
実際には、画像メモリ１４はモードが何であっても第１
Ａ図の構成（物理構成）をとり、データの取扱いを変え
ることによって第１Ｂ図または第１Ｃ図の構成が論理的
に実現される。
Ａ図の構成（物理構成）をとり、データの取扱いを変え
ることによって第１Ｂ図または第１Ｃ図の構成が論理的
に実現される。
次に第２図を参照しながら、Ｒ／Ｗ回路１０の詳細につ
いて説明する。
いて説明する。
選択器３０はＣＰＵ１２からの制御バス３２上の制御信
号に応じて、ＣＰＵバス１８上の１６ビツトのデータを
下位バイトバス３４および上位バイトバス３６へ送り出
すか、または内部バス３８およびレジスタアドレスバス
４０へ送り出す。下位バイトバス３４はプレーンＯおよ
び２の８ビツトのデータバスに接続され、上位バイトバ
ス３６はプレーン１および３の８ビツトのデータバスに
接続されている。
号に応じて、ＣＰＵバス１８上の１６ビツトのデータを
下位バイトバス３４および上位バイトバス３６へ送り出
すか、または内部バス３８およびレジスタアドレスバス
４０へ送り出す。下位バイトバス３４はプレーンＯおよ
び２の８ビツトのデータバスに接続され、上位バイトバ
ス３６はプレーン１および３の８ビツトのデータバスに
接続されている。
内部バス３８はＲ／Ｗ回路１０に設けられている複数の
内部レジスタ、すなわちプレーンマスクレジスタ４２、
下位ビットマスクレジスタ４４、上位ビットマスクレジ
スタ４６、モードレジスタ４８およびプレーン選択レジ
スタ５０に接続されている。レジスタアドレスバス４０
はデコーダ５２に接続されている。デコーダ５２はレジ
スタアドレスバス４０からのレジスタアドレスを解読し
て、それに対応する内部レジスタヘロード信号を供給す
る。内部バス３８上のデータはこのロード信号を供給さ
れた１つの内部レジスタにのみロードされる。
内部レジスタ、すなわちプレーンマスクレジスタ４２、
下位ビットマスクレジスタ４４、上位ビットマスクレジ
スタ４６、モードレジスタ４８およびプレーン選択レジ
スタ５０に接続されている。レジスタアドレスバス４０
はデコーダ５２に接続されている。デコーダ５２はレジ
スタアドレスバス４０からのレジスタアドレスを解読し
て、それに対応する内部レジスタヘロード信号を供給す
る。内部バス３８上のデータはこのロード信号を供給さ
れた１つの内部レジスタにのみロードされる。
プレーンマスクレジスタ４２は４ビツトのレジスタで、
そのビット０〜３は画像メモリ１４のプレーンＯ〜３に
各々対応しており、各プレーンへの書込みを行うか否か
を示す。プレーンＯ〜３は対応するマスクビットが１の
ときにのみ、下位バイトバス３４または上位バイトバス
３６からの画像データを書込まれる。マルチプレクサ５
４は、カラーモードのときはプレーンマスクレジスタ４
２の内容をゲート５６の方へ通し、モノクロモードのと
きは、ＣＰＵ１２から供給されるＡＬＳＢ信号がＯか１
かに応じて、プレーンＯおよび１だけの書込みを可能に
するマスク信号またはプレーン２および３だけの書込み
を可能にするマスク信号を発生して、ゲート５６へ送る
。ＡＬＳＢはＣＰＵ１２からアドレスバス２４を介して
画像メモリ１４のプレーンＯ〜３へ共通に送られるメモ
リアドレス中の特定の１ビツト（例えば最下位ビット）
である。ゲート５６は、マルチプレクサ５４から送られ
てきたマスクビットが１のプレーンへのみＣＰＵ１２か
らの行アドレスストローブ信号ＲＡＳを通過させる。
そのビット０〜３は画像メモリ１４のプレーンＯ〜３に
各々対応しており、各プレーンへの書込みを行うか否か
を示す。プレーンＯ〜３は対応するマスクビットが１の
ときにのみ、下位バイトバス３４または上位バイトバス
３６からの画像データを書込まれる。マルチプレクサ５
４は、カラーモードのときはプレーンマスクレジスタ４
２の内容をゲート５６の方へ通し、モノクロモードのと
きは、ＣＰＵ１２から供給されるＡＬＳＢ信号がＯか１
かに応じて、プレーンＯおよび１だけの書込みを可能に
するマスク信号またはプレーン２および３だけの書込み
を可能にするマスク信号を発生して、ゲート５６へ送る
。ＡＬＳＢはＣＰＵ１２からアドレスバス２４を介して
画像メモリ１４のプレーンＯ〜３へ共通に送られるメモ
リアドレス中の特定の１ビツト（例えば最下位ビット）
である。ゲート５６は、マルチプレクサ５４から送られ
てきたマスクビットが１のプレーンへのみＣＰＵ１２か
らの行アドレスストローブ信号ＲＡＳを通過させる。
下位ビットマスクレジスタ４４および上位ビットマスク
レジスタ４６は、いずれも８ビツトのレジスタで、下位
バイトバス３４および上位バイトバス３６上の各８ビツ
トの画像データのうち、どのビットの書込みを禁止（マ
スク）するかを示す。
レジスタ４６は、いずれも８ビツトのレジスタで、下位
バイトバス３４および上位バイトバス３６上の各８ビツ
トの画像データのうち、どのビットの書込みを禁止（マ
スク）するかを示す。
レジスタ４４および４６の内容は、ＣＰＵ１２からの列
アドレスストローブ信号ＣＡＳによって条件付けられる
ゲート５８および６０を通って、プレーンＯおよび２（
下位ビットマスク）ならびにプレーン１および３（上位
ビットマスク）へＧＡ、Ｓとして供給される。
アドレスストローブ信号ＣＡＳによって条件付けられる
ゲート５８および６０を通って、プレーンＯおよび２（
下位ビットマスク）ならびにプレーン１および３（上位
ビットマスク）へＧＡ、Ｓとして供給される。
モードレジスタ４８はカラーモードかモノクロモードか
を示すモード信号をマルチプレクサ５４および・７２へ
供給する。
を示すモード信号をマルチプレクサ５４および・７２へ
供給する。
プレーン選択レジスタ５０はどのプレーンの画像データ
をＣＰＵ１２へ読出すかを指定する。モ〜ドレジスタ４
８からマルチプレクサ７２へ印加されるモード信号がカ
ラーモードを示していると、プレーン選択レジスタ５０
の内容がマルチプレクサ７２を通って、バスマルチプレ
クサ７０へ供給される。モノクロモードのときは、ＡＬ
ＳＢが０か１かに応じて、マルチプレクサ７２はプレー
ン０および１からの画像データを読出させる信号、また
はプレーン２および３からの画像データを読出させる信
号を発生して、バスマルチプレクサ７０へ送る。
をＣＰＵ１２へ読出すかを指定する。モ〜ドレジスタ４
８からマルチプレクサ７２へ印加されるモード信号がカ
ラーモードを示していると、プレーン選択レジスタ５０
の内容がマルチプレクサ７２を通って、バスマルチプレ
クサ７０へ供給される。モノクロモードのときは、ＡＬ
ＳＢが０か１かに応じて、マルチプレクサ７２はプレー
ン０および１からの画像データを読出させる信号、また
はプレーン２および３からの画像データを読出させる信
号を発生して、バスマルチプレクサ７０へ送る。
プレーンＯ〜３から同時に読出された各８ビツトの画像
データは、ＣＰＵからのラッチ信号によって読出しレジ
スタ６２．６４．６６および６８へ各々ロードされる。
データは、ＣＰＵからのラッチ信号によって読出しレジ
スタ６２．６４．６６および６８へ各々ロードされる。
バスマルチプレクサ７０は、マルチプレクサ７２からの
プレーン選択信号によって選択された読出しレジスタの
内容をＣＰＵバス１８ヘゲートする。
プレーン選択信号によって選択された読出しレジスタの
内容をＣＰＵバス１８ヘゲートする。
動作にあたっては、ＣＰＵＩ２は画像メモリ１４への書
込みま九はそこからの読出しに先立って。
込みま九はそこからの読出しに先立って。
Ｒ／Ｗ回路１０の内部レジスタを初期設定する指令を選
択器３０へ送る。この指令は、初期設定されるレジスタ
を指定するレジスタアドレスと、指定されたレジスタア
ドレスされるべき初期設定データを含んでいる。レジス
タアドレスはバス４０を介してデコーダ５２へ送られ、
それにより１っ゛の内部レジスタが選択されて、そこに
内部バス３８上の初期設定データがロードされる。
択器３０へ送る。この指令は、初期設定されるレジスタ
を指定するレジスタアドレスと、指定されたレジスタア
ドレスされるべき初期設定データを含んでいる。レジス
タアドレスはバス４０を介してデコーダ５２へ送られ、
それにより１っ゛の内部レジスタが選択されて、そこに
内部バス３８上の初期設定データがロードされる。
プレーンマスクレジスタ４２は、下位バイトバス３４上
の８ビツト画像データをプレーン０および２へ、そして
上位バイトバス３６上の８ビツト画像データ（下位バイ
トと同じでもよい）をプレーン１および３へ各々同時に
書込む場合は、全１に設定される。プレーン０〜３へ各
々異なった８ビツト画像データを書込みたいときは、例
えばプレーンマスクレジスタ４２において、最初にプレ
ーン０および１に対応するビット位置に１がロニドされ
且つプレーン２および３に対応するビット位置にＯがロ
ードされる。この結果、ゲート５６からのＲＡＳ信号が
プレーン０および１にのみ供給されるので、下位バイト
バス３４上の画像データはプレーン０にのみ書込まれ、
同時に上位バイトバス３６上の画像データはプレーン１
にのみ書込まれる。次にプレーンマスクレジスタ４２に
おいて、プレーンＯおよび１とプレーン２および３のマ
スクビット値が反対にされ、か、くて別の画像データが
プレーン２および３へ同時に書込まれる４枚モードにお
いては、下位バイトバス３４および上位バイトバス３６
上の画像データを全１または全０に設定し、プレーンマ
スクレジスタ４２へ表示したい色のカラーコードに対応
する４ビツトの値をロードしておくと、画像メモリ１４
に同じ色のデータを８ピクセル分ずつ順次に書込んでい
くことができる。
の８ビツト画像データをプレーン０および２へ、そして
上位バイトバス３６上の８ビツト画像データ（下位バイ
トと同じでもよい）をプレーン１および３へ各々同時に
書込む場合は、全１に設定される。プレーン０〜３へ各
々異なった８ビツト画像データを書込みたいときは、例
えばプレーンマスクレジスタ４２において、最初にプレ
ーン０および１に対応するビット位置に１がロニドされ
且つプレーン２および３に対応するビット位置にＯがロ
ードされる。この結果、ゲート５６からのＲＡＳ信号が
プレーン０および１にのみ供給されるので、下位バイト
バス３４上の画像データはプレーン０にのみ書込まれ、
同時に上位バイトバス３６上の画像データはプレーン１
にのみ書込まれる。次にプレーンマスクレジスタ４２に
おいて、プレーンＯおよび１とプレーン２および３のマ
スクビット値が反対にされ、か、くて別の画像データが
プレーン２および３へ同時に書込まれる４枚モードにお
いては、下位バイトバス３４および上位バイトバス３６
上の画像データを全１または全０に設定し、プレーンマ
スクレジスタ４２へ表示したい色のカラーコードに対応
する４ビツトの値をロードしておくと、画像メモリ１４
に同じ色のデータを８ピクセル分ずつ順次に書込んでい
くことができる。
ビットマスクレジスタ４４および４６は１画像データの
８ビツトのうち書込むべき画像ビットに対応するビット
位置に１をロードされ、書込みが禁止される画像ビット
に対応するビット位置にＯをロードされる。第２図には
示していないが、画像メモリ１４からレジスタ６２．６
４．６６および６８へ読出された画像データを所定量だ
けシフトする回路を設けておき、その出力をビットマス
クレジスタ４４および４６を用いて画像メモリ１４へ書
戻すと、表示画面上で画像を特定の方向に動かすことが
できる。
８ビツトのうち書込むべき画像ビットに対応するビット
位置に１をロードされ、書込みが禁止される画像ビット
に対応するビット位置にＯをロードされる。第２図には
示していないが、画像メモリ１４からレジスタ６２．６
４．６６および６８へ読出された画像データを所定量だ
けシフトする回路を設けておき、その出力をビットマス
クレジスタ４４および４６を用いて画像メモリ１４へ書
戻すと、表示画面上で画像を特定の方向に動かすことが
できる。
モードレジスタ４８は、カラーモードを表わす０また゛
はモノクロモードを表わす１をロードされる。
はモノクロモードを表わす１をロードされる。
プレーン選択レジスタ５０は、４つの読出しレジスタ６
２．６４．６６および６８のうちどのレジスタの内容を
ＣＰＵバス１８へ出力するかを示す選択データをロード
される。全プレーンの画像データを読出す場合は、カラ
ーモードかモノクロモードかには関係なく、マルチプレ
クサ７２からの選択信号によって、まずレジスタ６２お
よび６４の内容が各々ＣＰＵバス１８の下位バイトおよ
び上位バイトへ同時に出力され、次にレジスタ６６およ
び６８の内容が同様に出力される。特定のプレーンだけ
の読出しを指定する選択データがプレーン選択レジスタ
５０ヘロードされると、そのプレーンに対応する読出し
レジスタの内容だけが順次にＣＰＵバス１８へ出力され
る。
２．６４．６６および６８のうちどのレジスタの内容を
ＣＰＵバス１８へ出力するかを示す選択データをロード
される。全プレーンの画像データを読出す場合は、カラ
ーモードかモノクロモードかには関係なく、マルチプレ
クサ７２からの選択信号によって、まずレジスタ６２お
よび６４の内容が各々ＣＰＵバス１８の下位バイトおよ
び上位バイトへ同時に出力され、次にレジスタ６６およ
び６８の内容が同様に出力される。特定のプレーンだけ
の読出しを指定する選択データがプレーン選択レジスタ
５０ヘロードされると、そのプレーンに対応する読出し
レジスタの内容だけが順次にＣＰＵバス１８へ出力され
る。
［発明の効果］
本発明によれば１つのＲ／Ｗ回路であらゆるモードに対
応することができる。
応することができる。
第１Ａ図は４枚モードのブレーン構成を示すブロック図
。 第１Ｂ図は２枚モードのブレーン構成を示すブロック図
。 第１Ｃ図は１枚モードのブレーン構成を示すブロック図
。 第２図はＲ／Ｗ回路１０の詳細を示すブロック図。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名） ノロ誠Ａ／ンターナシコナノいビジネス１マレ＋νに一
］−ルξレーレ虐ン手続補正書（自発） 昭和５９年７月ｌり日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特許願 第１０１８８６号２、発明の名称 カラー画像表示装置 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 昭和 年 月 日７゜ ６、補正の対象 図 面 ７、補正の内容 添付複写図に未配したように、第１Ｃ図中の符号「２０
」を「２２」に補正する。
。 第１Ｂ図は２枚モードのブレーン構成を示すブロック図
。 第１Ｃ図は１枚モードのブレーン構成を示すブロック図
。 第２図はＲ／Ｗ回路１０の詳細を示すブロック図。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 − （外１名） ノロ誠Ａ／ンターナシコナノいビジネス１マレ＋νに一
］−ルξレーレ虐ン手続補正書（自発） 昭和５９年７月ｌり日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年 特許願 第１０１８８６号２、発明の名称 カラー画像表示装置 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正命令の日付 昭和 年 月 日７゜ ６、補正の対象 図 面 ７、補正の内容 添付複写図に未配したように、第１Ｃ図中の符号「２０
」を「２２」に補正する。
Claims (2)
- （１）個々にデータバスが接続されている複数のカラ一
対応メモリプレーンで構成された画像メモリと、 前記画像メモリに書込まれている画像データを可視表示
するディスプレイと、。 前記ＣＰＵに接続されたＣＰＵバスと、書込み時に前記
ＣＰＵバス上の画像データを前記メモリプレーンの各々
のデータバスへ分配する手段と、 前記複数のメモリプレーンのうち前記画像データが同時
に書込まれる１以上のメモリプレーンを選択する第１選
択手段と、 前記メモリプレーンごとに設けられている複数の読出し
レジスタと、 読出し時に前記複数の読出しレジスタのうちその内容が
同時に前記ＣＰＵバスへ出力される１、以上の読出しレ
ジスタを選択する第２選択手段と、を具備するカラー画
像表示装置。 - （２）前記第１選択手段は前記メモリプレーンと同数の
ビット位置を有するレジスタで構成され、書込みに先立
って前記ＣＰＵからマスク情報をロードされる、特許請
求の範囲第（１）項に記載のカラー画像表示装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101886A JPS60252394A (ja) | 1984-05-22 | 1984-05-22 | カラ−画像表示装置 |
| KR1019850000886A KR900002327B1 (ko) | 1984-05-22 | 1985-02-13 | 칼라 화상 표시 장치 |
| CA000478047A CA1233279A (en) | 1984-05-22 | 1985-04-01 | Color image display apparatus |
| BR8501703A BR8501703A (pt) | 1984-05-22 | 1985-04-11 | Aparelho de exibicao visual de imagens a cores |
| EP85105720A EP0165441B1 (en) | 1984-05-22 | 1985-05-10 | Color image display apparatus |
| DE8585105720T DE3585461D1 (de) | 1984-05-22 | 1985-05-10 | Einrichtung zur anzeige von farbbildern. |
| IN563/MAS/85A IN164958B (ja) | 1984-05-22 | 1985-07-22 | |
| SG110/93A SG11093G (en) | 1984-05-22 | 1993-02-03 | Color image display apparatus |
| HK349/93A HK34993A (en) | 1984-05-22 | 1993-04-08 | Color image display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101886A JPS60252394A (ja) | 1984-05-22 | 1984-05-22 | カラ−画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60252394A true JPS60252394A (ja) | 1985-12-13 |
| JPH0222955B2 JPH0222955B2 (ja) | 1990-05-22 |
Family
ID=14312416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101886A Granted JPS60252394A (ja) | 1984-05-22 | 1984-05-22 | カラ−画像表示装置 |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP0165441B1 (ja) |
| JP (1) | JPS60252394A (ja) |
| KR (1) | KR900002327B1 (ja) |
| BR (1) | BR8501703A (ja) |
| CA (1) | CA1233279A (ja) |
| DE (1) | DE3585461D1 (ja) |
| HK (1) | HK34993A (ja) |
| IN (1) | IN164958B (ja) |
| SG (1) | SG11093G (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174882A (ja) * | 1985-12-25 | 1987-07-31 | Nec Corp | グラフイツクスビデオｒａｍ制御回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3876212T2 (de) * | 1987-10-26 | 1993-06-17 | Tektronix Inc | Verfahren und einrichtung zur darstellung dreidimensionaler farbdaten in einem eindimensionalen bezugssystem. |
| EP0360530A3 (en) * | 1988-09-20 | 1992-12-09 | International Business Machines Corporation | Programmable multi-format display controller |
| JPH04116047A (ja) * | 1990-09-05 | 1992-04-16 | Ricoh Co Ltd | 記録装置 |
| JPH04298448A (ja) * | 1991-03-25 | 1992-10-22 | Tokyo Electric Co Ltd | ジャム検知装置 |
| US5694143A (en) | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| JPH10502181A (ja) | 1994-06-20 | 1998-02-24 | ネオマジック・コーポレイション | メモリインタフェースのないグラフィックスコントローラ集積回路 |
| JP2012230554A (ja) * | 2011-04-26 | 2012-11-22 | Toshiba Corp | データ記憶装置、メモリ制御装置及びメモリ制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559742B2 (ja) * | 1974-06-20 | 1980-03-12 |
-
1984
- 1984-05-22 JP JP59101886A patent/JPS60252394A/ja active Granted
-
1985
- 1985-02-13 KR KR1019850000886A patent/KR900002327B1/ko not_active Expired
- 1985-04-01 CA CA000478047A patent/CA1233279A/en not_active Expired
- 1985-04-11 BR BR8501703A patent/BR8501703A/pt not_active IP Right Cessation
- 1985-05-10 DE DE8585105720T patent/DE3585461D1/de not_active Expired - Lifetime
- 1985-05-10 EP EP85105720A patent/EP0165441B1/en not_active Expired - Lifetime
- 1985-07-22 IN IN563/MAS/85A patent/IN164958B/en unknown
-
1993
- 1993-02-03 SG SG110/93A patent/SG11093G/en unknown
- 1993-04-08 HK HK349/93A patent/HK34993A/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174882A (ja) * | 1985-12-25 | 1987-07-31 | Nec Corp | グラフイツクスビデオｒａｍ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3585461D1 (de) | 1992-04-09 |
| IN164958B (ja) | 1989-07-15 |
| KR850008014A (ko) | 1985-12-11 |
| JPH0222955B2 (ja) | 1990-05-22 |
| SG11093G (en) | 1993-04-16 |
| EP0165441A2 (en) | 1985-12-27 |
| KR900002327B1 (ko) | 1990-04-11 |
| HK34993A (en) | 1993-04-16 |
| CA1233279A (en) | 1988-02-23 |
| EP0165441A3 (en) | 1989-04-05 |
| BR8501703A (pt) | 1986-04-22 |
| EP0165441B1 (en) | 1992-03-04 |
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